KR19990004668A - 반도체 소자의 듀열게이트절연막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 듀얼 게이트절연막 형성방법에 관한 것으로서, 보다 자세하게는 고전압영역의 게이트산화막은 상대적으로 두껍게 하고, 저전압영역의 게이트산화막은 상대적으로 얇게하여, 각각의 영역의 바람직한 유전율을 형성하여, 하나의 소자내에 고전압용과 저전압용의 트랜지스터를 구현할 수 있는 반도체 소자의 듀얼 게이트절연막 형성방법에 관한 것이다.

Description

반도체 소자의 듀얼게이트절연막 형성방법

본 발명은 반도체 소자의 듀얼 게이트절연막 형성방법에 관한 것으로서, 특히 저전압용과 고전압용 트랜지스터를 하나의 소자에 구현할 수 있는 반도체 소자의 듀얼 게이트절연막에 관한 것이다.

반도체 소자의 고집적화에 대한 요구에 따라, 최근 하나의 소자내에 커패시터 또는 저항과 같은 고전압용(10V 이상) 트랜지스터와, MOS등과 같은 저전압용(3.3V 이하) 트랜지스터가 동시에 형성된 트랜지스터가 요망되고 있다.

따라서, 본 발명은 하나의 소자내에 고전압용과 저전압용 트랜지스터를 구현하기 위하여, 각각의 영역에 합당한 유전율을 제공할 수 있는 반도체 소자의 듀얼게이트절연막 형성방법을 제공하는 것을 그 목적으로 한다.

도 1A 내지 도 1D는 본 발명에 따른 제1실시예를 설명하기 위한 공정도.

도 2A 내지 도 2C는 본 발명에 따른 제2실시예를 설명하기 위한 공정도.

도면의 주요부분에 대한 부호의 설명

11, 21 : 웨이퍼12, 22 : 필드산화막

13 : 제1산화막14, 24 : 포토리지스트

15 : 제2산화막23 : 산화막

L : 저전압영역H : 고전압영역

상기와 같은 목적을 달성하기 위해 본 발명은, 저전압영역과 고전압영역이 정의되고, 상기 저전압영역과 고전압영역을 절연시키는 필드옥사이드가 형성된 웨이퍼를 제공하는 단계; 상기 저전압영역에 소정두께의 산화막을 형성하고, 동시에 고전압영역에 상기 저전압영역의 산화막보다 두꺼운 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트절연막 형성방법을 제공한다.

본 발명에 의하면, 고전압영역의 게이트화막은 상대적으로 두껍게 하고, 저전압영역의 게이트산화막은 상대적으로 얇게하여, 각각의 영역의 바람직한 유전율을 구현한다.

[실시예]

이하, 도면을 참조하여 본 발명을 보다 상세하게 설명한다.

도 1A 내지 도 1D도는 본 발명에 따른 제1실시예를 설명하기 위한 공정도이다.

우선 도 1A에 도시된 바와 같이, 저전압영역(L)과 고전압영역(H)을 분리하는 필드산화막(12)을 웨이퍼(11) 형성하고, 웨이퍼(11)위에 제1산화막(13)을 소정의 두께로 형성한다. 상기 제1산화막(12)은 이후의 전세정(Pre Cleansing) 공정과, 2차 옥시데이션을 고려하여 그 두께를 설정한다.

다음으로 도 1B에 도시된 바와 같이, 도 1A의 구조물의 고전압영역(H)에 포토리지스트를(14)를 패터닝한다. 그후 도시되지는 않았지만 저전압영역(L)의 제1산화막(13)에 습식식각을 실시하여, 약 50Å의 두께만 남도록 제거한 후, 스핀 드라이 공정을 실시하여 습식식각 용액을 건조시킨다.

이와 같이 제1산화막(13)을 쉬트 오프(Sheet Off)시키지 않는 이유는, 제1산화막(13)을 쉬트 오프할 경우, 스핀 드라이 공정후 웨이퍼(11)에 워터 마크(Water Mark)가 형성되기 때문이다.

이후, 도 1C에 도시된 바와 같이, 포토리지스트(14)를 제거하고, 전세정공정을 실시하여 저전압영역(L)의 잔존하는 제1산화막(13)과, 고전압영역(H)의 제1산화막(13)상의 포토리지스트 잔존물질(Residue) 및 제1산화막(13) 일부를 제거한다.

그후 도 1D에 도시된 바와 같이 제2산화막(15)을 형성한다.

상기 제2산화막(15)이 저전압영역(L)의 게이트절연막으로 사용되고, 또한 제1산화막(13)과 제2산화막(15)으로 구성된 2층 구조의 산화막이 고전압영역(H)의 게이트절연막으로 사용됨을 고려하여 제2산화막(15)의 두께를 설정한다.

도 2A 내지 도 2C는 본 발명에 따른 제2실시예를 설명하기 위한 공정도이다.

우선 도 2A에 도시된 바와 같이, 고전압영역(H)과 저전압영역(L)을 전기적으로 절연하는 필드옥사이드(22)가 웨이퍼(21)에 형성된다. 그후 도 2B에 도시된 바와같이, 산화막(23)이 형성되고, 고전압영역(H)에 포토리지스트(24)가 패터닝 된다.

상기 제1산화막(23)은 고전압영역(H)에 게이트절연막 두께의 타겟두께와 동일하게 형성한다.

그후 도 2C에 도시된 바와 같이, 저전압영역(L)의 산화막(23)을 타겟두께만큼 식각한후, 포토리지스트(24)를 식각하여 제거한다.

여기서, 포토리지스트(24)의 식각공정후, 고전압영역(H)의 산화막(23)의 식각에 의한 손상을 보상하고, 또한 게이트형성물질과의 계면특성을 좋게 하기 위해 어닐링을 실시할 수 있다.

이상에서와 같이, 본 발명에 의하면, 고전압영역의 게이트산화막은 상대적으로 두껍게 하고, 저전압영역의 게이트산화막은 상대적으로 얇게하여, 각각의 영역의 바람직한 유전율을 형성하여, 하나의 소자내에 고전압용과 저전압용의 트랜지스터를 구현하였다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (11)

1. 저전압영역과 고전압영역이 정의되고, 상기 저전압영역과 고전압영역을 절연시키는 필드옥사이드가 형성된 웨이퍼를 제공하는 단계;

   상기 저전압영역에 소정두께의 산화막을 형성하고, 동시에 고전압영역에 상기 저전압영역의 산화막보다 두꺼운 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트절연막 형성방법.
2. 제1항에 있어서, 상기 저전압영역에 소정두께의 산화막을 형성하고, 동시에 고전압영역에 상기 저전압영역의 산화막보다 두꺼운 산화막을 형성하는 단계는,

   상기 웨이퍼에 소정두께의 제1산화막을 도포하는 공정;

   상기 저전압영역의 제1산화막이 소정두께 남도록 저전압영역에만 습식식각하는 공정;

   상기 웨이퍼를 건조하는 공정;

   상기 웨이퍼를 세정하는 공정; 및

   상기 웨이퍼상에 제2산화막을 소정두께 도포하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
3. 제2항에 있어서, 상기 습식식각후 저전압영역에 남기는 제1산화막은 그 두께가 50Å인 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
4. 제2항에 있어서, 상기 저전압영역의 제1산화막이 소정두께 남도록 저전압영역에만 습식식각하는 공정은,

   고전압영역에 포토리지스트를 패터닝하는 스텝;

   상기 웨이퍼에 습식식각을 하는 스텝; 및

   상기 포토리지스트를 제거하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 게이트절연막 형성방법.
5. 제2항에 있어서, 상기 웨이퍼의 건조공정은, 스핀 드라이공정인 것을 특징으로 하는 반도체 소자의 게이트절연막 형성방법.
6. 제2항에 있어서, 상기 웨이퍼상에 제2산화막을 소정두께 도포하는 공정에서, 상기 제2산화막은 저전압영역의 게이트절연막의 타겟두께와 동일한 두께로 도포되는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
7. 제1항에 있어서, 상기 제1산화막과 소정두께의 제2산화막과 함께 고전압영역의 게이트절연막의 타겟두께와 동일한 두께가 되도록 제1산화막을 설정하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
8. 제1항에 있어서, 상기 저전압영역에 소정두께의 산화막을 형성하고, 동시에 고전압영역에 상기 저전압영역의 산화막보다 두꺼운 산화막을 형성하는 단계는,

   상기 웨이퍼에 소정두께의 산화막을 도포하는 공정;

   상기 저전압영역의 산화막을 저전압영역의 게이트절연막의 타겟두께와 같도록 식각하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
9. 제8항에 있어서, 상기 웨이퍼에 소정두께의 산화막을 도포하는 공정에서, 상기 산화막은 고전압영역의 게이트절연막의 타겟두께와 동일 두께로 도포하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
10. 제8항에 있어서, 상기 저전압영역의 산화막을 저전압영역의 게이트절연막의 타겟두께와 같도록 식각하는 공정은,

    상기 고전압영역의 산화막상에 포토리지스트를 패터닝하는 스텝;

    상기 포토리지스트가 형성되지 않은 저전압영역의 산화막을 저전압영역의 게이트절연막의 타겟두께만큼 남도록 식각하는 스텝; 및

    상기 포토리지스트를 제거하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.
11. 제10항에 있어서, 상기 포토리지스트를 제거하는 스텝후에 어닐링하는 스텝을 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트절연막 형성방법.