KR0179158B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 부분별로 게이트 산화막의 두께를 조절하여 소자의 특성을 극대화시키는데 적합하도록 한 반도체 소자 제조방법에 관한 것으로, 서로 다른 동작 특성이 요구되는 트랜지스터들이 형성되는 제1,2영역을 포함하는 기판의 소자 격리 영역에 소자 격리층을 형성하는 공정과, 상기 제1,2영역을 포함하는 기판 전면에 제1의 두께를 갖는 제1게이트 절연층, 제1게이트 형성용 물질층을 차례로 형성하는 공정, 상기 제1영역의제1게이트 형성용 물질층상에만 남도록 감광막을 패터닝하고 이를 마스크로 노출된 제2영역의 제1게이트 형성용 물질층을 제거하고 노출된 제2영역의 제1게이트 절연층을 소정 두께 제거하여 제1의 두께보다 얇은 제2두께를 갖는 제2게이트 절연층을 형성하는 공정과, 상기 제1영역상의 감광막을 제거하고 제2영역의 제2게이트 절연층, 제1영역의 제1게이트 형성용 물질층을 포함하는 전면에 제2게이트 형성용 물질층을 형성하는 공정과, 상기 제2게이트 형성용 물질층의 전면에 게이트 상부 절연층을 형성하고 제1,2영역의 게이트 상부 절연층, 제2게이트 형성용 물질층, 그리고 제1영역상에만 형성된 제1게이트 형성용 물질층을 선택적으로 제거하여 게이트 전극을 형성하는 공정을 포함하여 이루어진다.
Description
제1도(a)∼(d)는 종래의 반도체 소자의 공정 단면도.
제2도(a)∼(e)는 본 발명에 따른 반도체 소자의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 소자 격리층
3 : 제1게이트 절연층 3a : 제2게이트 절연층
4 : 제1게이트 형성용 절연층 5 : 감광막
6 : 제2게이트 형성용 물질층 7 : 게이트 상부 절연층
본 발명은 반도체 소자에 관한 것으로, 서로 다른 동작 특성을 갖는 트랜지스터들이 형성되는 제1,2영역의 게이트 절연층의 두께를 서로 달리 형성하는 것을 가능하도록하여 소자의 동작 특성을 향상시킨 반도체 소자 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 제조방법을 설명하면 다음과 같다.
제1도(a)∼(d)는 종래의 반도체 소자의 공정 단면도이다.
종래 기술의 반도체 소자의 형성 공정은 다음과 같다.
먼저, 제1도(a)와 같이, 반도체 기판(1)위에 실리콘 산화막과 질화막 및 감광막을 차례로 증착하고 노광 및 현상 공정으로 필드 영역을 정의하여 필드 영역의 상기 질화막을 선택적으로 제거한 후 열산화하여 필드 영역에 소자 격리층으로 필드 산화막(2)을 형성하고 활성 영역의 상기 감광막과 질화막 및 실리콘 산화막을 제거한다.
그리고 상기 필드 산화막(2)이 형성된 기판(1) 전면에 문턱 전압 조절용 이온 주입을 한다.
이때, 필드 산화막(2)을 기준으로 왼쪽은 셀(Cell)영역의 활성 영역을 나타내고 오른쪽은 페리(Peri)영역과 코어(Core)영역의 활성 영역을 일예로 나타낸 것이다.
이어, 제1도(b)와 같이, 상기 필드 산화막(2)을 포함한 기판(1)전면에 게이트 산화막(3)과 게이트 형성용 물질층으로 폴리 실리콘(4) 및 게이트 상부 절연층(5)을 차례로 증착한다.
제2도(c)와 같이, 상기 게이트 상부 절연층(5)위에 감광막(6)을 도포하고 셀 영역과 페리(Peri)영역 및 코어(Core)영역의 게이트 전극이 형성될 부분에 감광막(6)을 패터닝한다.
제2도(d)와 같이, 상기 셀영역과 페리영역 및 코어영역의 패터닝된 감광막(6)을 마스크로하여 상기 폴리 실리콘(4)과 게이트 상부 절연층(5)을 선택적으로 동시에 제거하여 게이트 전극을 형성한다.
이와 같이 형성된 게이트 전극을 통해 인가된 전압은 상기 게이트 전극 아래의 게이트 산화막(3)을 이용하여 인버젼 채널(Inversion Channel)을 발생시켜 온-오프(On-Off)특성을 갖게된다. 즉, 스위칭(Switching) 역할을 한다.
그러나 이와 같은 종래의 반도체 소자 제조방법에 있어서는 다음과 같은 문제점이 있었다.
셀 영역과 페리(Peri)영역 및 코어(Core)영역의 모든 게이트 전극의 게이트 산화막을 같은 두께로 형성함으로써 On-Off 특성(스위칭 특성)이 필요치 않는 셀 영역에서도 제품전체의 특성을 고려하여 얇은 게이트 산화막을 갖게된다.
그러므로 상기와 같은 얇은 게이트 산화막은 밀집된 셀영역에서 제품의 신뢰성을 저하시키는 원인이 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 부분적으로 게이트 절연층의 두께를 조절하여 소자의 특성을 극대화 시키는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 서로 다른 동작 특성이 요구되는 트랜지스터들이 형성되는 제1,2영역을 포함하는 기판의 소자 격리 영역에 소자 격리 영역에 소자 격리층을 형성하는 공정과, 상기 제1,2영역을 포함하는 기판 전면에 제1의 두께를 갖는 제1게이트 절연층, 제1게이트 형성용 물질층을 차례로 형성하는 공정, 상기 제1영역의 제1게이트 형성용 물질층상에만 남도록 감광막을 패터닝하고 이를 마스크로 노출된 제2영역의 제1게이트 형성용 물질층을 제거하고 노출된 제2영역의 제1게이트 절연층을 소정 두께 제거하여 제1의 두께보다 얇은 제2두께를 갖는 제2게이트 절연층을 형성하는 공정과, 상기 제1영역상의 감광막을 제거하고 제2영역의 제2게이트 절연층, 제1영역의 제1게이트 형성용 물질층을 포함하는 전면에 제2게이트 형성용 물질층을 형성하는 공정과, 상기 제2게이트 형성용 물질층의 전면에 게이트 상부 절연층을 형성하고 제1,2영역의 게이트 상부 절연층, 제2게이트 형성용 물질층 그리고 제1,2영역상에만 형성된 제1게이트 형성용 물질층을 선택적으로 제거하여 게이트 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기와 같은 본 발명의 반도체 소자 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제2도(a)∼(e)는 본 발명의 반도체 소자 제조공정 단면도이다.
제2도(a)와 같이, 서로 다른 동작 특성이 요구되는 트랜지스터들이 형성되는 제1영역 즉, 셀 영역과 제2영역 즉 페리 영역을 포함하는 기판(1)의 소자 격리 영역에 소자 격리층(2)을 형성한다.
여기서, 소자 격리층(2)을 기준으로 왼쪽은 셀(Cell)영역의 활성영역을 나타내고 오른쪽은 페리(Peri)영역과 코어(Core)영역의 활성 영역을 일예로 나타낸 것이다.
이어, 제2도(b)와 같이, 상기 소자 격리층(2)을 포함한 기판(1) 전면에 제1의 두께를 갖는 제1게이트 절연층(3)을 형성하고 그 상면에 제1게이트 형성용 물질층(4) 예를들면, 폴리 실리콘층을 형성한다.
그리고 제2도(c)와 같이, 제품 회로 구성상 스피드(Speed) 특성이나 온-오프(On-Off) 특성이 요구되지 않는 셀(Cell) 영역의 제1게이트 형성용 물질층(4)상에 감광막(5)을 패터닝하여 형성하고 제품 회로 구성상 스피드 특성이나 온-오프 특성이 요구되는 페리(Peri)영역이나 코어(Core)영역의 상기 제1게이트 형성용 물질층(4) 완전히 제거한다.
상기 제1게이트 형성용 물질층(4)이 제거되어 노출된 상기 제1게이트 절연층(3)을 소정 두께 제거하여 제1의 두께보다 얇은 제2두께를 갖는 제2게이트 절연층(3a)을 형성한다.
그리고 제2도(d)와 같이, 상기 셀 영역의 감광막(5)을 제거하고 페리영역의 제2게이트 절연층(3a), 셀 영역의 제1게이트 형성용 물질층(4)을 포함하는 전면에 제2게이트 형성용 물질층(6), 예를들면 다결정 실리콘층을 형성한다.
이어, 상기 제2게이트 형성용 물질층(6)의 전면에 게이트 상부 절연층(7)을 형성한다.
그리고 제2도(e)에서와 같이, 상기 게이트 상부 절연층(7), 제2게이트 형성용 물질층(6) 그리고 셀 영역상에만 형성된 제1게이트 형성용 물질층(4)을 선택적으로 제거하여 셀 영역과 페리 영역에 서로 다른 두께의 제1,2게이트 절연층(3)(3a)을 갖는 서로 다른 두께의 게이트 전극을 형성한다.
즉, 제품의 소자 특성상 스피드 특성이나 온-오프 특성이 요구되는 페리영역이나 코어 영역에서는 두께가 얇은 제2게이트 절연층(3a)을 갖는 게이트 전극이 형성되고, 상기 스피드 특성이나 온-오프 특성이 요구되지 않는 셀 영역에서는 두께가 두꺼운 제1게이트 절연층(3)을 갖는 게이트 전극을 형성한다.
이와 같은 본 발명의 반도체 소자 제조방법에 있어서는 다음과 같은 효과가 있다.
소자의 특성상 부위별로 요구되는 게이트 절연층의 두께를 다르게 형성함으로써 소자의 특성을 극대화시킬 수 있다.
또한, 이온 주입에 의해 소자의 특성을 조절하지 않고 온-오프(On-Off) 특성과 제품의 신뢰성 향상을 동시에 만족시킬 수 있다.
Claims (1)
- 서로 다른 동작 특성이 요구되는 트랜지스터들이 형성되는 제1,2영역을 포함하는 기판의 소자 격리 영역에 소자 격리 영역에 소자 격리층을 형성하는 공정과, 상기 제1,2영역을 포함하는 기판 전면에 제1의 두께를 갖는 제1게이트 절연층, 제1게이트 형성용 물질층을 차례로 형성하는 공정, 상기 제1영역의 제1게이트 형성용 물질층상에만 남도록 감광막을 패터닝하고 이를 마스크로 노출된 제2영역의 제1게이트 형성용 물질층을 제거하고 노출된 제2영역의 제1게이트 절연층을 소정 두께 제거하여 제1의 두께보다 얇은 제2두께를 갖는 제2게이트 절연층을 형성하는 공정과, 상기 제1영역상의 감광막을 제거하고 제2영역의 제2게이트 절연층, 제1영역의 제1게이트 형성용 물질층을 포함하는 전면에 제2게이트 형성용 물질층을 형성하는 공정과, 상기 제2게이트 형성용 물질층의 전면에 게이트 상부 절연층을 형성하고 제1,2영역의 게이트 상부 절연층, 제2게이트 형성용 물질층 그리고 제1영역상에만 형성된 제1게이트 형성용 물질층을 선택적으로 제거하여 게이트 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
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| KR19990030770A (ko) * | 1997-10-06 | 1999-05-06 | 윤종용 | 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법 |
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