KR19990030770A - 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 복합 반도체 장치의 비대칭 게이트 산화막 구조 및 그 제조 방법에 관한 것으로서, 특히 로직 회로가 형성될 예정 영역의 반도체 기판 상부면에 제 1 절연막과 그 위에 도전층으로 이루어진 로직 게이트; 메모리셀이 형성될 예정 영역의 반도체 기판 상부면에 상기 제 1 절연막보다 두께가 더 큰 제 2 절연막과 그 위에 도전층으로 이루어진 셀 게이트를 구비하며 상기 제 2 절연막은 제 1 절연막과 다르게 실리콘불소막이 추가적으로 형성된 것을 특징으로 한다.
Description
본 발명은 메모리셀과 로직회로가 원칩화된 복합 반도체 장치에 관한 것으로서, 특히 메모리셀 영역과 로직회로 영역에 대응하는 게이트 산화막의 신뢰성을 향상시킬 수 있는 비대칭 게이트 산화막 구조를 가지는 복합 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 들어 반도체 장치는 고직접화를 달성하기 위해 메모리셀과 로직회로를 원칩화한 복합 반도체 장치가 제조되고 있는데, 이때 성능과 제조 원가를 희생하지 않고 메모리셀의 고집적성과 로직회로의 고속성을 모두 유지하도록 제조해야만 한다. 이를 위해서 상기 복합 반도체 장치는 메모리셀과 로직회로의 게이트 전극 하단에 형성된 게이트 산화막의 두께를 각기 다르게 제조해야 한다. 왜냐하면 상기 메모리셀과 로직회로에 인가되는 전압 크기가 다르기 때문이다. 즉, 메모리셀은 축적 전하량을 크게 하기 위해 데이터의 기록시 워드 라인(셀 트랜지스터에 게이트 전압을 가하는 배선)에 어레이 전압과 문턱전압을 합한 그 이상의 전압이 승압되기 때문에 고전압에 견딜 수 있도록 메모리셀의 게이트 산화막 두께를 약 100Å 정도로 형성한다. 반면에 단채널 디자인 룰에 의한 로직회로는 승압없이 3.3V의 전원전압이 인가되기 때문에 고속화 및 우수한 구동 능력을 위해서 로직회로의 게이트 산화막 두께를 약 70Å 정도로 형성한다.
그러므로, 상기 복합 반도체 장치는 위에서 언급한 메모리셀과 로직회로의 게이트 산화막 특성을 모두 만족하기 위해서 보통 두 가지의 제조 방법에 따라 상기 게이트 산화막을 형성한다. 첫 번째 방법은 메모리셀과 로직회로 영역이 형성될 기판 전면에 제 1 절연막을 일정 두께로 형성하고, 메모리 셀과 로직회로 영역 중에서 선택적으로 제 1 절연막을 제거한 후에 그 부분에 상기 제 1 절연막과 다른 두께의 제 2 절연막을 형성한다. 두 번째 방법은 메모리셀과 로직회로 영역이 형성될 기판 전면에 제 1 절연막을 일정 두께로 형성한 후에 그 위에 제 1 도전층을 증착하고, 메모리 셀과 로직회로 영역 중에서 선택적으로 제 1 도전층 및 제 1 절연막을 제거한 후에 그 부분에 상기 제 1 절연막과 다른 두께의 제 2 절연막을 형성한 후에 제 2 도전층을 증착한다.
그러나, 상기와 같은 제조 방법들에 의해 형성된 복합 반도체 장치의 게이트 산화막은 두 번의 산화막 제조 공정에 따라 메모리셀과 로직회로의 게이트 산화막 단차가 발생한다. 그러므로, 상기 복합 반도체 장치는 산화막의 두께가 균일하지 못하게 되어 결국 게이트 산화막의 신뢰성에 악영향을 끼치는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 한 번의 게이트 산화막 제조 공정으로 메모리셀과 로직회로의 전기적 특성에 알맞은 게이트 산화막의 단차를 손쉽게 확보할 수 있는 비대칭 게이트 산화막 구조를 가지는 복합 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 메모리셀과 상기 메모리셀을 구동하기 위한 로직회로를 원칩화한 복합 반도체 장치에 있어서, 상기 로직 회로가 형성될 예정 영역의 반도체 기판 상부면에 제 1 절연막과 그 위에 도전층으로 이루어진 로직 게이트; 상기 메모리셀이 형성될 예정 영역의 반도체 기판 상부면에 상기 제 1 절연막보다 두께가 더 큰 제 2 절연막과 그 위에 도전층으로 이루어진 셀 게이트를 구비하며 상기 제 2 절연막은 제 1 절연막과 다른 막질로 형성된 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명은 메모리셀과 상기 메모리셀을 구동하기 위한 로직회로를 원칩화한 복합 반도체 장치의 제조 방법에 있어서, 반도체 기판 상부면에 제 1 절연막 및 도전층을 순차적으로 적층하는 단계; 상기 메모리셀이 형성될 예정 영역에만 불소를 주입하여 상기 도전층 하부에 상기 제 1 절연막 보다 두께가 더 큰 제 2 절연막을 형성하는 단계; 및 상기 결과물의 도전층을 선택적으로 식각하여 상기 메모리셀 및 로직회로 영역에 게이트 전극을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1은 본 발명에 따른 비대칭 게이트 산화막 구조를 가진 복합 반도체 장치의 수직 단면도.
도 2 내지 도 6은 도 1에 도시된 복합 반도체 장치를 형성하기 위한 일 실시예의 제조 공정을 순서적으로 나타낸 공정 순서도.
도 7 내지 도 11은 도 1에 도시된 복합 반도체 장치를 형성하기 위한 이 실시예의 제조 공정을 순서적으로 나타낸 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘 기판 12: 제 1 절연막
14: 도전층 15: 불소 차단막
16: 포토레지스트 18: 제 2 절연막
20a,20b: 게이트 전극
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 비대칭 게이트 산화막 구조를 가진 복합 반도체 장치의 수직 단면도로서, 상기 복합 반도체 장치는 로직 영역에 대응하는 실리콘 기판 상부면에 형성된 제 1 절연막(12)과, 메모리셀 영역에 대응하는 실리콘 기판 상부면에 형성된 제 2 절연막(18)을 가지고 있으며, 상기 제 2 절연막(18)은 불소 가스에 의해 상기 제 1 절연막(12)보다 두께가 큰 구조로 형성되어 있다.
본 발명은 텡스텐 폴리사이드 구조의 게이트 전극 형성을 위해 플리실리콘층 상부에 텅스텐 증착시 WF6 가스의 불소가 텅스텐막 하부의 폴리실리콘층을 통과하여 게이트 산화막의 실리콘과 새롭게 결합하여 실리콘불소막을 형성함과 동시에 실리콘과 산소가 재결합하여 실리콘산화막이 형성되는 현상을 이용한 것이다.
그러므로, 본 발명은 이러한 현상을 이용하여 상기 메모리셀 영역에만 불소가 주입되도록 하므로써, 메모리셀과 로직회로 영역의 게이트 전극 하부에 형성된 게이트 산화막의 두께가 단차를 가지면서 동시에 상기 게이트 산화막의 두께가 균일하게 되는 이점을 가진다.
도 2 내지 도 6은 도 1에 도시된 복합 반도체 장치를 형성하기 위한 일 실시예의 제조 공정을 순서적으로 나타낸 공정 순서도로서, 이를 참조하면 본 발명은 다음과 같은 제조 공정을 가진다.
우선, 실리콘 기판(10)에 통상적인 LOCOS 공정을 이용하여 활성영역 및 소자 분리영역을 정의하기 위한 필드 산화막(도시하지 않음)을 형성한다. 이어서 도 2 내지 도 3에 나타난 바와 같이 상기 기판(10) 전면에 제 1 절연막(12)으로서 산화막을 50Å 두께로 형성한 후, 상기 제 1 절연막(12) 상부에 도전층(14)으로서 폴리 실리콘을 1000Å 두께로 형성한다. 그리고, 도 4에 나타난 바와 같이 상기 결과물 상부에 사진 공정을 실시하여 로직회로가 형성될 예정 영역(B)을 개방하기 위해서 상기 메모리셀이 형성될 예정 영역(A)의 상기 도전층(14) 상부에 포토레지스트(16)를 도포하고, 불소 가스를 상기 결과물 전면에 주입한다.
이어서 도 5에 나타난 바와 같이 상기 포토레지스트(16)를 제거한 후에 열처리 공정을 실시하여 상기 결과물 내에 주입된 불소가 상기 도전층(14) 하부로 충분하게 확산되도록 한다. 이로 인해 상기 메모리셀이 형성될 예정 영역(A)에는 제 2 절연막(18)으로서 실리콘불소막이 형성됨과 동시에 이 영역의 실리콘산화막의 두께가 증가된다. 상기 공정에 의해 메모리셀과 로직회로의 게이트 산화막으로 사용되는 제 1 절연막(12)과 제 2 절연막(18)은 서로 다른 두께를 가지게 된다.
이어서, 도 6에 나타난 바와 같이 게이트 산화막으로 사용되는 제 1 절연막(12)과 제 2 절연막(18) 상부에 사진 및 식각 공정으로 로직회로와 메모리셀의 각 게이트 전극(20a,20b)을 형성한 후에 일련의 제조 공정을 실시하여 본 발명에 따른 복합 반도체 장치를 제조한다.
도 7 내지 도 12는 도 1에 도시된 복합 반도체 장치를 형성하기 위한 이 실시예의 제조 공정을 순서적으로 나타낸 공정 순서도로서, 이를 참조하면 본 발명은 위에서 언급한 제조 공정 순서와는 다른 제조 공정을 가진다.
도 7 내지 도 9에 나타난 바와 같이 기판(10) 상부면에 일련의 공정 순서에 따라 형성된 제 1 절연막(12)과 도전층(14) 상부면에 불소 이온의 침투를 억제할 수 있는 불소 차단막(15)을 형성한다.
이어서 도 10에 나타난 바와 같이 사진 및 식각 공정을 실시하여 상기 로직회로가 형성될 예정 영역(B)의 불소 차단막(15)만을 선택적으로 제거한다.
그리고, 도 11에 나타난 바와 같이 상기 메모리셀이 형성될 예정 영역(A)에만 불소 가스를 상기 결과물 전면에 주입한다. 상기 결과물의 불소 차단막(15)을 제거한 후에 열처리 공정을 실시하여 상기 메모리셀 예정 영역(A) 내에 주입된 불소가 상기 도전층(14) 하부로 충분하게 확산되도록 한다. 이로 인해 상기 메모리셀이 형성될 예정 영역(A)에는 제 2 절연막(18)으로서 실리콘불소막이 형성됨과 동시에 이 영역의 실리콘산화막의 두께가 증가된다. 이어서 이트 산화막으로 사용되는 제 1 절연막(12)과 제 2 절연막(18) 상부에 로직회로와 메모리셀의 각 게이트 전극(20a,20b)을 형성한 후에 일련의 제조 공정을 실시하여 본 발명에 따른 복합 반도체 장치를 제조한다. 그러므로, 상기 공정에 의해서도 본 발명은 메모리셀과 로직회로의 게이트 산화막으로 사용되는 제 1 절연막(12)과 제 2 절연막(18)은 서로 다른 두께를 가지게 된다.
본 발명은 복합 반도체 장치의 게이트 산화막 단차를 형성하는 공정에 있어서 한 번의 산화막 제조 공정과 메모리셀 영역의 불소 가스 주입에 의해 메모리셀과 로직회로 영역의 게이트 산화막의 단차를 손쉽게 확보할 수 있으며 상기 게이트 산화막의 두께가 균일하게 되기 때문에 게이트 산화막의 신뢰성을 크게 향상시킬 수 있다.
Claims (5)
- 메모리셀과 상기 메모리셀을 구동하기 위한 로직회로를 원칩화한 복합 반도체 장치에 있어서,상기 로직 회로가 형성될 예정 영역의 반도체 기판 상부면에 제 1 절연막과 그 위에 도전층으로 이루어진 로직 게이트;상기 메모리셀이 형성될 예정 영역의 반도체 기판 상부면에 상기 제 1 절연막보다 두께가 더 큰 제 2 절연막과 그 위에 도전층으로 이루어진 셀 게이트를 구비하며 상기 제 2 절연막은 제 1 절연막과 다른 막질로 형성된 것을 특징으로 하는 비대칭 게이트 산화막 구조를 가지는 복합 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 절연막은 실리콘산화막으로 형성된 것을 특징으로 하는 비대칭 게이트 산화막 구조를 가지는 복합 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 절연막은 실리콘불소막 및 실리콘산화막으로 형성된 것을 특징으로 하는 비대칭 게이트 산화막 구조를 가지는 복합 반도체 장치.
- 메모리셀과 상기 메모리셀을 구동하기 위한 로직회로를 원칩화한 복합 반도체 장치의 제조 방법에 있어서,반도체 기판 상부면에 제 1 절연막 및 도전층을 순차적으로 적층하는 단계;상기 메모리셀이 형성될 예정 영역에만 불소 가스를 주입하여 상기 도전층 하부에 상기 제 1 절연막 보다 두께가 더 큰 제 2 절연막을 형성하는 단계; 및상기 결과물의 도전층을 선택적으로 식각하여 상기 메모리셀 및 로직회로 영역에 게이트 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 비대칭 게이트 산화막 구조를 가지는 복합 반도체 장치의 제조 방법.
- 메모리셀과 상기 메모리셀을 구동하기 위한 로직회로를 원칩화한 복합 반도체 장치의 제조 방법에 있어서,반도체 기판 상부면에 제 1 절연막과 도전층 및 불소 차단막을 순차적으로 적층하는 단계;상기 로직회로가 형성될 예정 영역의 불소 차단막만을 선택적으로 제거하는 단계;상기 메모리셀이 형성될 예정 영역에만 불소 가스를 주입하여 상기 도전층 하부에 상기 제 1 절연막 보다 두께가 더 큰 제 2 절연막을 형성하는 단계; 및상기 결과물의 불소 차단막을 제거한 후에 상기 도전층을 선택적으로 식각하여 상기 메모리셀 및 로직회로 영역에 게이트 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 비대칭 게이트 산화막 구조를 가지는 복합 반도체 장치의 제조 방법.
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