KR20000003505A - 도핑된 산화막을 이용한 반도체소자의 평탄화 방법 - Google Patents

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Abstract

본 발명은 종래와 같이 APCVD 방식으로 BPSG막 증착을 수행하면서 웨이퍼 백 사이드(wafer back side)부분에서 바이어스(bias)를 가한다. 이러한 바이어스인가는 실제 증착이 되는 초기의 막 증착에서 증착 밀도 등을 변화 시키게되어 이후의 플로우 공정을 진행하면 셀 지역과 주변회로 지역간의 단차각도를 완만히게 가져간다. 즉, 현재 BPSG 증착 방식은 상압에서 CVD 방식으로 연속적인 공정으로 전체적인 생산효율을 개선하는 방법을 사용하나, 본 발명에서는 이러한 방식에 웨이퍼의 백 사이드에 DC 전압을 걸어주어 트랜지스터가 존재하는 부분과 다결정 실리콘 배선이 형성되는 부분의 증착 정도를 달리하여 플로우 공정 진행시 완전한 평탄화가 될 수 있도록 개선을 시켜 주는 것이다.

Description

도핑된 산화막을 이용한 반도체소자의 평탄화 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 금속배선 형성이전 수행되는 BPSG막의 평탄화 방법에 관한 것이다.
일반적으로, 다양한 타포러지(topology)를 갖는 반도체 기판에 포토리쏘그래피 공정을 수행하기 위해서는 기판 표면을 균일하게 평탄화 시켜야 이후의 패턴공정의 정확도를 보장할 수 있다. 종래의 반도체 소자 제조 공정에서, 금속층 공정 이전에 사용되고 있는 평탄화 막으로 BPSG막을 주로 사용하고 있다. 평탄화 막으로 BPSG막을 APCVD 방식에 의해 정착을 하고 난 후 850℃ 이상의 고온에서 플로우시켜 완만한 경사각도를 가진 평탄화 층으로 만들어 향후 금속층 이후 공정을 용이하게 가져가고 있다.
그러나, 각 반도체 메모리 소자마다 각기 셀 지역과 주변회로지역의 단차가 다르기 때문에 그 단차 각도에 따라 평탄화 방법이 적합하게 적용되어야 한다. 특히 플래쉬 메모리 디바이스에서 메모리 저장방식을 적층형태로 사용하게 되면, 실제 저장단위를 가지고 있는 셀 지역과 주변회로 지역의 단차각도가 매우 크게 나타나, 이후 제 1 금속층의 배선구조에서 매우 큰 어려움을 갖는다. 즉, 금속층과 각각의 트랜지스터를 연결해주는 콘택홀의 오픈(open)과정에 있어서 각각의 오픈 타겟 부분이 달라지는 문제가 생겨 이를 개선하기 위해서 많은 어려움이 따르는 실정이다.
도 1은 종래의 방법에 따른 평탄화공정을 설명한 단면도로서, 도면부호 1은 반도체 기판, 2는 산화막, 3 및 5는 폴리실리콘막, 4는 ONO(oxide-nitride-oxide)막, 6은 반사방지막, 7은 불순물 이온을 차단하기 위한 산화막, 8은 평탄화를 위한 BPSG(borophosphorous silicate glass)막, 9는 단차가 높은 셀 지역에서의 콘택홀, 10은 단차가 낮은 주변회로 지역에서의 콘택홀을 각각 나타낸다. 도 1에 도시된 바와 같이, 셀 지역에서 형성되는 캐패시터는 다층구조로 형성되기 때문에 상대적으로 주변회로의 게이트 구조보다는 상당히 높은 단차를 가지게 되어 평탄화의 필요성이 대두되고 있다.
종래의 BPSG막은 함유된 불순물 량을 변화 시켜 증착되고 있으나, 실제 불순물 량을 변화시키는 데에는 매우 한계가 있고 이를 조절하기가 매우 어려운 실정이다. 특히, 반도체 기판의 콘택홀 오픈시 식각 타겟의 깊이가 달라짐으로 해서 과도식각이 이루어지는 기판에서 실리콘 손실이 매우 심하게 생성되어 반도체 소자의 신뢰성에 많은 문제가 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 평탄화 공정을 원활히 수행함으로써 소자의 제조공정을 원활히 할 수 있는 반도체 소자의 평탄화 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명의 또 다른 목적은 셀 지역과 주변회로 지역간의 단차를 최대한 줄임으로써 콘택 식각시 발생되는 기판 손실을 최대한 줄일 수 있는 반도체 소자의 평탄화 방법을 제공하는데 있다.
도 1은 종래의 BPSG막 평탄화공정을 도시한 단면도,
도 2a 및 도 2b는 본 발명에 따른 BPSG막 평탄화공정을 도시한 단면도,
*도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 2, 7: 산화막
3, 5: 폴리실리콘막 4: ONO막
6: 반사방지막 20: 치밀한 구조의 BPSG막
30: 다공성 구조의 BPSG막
본 발명은 종래와 같이 APCVD 방식으로 BPSG막 증착을 수행하면서 웨이퍼 백 사이드(wafer back side)부분에서 바이어스(bias)를 가한다. 이러한 바이어스인가는 실제 증착이 되는 초기의 막 증착에서 증착 밀도 등을 변화 시키게되어 이후의 플로우 공정을 진행하면 셀 지역과 주변회로 지역간의 단차각도를 완만하게 가져간다.
즉, 현재 BPSG 증착 방식은 상압에서 CVD 방식으로 연속적인 공정으로 전체적인 생산효율을 개선하는 방법을 사용하나, 본 발명에서는 이러한 방식에 웨이퍼의 백 사이드에 DC 전압을 걸어주어 트랜지스터가 존재하는 부분과 다결정 실리콘 배선이 형성되는 부분의 증착 정도를 달리하여 플로우 공정 진행시 완전한 평탄화가 될 수 있도록 개선을 시켜 주는 것이다.
따라서, 상기 목적을 달성하기 위하여 본 발명은, 불순물을 포함하는 산화막을 이용하여 평탄화 공정을 수행하는 반도체 소자의 평탄화 방법에 있어서, 치밀한 구조의 제 1 산화막을 형성하는 단계; 상기 제 1 산화막 상에 다공성의 제 2 산화막을 형성하는 단계; 및 상기 제 1 산화막 및 제 2 산화막을 플로우 시키는 단계를 포함하여 이루어지는 반도체 소자의 평탄화 방법.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 한편, 도 2a 및 도 2b에서 도1 과 동일부호는 동일명칭을 나타내고 있다.
먼저, 도 2a에 도시된 바와 같이, 불순물 이온을 차단하기 위한 산화막(7)을 형성한 후 BPSG막을 증착하는데 서로 밀도가 다른 두 개의 BPSG막 즉, 치밀한 BPSG막(20)을 형성한 후 그 상부에 다공성의 BPSG막(30)을 도포한다.
도 2b는 도 2a의 공정후 BPSG 평탄화막을 플로우시킨 상태의 단면도로서, 낮은 단차 지역에는 상대적으로 다공성 BPSG막(30)이 두꺼운 두께를 차지하고 위치하게된다 따라서, 콘택홀(50, 60 및 70)을 동시에 형성할 지라도, 치밀한 BPSG막(20)의 식각 시점이 비슷하게되어 그 하부층의 손실을 최대한 억제할 수 있다.
한편, 전술한 두 가지종류의 BPSG막(20 및 30)을 형성하는 방법을 상세히 설명하면 다음과 같다.
4개의 인젝터(injector)를 가지고 있는 현재의 BPSG막 증착장비에서 제 1 인젝터에 해당하는 부위의 벨트(웨이퍼 지지대)에 100W∼15㎾의 DC 전압을 갖는 바이어스를 걸어 주어 전체적인 공정진행이 타포러지를 따라 진행이 되면서 밀도가 매우 높은 BPSG막을 증착하고, 이후 빠른 증착이 진행이 되는 제 2 및 제 3 인젝터의 해당 벨트에는 DC 전압을 적게 걸어 높은 다공성의 특성을 갖는 BPSG막을 증착하여 타포러지에 따른 완전한 평탄화 공정이 진행 될 수 있도록 한다.
끝으로, 캡층(cap layer) 역할을 할 수 있도록 진행중인 제 4 인젝터에서 캡층형성 공정으로 BPSG막 증착공정을 마무리한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 예를 들어, 반도체 소자의 평탄화특성에 따l라 상기 BPSG막은 PSG막과 같이 불순물을 포함하는 다른 산화막으로 대체 기능하며, DC전압 대신 100W∼15㎾의 AC 전압도 가능하다. 더욱이, 본 발명의 BPSG막 증착시 10gauss 내지 10Kgauss범위의 자장을 인가하여 증착정도를 조절할 수 도 있다. 한편, 전압인가 대신 각 인젝터의 파워를 달리하여 수행하여도 무방하다.
상기와 같이 이루어지는 본 발명은, 각각의 타포러지를 따라서 매우 치밀한 BPSG막의 증착 공정을 진행한 후, 이어 다공성의 BPSG막을 증착하기 때문에 플로우 공정을 진행이 용이하다. 또한 웨이퍼 백 사이드에 DC전압을 걸어 주기 때문에 각각의 인젝터 별로 증착 되는 공정에서의 서로 다른 밀도의 BPSG막이 형성되어 플로우 공정이 진행이 됨으로 콘택 오픈시 각각의 식각 타겟에 따른 식각률의 조절이 용이하여 그 하부층(예를 들어 기판에 형성된 접합)의 손상을 줄일 수 있다.
또한 각각의 인젝터 별로 증착되는 과정에서 각각 다른 DC 바이어스를 걸어 줄 수 있으므로, 소자가 필요로 하는 농도별, 혹은 특성을 달리 갖는 BPSG막을 선택적으로 증착 할 수 있는 장점이 있다. 이러한 경우 BPSG 박막을 증착 하는데 연속적으로 증착 할 수 있는 장점이 있어 현재와 같이 불순물 농도에 따라 여러번 반복되어 증착을 하는 문제를 해결 할 수 있으며, 이는 공정의 신뢰도를 향상시키고 전체적인 공정 시간을 감소 시켜 소자개발 및 양산에 많은 효과가 있고, 비용 측면에서 매우 유리하게 적용할 수 있는 효과가 있다.

Claims (7)

  1. 불순물을 포함하는 산화막을 이용하여 평탄화 공정을 수행하는 반도체 소자의 평탄화 방법에 있어서,
    증착장비에서 웨이퍼 지지대에 인가되는 전압을 조절하여 치밀한 구조의 제 1 산화막과 다공성의 제 2 산화막을 순차적으로 적층하는 단계; 및
    상기 제 1 산화막 및 제 2 산화막을 플로우 시키는 단계
    를 포함하여 이루어지는 반도체 소자의 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 산화막은 BPSG막인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 산화막은 PSG막인 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  4. 제 1 항에 있어서,
    상기 증착장비는 10gauss 내지 10Kgauss범위의 자장을 인가되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  5. 제 1 항에 있어서,
    상기 웨이퍼 지지대는 벨트이고, 상기 벨트는 100W∼15㎾의 범위의 직류전압이 인가되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  6. 제 1 항에 있어서,
    상기 웨이퍼 지지대는 벨트이고, 상기 벨트는 100W∼15㎾의 범위의 교류전압이 인가되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 산화막의 밀도는 증착장비의 인젝터의 파워를 달리하여 조절되는 것을 특징으로 하는 반도체 소자의 평탄화 방법.
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