KR0131743B1 - 디램셀의 저장전극 형성방법 - Google Patents

Abstract

본 발명은 디램셀(DRAM cell)의 저장전극 형성방법에 관한 것으로, 저장 전극 콘택을 형성하고 그 상부에 벨로우형 저장전극을 형성한 후, 상기 저장전극 전표면에 PH₃가스를 일정시간 플로우시키고 Si₂H₆가스와 PH₃가스 또는 SiH₄가스와 PH₃가스를 플로우시킨 다음, 인(P)이 도핑된 다결정실리콘막을 증착하고 열공정으로 도펀트로 쓰인 인을 내부로 확산시키는 도핑기술로서 형성된 저장전극을 축전용량의 손실없이 사용하기 위한 기술이다.

Description

디램셀의 저장전극 형성방법

제1도 내지 제7도는 본 발명의 실시예로 디램셀의 저장전극 도핑공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1,3,5 : 도핑안된 비정질실리콘막 2,4,C : 도핑된 비정질실리콘막

6 : 감광막패턴 7 : 저장전극 콘택

A : 도펀트가 없는 부분

본 발명은 디램셀(DRAM cell)의 저장전극 형성방법에 관한 것으로, 저장전극 콘택을 형성하고 그 상부에 벨로우형 저장전극을 형성한 후, 상기 저장전극 전표면에 PH₃가스를 일정시간 플로우시키고 Si₂H₆가스와 PH₃가스 또는 SiH₄가스와 PH₃가스를 플로우시킨 다음, 인(P)이 도핑된 다결정실리콘막을 증착하고 열공정으로 도펀트로 쓰인 인을 내부로 확산시키는 도핑기술이다.

디램이 고집적화가 되어감에 따라 셀의 면적은 급격하게 축소되고, 셀 면적의 축소에도 불구하고 소자동작에 필요한 셀당 일정용량이상의 캐패시터 용량을 확보해야 하는 어려움이 있다.

이들 어려움을 해결하기 위하여 개발된 여러 가지 3차원의 저장전극 가운데 핀형(fin) 구조는 그 제조공정이 비교적 단순하여 널리 이용되어 왔으나, 셀 면적 축소에 따른 일정한 캐패시터 용량의 확보를 위하여 핀의 수를 늘려야 하는데 상기 핀의 수를 늘이기 위해, 산화막으로써 CVD 산화막과 전기전도 박막으로서 다결정실리콘막을 반복해서 여러층을 형성해야 하기 때문에 공정회수가 증가하고 많은 CVD 공정으로 인한 파티클(particle) 및 결함(defect) 증가로 인한 수율을 저하시킨다.

그래서, 새로운 형태의 저장전극 구조인 벨로우(Bellows)형은 그 구조가 아주 간단하고 제조방법이 단순하며 고집적 용량을 확보할 수 있는 장점이 있다. 그러나, 상기 벨로우형 구조의 저장전극 형성후에 핀의 끝(edge) 부위에 도핑(doping) 이 제대로 되지 않아서 전극으로 사용할 수 없기 때문에 결과적으로 저장전극의 용량을 저하시키는 문제점을 일으킨다.

따라서, 본 발명에서는 상기의 문제점을 해결하기 위하여, 한 튜브내에서 인(P)을 도펀트(dopant)로하여 도핑된 다결정실리콘막과 도핑되지 않은 다결정실리콘막을 반복해서 적층한 후, 적절한 열처리 공정을 통하여 도핑된 다결정실리콘 부위와 도핑되지 않은 다결정실리콘 부위를 다결정실리콘 식각용액에서 선택적 식각특성을 이용하여 벨로우형 저장 전극을 형성한 후, PH₃가스를 플로우시키고 PH₃가스와 Si₂H₆가스 및 SiH₄가스를 플로우시킨 다음, 벨로우형 저장전극의 전표면에 인이 도핑된 얇은 다결정실리콘막을 증착하고 열공정 다결정실리콘막에 있는 도펀트를 저장전극의 내부로 확산시키는 형성방법으로 저장전극의 전면적을 전극으로 사용하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 소정의 하부 구조를 가지는 반도체기판상에 저장전극 콘택홀을 구비하는 평탄화막을 형성하는 공정과, 도펀트가 도핑되지 않은 비정질 실리콘막을 제1층, 도핑된 층을 제2층, 도핑되지 않은 층을 제3층, 도핑된 층을 제4층, 도핑되지 않은 층을 제5층으로 형성하는 공정과, 전체 구조상부에 저장전극 마스크용 감광막패턴을 형성하고, 상기 감광막패턴을 사용하여 제5내지 제1층을 순차적으로 식각하여 패턴을 형성한 후, 상기 감광막패턴을 제거하는 공정과, 상기 제1 내지 제5층을 저온 열공정을 통하여 다결정화시키고, 도핑된 층의 내부에 존재하는 도펀트들을 활성화시키되, 이들 불순물이 상하부층으로 확산되지 않게 열처리하는 공정과, 상기 도펀트가 도핑된 다결정실리콘막을 습식식각용액으로 일정폭만큼 제거하여 다결정실리콘 패턴을 형성하는 공정과, 열공정으로 제2층과 제4층의 도펀트들을 제1층, 3층, 5층으로 확산시켜 도프된 제1층, 3층, 5층을 형성함으로써 상기 제1,2,3,4,5층으로 이루어진 저장전극을 형성하는 공정과, 상기 저장전극의 표면에 인이 도핑된 다결정 실리콘막을 증착시키는 공정과, 열공정으로 표면의 다결정실리콘막에 있는 도펀트를 저장전극 내부로 확산시켜 저장전극 전체에 균일하게 도포되도록 하는 공정과, 상기 인이 도핑된 다결정실리콘막을 전면식각하여 전하저장전극의 측면부에만 남도록하는 공정을 포함하는데 있다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제7도는 본 발명의 실시예로 디램셀의 저장전극 도핑공정을 도시한 단면도이다.

제1도는 일반적인 MOS 구조에서 디램셀을 형성함에 있어서 예정된 부위에 필드산화막, 활성영역, 워드라인, 소오스/드레인 영역 및 비트라인 등의 하부 구조물을 형성한 후, 평탄화된 표면상부에서 전하저장전극이 형성될 부위에 전하저장전극 콘택(7)을 형성한 것을 도시한 단면도이다.

제2도는 상기 콘택(7) 형성후, 550℃ 이하의 온도에서 Si₂H₆나 SiH₄소오스 가스를 이용하여 비정질 실리콘막(1)을 예정된 두께, 예를 들어 300Å ~ 1000Å으로 제1층을 형성한 후, 다시 Si₂H₆나 SiH₄가스가 플로우시키는 동시에 높은 분해특성을 갖는 PH₃가스를 주입시키고, 도펀트로서 인(P)이 도핑된 비정질 실리콘막(2)을 300Å ~ 1000Å으로 제2층을 증착한 후, PH₃가스의 플로우를 중단시켜 도핑되지 않은 비정질 실리콘막(3)을 300Å ~ 1000Å으로제3층을 증착한 다음, PH₃가스를 플로우시켜 인으로 도핑된 비정질 실리콘막(4)을 300Å ~ 1000Å으로 제4층을 증착하고, 마지막으로 PH₃가스를 플로우시키지 않고 도핑되지 않은 비정질 실리콘막(5)을 300Å ~ 1000Å으로 제5층을 증착한 다음, 그 상부에 저장전극용 마스크용 감광막패턴(6)을 형성한 것을 도시한 단면도이다. 여기서, 상기 비정질 실리콘막(1,2,3,4,5)의 증착시 증착온도는 550℃이하로 해야 한다. 이는 제2층과 제4층의 인(phosphorus)불순물이 후속 증착공정시 열에의해 제1층, 3층, 5층으로 확산되지 않도록 하기 위해서이다. 그리고 상기 제2층과 제4층에 인을 도핑할 때 도펀트로 사용되는 인을 아주 많이 플로우시켜 포화되게 한다.

제3도는 상기 감광막패턴(6)을 마스크로하여 비정질 실리콘막(5,4,3,2,1)을 상부로부터 식각한 후, 상기 감광막패턴(6)을 제거한 것을 도시한 단면도이다.

제4도는 상기에서 형성된 전하저장전극을 600℃ - 700℃에서 30분 내지 3시간정도 질소(N₂)나 아르곤(Ar)과 같은 불활성기체 분위기에서 열처리하여 비정질실리콘층들을 다결정화시키고, 제2층과 제4층에 함유된 도펀트들이 활성화시키되 상하층으로 확산되지 않도록 한 것을 도시한 단면도이다. 여기서, 700℃에서 1시간 이상하거나 그 이상의 온도에서 열처리를 실시하면 상기 제2층, 4층의 다결정실리콘막내에 함유되어 있는 도펀트들이 제 1층,3층,5층으로 확산되어 후공정에서 습식식각 선택비(selectivive wet etching)특성에 영향을 주어 저장전극 형성에 문제점이 발생한다.

제5도는 제4도의 공정후에 질산, 초산, 불산 및 D·I로 구성된 다결정실리콘 습식식각용액을 예정된 시간동안 담그면 도핑된 층과 도핑되지 않은 층의 식각선택비 특성에 의하여 제2층과 제4층의 식각속도가 도핑되지 않은 층에 비하여 매우 빠르므로 다결정 실리콘패턴이 형성되고, 후속공정으로 고온 열공정을 실시함으로써 제2층과 제4층의 다결정실리콘패턴에서 과포화된 인 도펀트들이 제 1층,3층5층으로 확산되어 전하저장전극용 도전층으로 형성된다.

여기서, A부위에 도펀트가 충분히 확산되어 들어가지 못할 경우, 전극역할을 할 수 없어 결국 저장전극의 축전용량 감소를 초래한다. 상기 다결정실리콘 습식식각용액은 HNO₃: CH₃CHOOH : HF : D·I을 30 : 3 : 0.5~1.0 : 15.5~15.0으로 한다.

제6도는 튜브내에서 PH₃가스를 먼저 3~5분동안 충분히 플로우시켜 전하저장전극의 전표면에 인(phosphorus)이 파일업(file up)되게 한 다음, PH₃가스와 Si₂H₆또는 SiH₄가스를 플로우시켜 인이 도핑된 다결정실리콘막(C)를 30Å ~ 100Å정도 증착시킨다.

제7도는 열공정으로 상기 다결정실리콘막(C) 지역에 과다하게 존재하는 도펀트들을 저장전극 내부로 확산시켜 벨로우형 저장전극을 형성한다음, 평탄화된 표면상부에 증착된 다결정실리콘막(C)을 제거한다.

이상과 같은 구조의 저장전극은 각층의 두께를 두껍게 하면서 층수가 작게하고, 각층의 두께를 얇게하면서 층수를 많이 할 수도 있다.

상기한 본 발명에 의하면, 3차원적 전하저장전극구조에 도핑시키면 매우 얇은 층도 쉽게 도핑시킬 수 있으며, 형성된 저장전극의 전면적을 전극으로 사용할 수 있도록 도펀트를 주입시킴으로써, 저장전극의 축전용량 손실없이 사용할 수 있으며 공정이 아주 단순하여 제조비용을 절감시킬 수 있는 기술이다.

Claims (7)

1. 반도체기판상에 저장전극 콘택홀을 구비하는 평탄화막을 형성하는 공정과, 전체표면상부에 도펀트가 도핑되지 않은 비정질 실리콘막을 제1층, 도핑된층을 제2층, 도핑되지 않은 층을 제3층, 도핑된 층을 제4층, 도핑되지 않은 층을 제5층으로 이루어지는 적층구조를 한 튜브내에서 형성하는 공정과, 저장전극 마스크를 이용하여 상기 제5 내지 제1층을 순차적으로 식각하여 패터닝하는 공정과, 상기 제1 내지 제5층을 저온 열공정으로 다결정화시키는 공정과, 상기 도핑된 층의 내부에 존재하는 도펀트들을 활성화시키되, 이들 도펀트가 상하부층으로 확산되지 않도록 600℃ - 700℃에서 30분 내지 3시간 정도 열처리하는 공정과, 상기 도펀트가 도핑된 상기 제2층 및 제4층을 HNO₃: CH₃COOH : HF : D·I을 30 : 3 : 0.5 ~ 1.0 : 15.5 ~ 15.0 의 습식식각용액으로 일정폭만큼 제거하는 공정과, 상기 제2층과 제4층의 도펀트들을 제1층,3층,5층으로 확산시켜 도프된 제1층,3층5층을 형성함으로써 상기 1,2,3,4,5층으로 이루어진 저장전극을 형성하는 공정과, 상기 저장전극의 표면에 인이 도핑된 다결정 실리콘막을 증착시키는 공정과, 상기 저장전극 표면에 증착된 다결정 실리콘막의 도펀트를 저장전극 내부로 확산시켜 저장전극 전체에 균일하게 도포되도록 하는 공정과, 상기 저장전극 표면에 증착된 다결정실리콘막을 전면식각하여 전하저장전극의 측면부에만 남도록하는 공정을 포함하는 디램셀의 자정전극의 형성방법.
2. 제1항에 있어서, 상기 제1 내지 제5층은 증착온도를 550℃ 이하의 온도로하여 비정질 실리콘막 형태로 증착하는 것을 특징으로 하는 디램셀의 저장전극 형성방법.
3. 제1항에 있어서, 상기 도펀트의 활성화공정은 질소 또는 아르곤 분위기에서 실시하는 것을 특징으로하는 디램셀의 저장전극 형성방법.
4. 제1항에 있어서, 상기 제2층과 제4층은 형성시에 도펀트를 많이 플로우시켜 도펀트가 포화된 상태의 비정질실리콘막으로 증착하는 것을 특징으로하는 디램셀의 저장전극 형성방법.
5. 제1항에 있어서, 상기 저장전극의 전표면에 다결정 실리콘막을 형성하는 공정을 PH₃가스를 3-5분 정도 플로우시킨 후, 저장전극 표면에 도펀트인 인이 포화 도핑된 다결정실리콘막을 30 ~ 100Å 증착시키는 것을 특징으로하는 디램셀의 저장전극 형성방법.
6. 제1항에 있어서, 상기 다결정실리콘막은 증착시에 Si₂H₆가스와 PH₃가스 또는 SiH₄가스와 PH₃가스를 이용하여 증착하는 것을 특징으로 하는 디램셀의 저장전극 형성방법.
7. 제1항에 있어서, 상기 도프된 다결정실리콘막과 도프되지 않은 다결정실리콘막은 캐패시터용량을 고려하여 원하는 층수만큼 형성하는 것을 특징으로 하는 것을 특징으로하는 디램셀의 저장전극 형성방법.