KR970011672B1 - 반도체 장치의 전하저장전극 형성방법 - Google Patents

Abstract

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Description

반도체 장치의 전하저장전극 형성방법

제1도는 일반적인 모스 트랜지스터 구조상에 콘택홀이 형성된 부분의 단면도,

제2A도 내지 제2C도는 본 발명의 일실시예에 따른 전하저장전극형성 공정 단면도,

제3도는 본 발명의 일실시예에 적용되는 전하저장전극 형성을 위한 마스크의 평면도.

* 도면의 주요부분에 대한 부호의 설명

1,11,111,1111 : 도핑된 비정질실리콘막

2,22,222,2222 : 비도핑 비정질실리콘막

본 발명은 반도체 메모리 장치 제조방법에 관한 것으로, 특히 디램(DRAM)셀의 캐패시터의 하부 전극인 전하저장전극 형성방법에 관한 것이다.

디램을 비롯한 반도체 장치가 고집적화 되어 감에 따라 셀 면적은 급격하게 축소되나, 반도체 장치의 동작을 위해서는 단위 셀 당 일정량 이상의 정전용량을 하는 어려움이 있다.

이에 따라, 셀에서 필요로 하는 정전용량을 그대로 유지하면서 그 캐패시터가 차지하는 칩 상의 면적을 최소화하기 위한 일정수준 이상의 전하보존용량 확보를 위해 고도의 공정기술 개발과 아울러 소자의 신뢰성 확보는 절실한 해결과제가 되고 있다.

이러한 노력의 일환으로는 캐패시터 구조의 유효 표면적을 늘리거나 고유전박막을 사용하는 방법이 있는데, 고유전 박막의 개발은 아직 소자에 적용할 단계에 있지 못해 캐패시터의 용량을 확보하기 위해서는 전하저장전극의 유효 표면적을 늘리는 쪽으로 많은 연구·개발이 이루어져 왔다.

그러나, 단차(topology)를 높이지 않으면서 유효 표면적을 증대시킨 캐패시터를 개발하는데는 많은 제조공정상의 어려움이 따른다.

따라서 상기와 같은 문제점을 해결하기 위하여 본 발명은 제조공정을 단순환 하면서도 제한된 면적에서 전하저장전극의 유효표면적을 증대시켜 초고집적 반도체 장치의 제조를 가능하도록 하는 반도체 장치의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 전하저장전극 형성방법은, 소정의 하부층이 형성된 기판상에 불순물이 도핑된 비정질실리콘막과 비도핑 비정질실리콘막을 교대로 다수번 증착하는 단계; 상기 비도핑 비정질실리콘막 및 불순물이 도핑된 비정질실리콘막을 선택적 식각하여 전하저장전극 형성을 위한 패턴을 디파인하되, 적어도 그 중앙부위에 소정의 홈이 형성되도록 하는 단계; 상기 불순물이 도핑된 비정질실리콘막내의 불순물의 활성화시키기 위하여 소정의 열처리하는 단계; 및 상기 불순물이 도핑된 비정질실리콘막과 비도핑 비정질실리콘막의 식각 선택비를 이용하여 습식 식각하는 단계를 포함하여 이루어진다.

또한, 본 발명의 전하저장전극 형성방법은 소정의 하부층이 형성된 기판상에 불순물이 도핑된 비정질실리콘막과 비도핑 비정질실리콘막을 교대로 다수번 증착하는 단계; 상기 불순물이 도핑된 비정질실리콘막내의 불순물의 활성화시키기 위하여 소정의 열처리하는 단계; 상기 비도핑 비정질실리콘막 및 불순물이 도핑된 비정질실리콘막을 선택적 식각하여 전하저장전극 형성을 패턴을 디파인하되, 적어도 그 중앙부 위에 소정의 홈이 형성되도록 하는 단계; 및 상기 불순물이 도핑된 비정질실리콘막과 비도핑 비정질실리콘막의 식각 선택비를 이용하여 습식식각하는 단계를 포함하여 이루어진다.

우선, 본 발명의 기술적 원리는 불순물이 도핑된 비정질실리콘막과 불순물이 도핑되지 않은 비정질실리콘막을 공정 챔버의 변화없이 반복하여 증착하고, 적절한 열처리를 거쳐 도핑된 비정질실리콘 내부에 존재하는 불순물을 활성화시킨 다음, 도핑된 비정질실리콘막과 비도핑 비정질실리콘막의 식각 선택비 차이를 이용하여 풀무(bellows) 형태의 전하저장전극을 형성하는 것이다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상술한다.

우선, 제1도는 일반적인 모스 트랜지스터 구조상에 콘택홀이 형성된 상태의 단면도, 제2A도 내지 제2C도는 본 발명의 전하저장전극을 형성하기 위한 일실시예의 공정 단면도, 제3도는 본 발명에 이용된 전하저장전극 마스크를 나타낸 것이며, 도면부호 1,11,111,1111은 도핑된 실리콘막, 2,22,222,2222는 비도핑 실리콘막, 3은 전하저장전극 형성을 위한 마스크, 10은 전하저장전극을 각각 나타낸 것이다.

먼저, 제1도는 필드산화막이 형성된 실리콘기판 상의 게이트 전극과, 게이트 전극 양측에 형성된 불순물 이온주입영역(소오스/드레인)으로 이루어진 일반적인 모스(MOS) 트랜지스터 구조상에 층간 절연막을 증착하고, 이를 선택적 식각하여 전하저장전극 콘택을 위한 콘택홀을 형성한 상태의 단면도이다.

다음으로, 제2A도에 도시된 바와 같이 제1도에 도시된 바와 같은 공정을 마친 후, 하나의 공정챔버 내에서 비정질실리콘막 증착중 불순물을 포함하는 반응 가스를 유입시켜(예를들어 PH₃가스) 불순물이 도핑되는 인-시츄(In-situ) 방식을 사용하여 불순물이 도핑된 비정질실리콘막(doped amorphous silicon film, 이하 토핑 비정질실리콘막이라 칭함)(1)을 400 내지 600Å의 두께로 증착한 다음, 그 상부에 불순물을 포함하는 반응 가스의 공급을 중단시킨 상태에서 비도핑 비정질실리콘막(undoped amorphous silicon film, 2)을 400 내지 1000Å의 두께를 범위로 증착한다. 계속하여, 전체구조 상부에 PH₃가스를 다시 유입시켜 인(P)이 도핑된 도핑 비정질실리콘막(11)을 400 내지 600Å 두께로 증착한다. 계속하여, 그 상부에 비도핑 비정질실리콘막(2) 증착시와 같은 공정을 진행하여 비도핑 비정질실리콘막(22)을 다시 증착한 다음, 도핑 및 비도핑비정질실리콘막을 교대로 다수번 적층하되, 각각의 두께는 전체 전하저장전극의 단차와 두께를 고려하여 형성한다. 본 도면은 네번 반복해서 적층한 상태를 도시한 것이다. 이때, 도핑 비정질실리콘막(1,11,11,1111) 형성시 불순물 도핑 농도를 과포하(over-saturation)시켜서 형성하며, 상기한 증착 공정은 450℃ 내지 550℃ 온도범위에서 비정질실리콘막증착 공정으로 진행한다. 이후, 그 상부에 전하저장전극 형성을 위한 마스크(포토레지스트 패턴, 3)을 형성한다.

제2B도는 제3도에 평면으로 도시한 전하저장전극 형성을 위한 마스크(3)을 이용하여 상기 비도핑 비정질실리콘막(2222,222,22,2) 및 도핑 비정질실리콘막(1111,111,11,1)을 건식식각 함으로써 패턴의 중앙부에 홈이 형성된 형태의 전하저장전극 패턴을 디파인한 상태의 단면도이다. 이때, 홈 내부는 바닥에 비도핑 비정질실리콘막(2)이 남도록 해야 하는데, 이는 홈 형성시 홈의 크기를 조절함으로써 가능한 것이다.

이어서, 불활성 가스 예를들면, N₂가스 또는 Ar 가스 분위기에서 600 내지 700℃ 온도 범위에서 30분 내지 3시간 정도 열처리 하여 불순물이 도핑된 도핑 비정질실리콘막(1,11,111,1111)내의 불순물들만 활성화시키고 비도핑 비정질실리콘막(2,22,222,2222) 내부로는 불순물이 확산되지 못하도록 한다. 이때, 열처리 온도와 열처리 시간이 매우 중요한 인자로 작용하게 된다. 그리고, 이 열처리 공정은 상기 제2A도에 도시한 전하저장전극 패턴 형성전의 상태에서 수행하더라도 공정 기술상 같은 효과를 얻을 수 있다.

끝으로, 제2C도는 다결정 실리콘막 습식식각제인 HNO₃:CH₃COOH:순수:HF가 적절한 비(30:3:X:15+(1-X), X는 0.2 내지 1)로 혼합된 화학용제에서 적절한 시간 딥(dip)한 후의 단면도로써, 도핑 비정질실리콘막과 비도핑 비정질실리콘막의 식각 선택비(10 내지 20:1) 특성을 이용하여 요철부위의 "S" 길이를 고려하여 적절한 시간동안 딥하면 풀무형 전하전극 구조를 형성할 수 있다.

이후, 후속 열처리 공정에 의해 도핑 비정질실리콘막(1,11,111,1111)에 존재하는 불순물들이 비도핑 실리콘막(2,22,222,2222)으로 확산되어 전체적으로 전도성을 확보하게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않은 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 파티클 및 결함 증가로 인한 수율저하의 원일을 제거함으로써 수율을 크게 향상시킬 수 있으며, 좁은 셀 면적에 큰 용량의 캐패시터를 확보할 수 있어 소자의 동작특성을 크게 개선시키는 효과를 얻을 수 있다. 또한, 하나의 챔버에서 전 공정을 진행함으로써 공정 단순화, 제조비용 절감 등을 기대할 수 있다.

Claims (6)

1. 소정의 하부층이 형성된 기판상에 불순물이 도핑된 비정질실리콘막과 비도핑 비정질실리콘막을 교대로 다수번 증착하는 단계; 상기 비도핑 비정질실리콘막 및 불순물이 도핑된 비정질실리콘막을 선택적 식각하여 전하저장전극 형성을 위한 패턴을 디파인하되, 적어도 그 중앙부위에 소정이 홈이 형성되도록 하는 단계; 상기 불순물이 도핑된 비정질실리콘막내의 불순물의 활성화시키기 위하여 소정의 열처리하는 단계; 및 상기 불순물이 도핑된 비정질실리콘막과 비도핑 비정질실리콘막의 식각 선택비를 이용하여 습식 식각하는 단계를 포함하여 이루어진 반도체 장치의 전하저장전극 형성방법.
2. 제1항에 있어서, 상기 불순물이 도핑된 비정질실리콘막 및 도핑 비정질실리콘막은 하나의 공정 챔버내에서 증착하되, 450 내지 550℃의 온도 범위에서 증착하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
3. 제1항에 있어서, 상기 열처리는 불활성 가스 분위기에서 600 내지 700℃ 온도 범위로 30분 내지 3시간 정도 수행하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
4. 제2항에 있어서, 상기 불순물이 도핑된 비정질실리콘막은 상기 공정 챔버 내에 PH₃가스를 유입시켜 증착하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
5. 제1항 내지 제4항중 어느 한항에 있어서, 상기 습식 식각은 HNO₃, CH₃COOH, 순수 및 HF의 혼합용액을 사용하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
6. 소정의 하부층이 형성된 기판상에 불순물이 도핑된 비정질실리콘막과 비도핑 비정질실리콘막을 교대로 다수번 증착하는 단계; 상기 불순물이 도핑된 비정질실리콘막내의 불순물의 활성화시키기 위하여 소정의 열처리하는 단계; 상기 비도핑 비정질시리콘막 및 불순물이 도핑된 비정질실리콘막을 선택적 식각하여 전하저장전극 형성을 패턴을 디파인하되, 적어도 그 중앙부 위에 소정의 홈이 형성되도록 하는 단계; 및 상기 불순물이 도핑된 비정질실리콘막과 비도핑 비정질실리콘막의 식각 선택비를 이용하여 습식식각하는 단계를 포함하여 이루어진 반도체 장치의 전하저장전극 형성방법.