KR100377166B1 - 반도체메모리장치의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 소정의 하부 구조 상부에 전하저장 전극용 실리콘막을 증착하되, 상기 실리콘막의 하부의 도전형 도펀트의 농도가 상대적으로 높고 그 상부로 갈수록 상대적으로 낮아지도록 하는 제1 단계; 상기 실리콘막 표면에 실리콘 씨드를 형성하는 제2 단계; 상기 실리콘 씨드층을 매개로 하여 상기 실리콘막 표면에 반구형 폴리실리콘(MPS)을 증착하는 제3 단계; 및 상기 실리콘막 내의 상기 도전형 도펀트를 상기 반구형 폴리실리콘으로 확산시키기 위한 열처리 공정을 수행하는 제4 단계를 포함하여 이루어진 반도체 메모리장치의 전하저장전극 형성방법을 제공함으로써 기존의 MPS 후도핑 적용시의 장점은 그대로 살리면서 공정수는 줄이고 생산단가는 낮추어 커패시터 형성공정의 효율을 극대화시킨다.

Description

반도체메모리장치의 전하저장전극 형성방법{Method for fabricating storage electrode of semiconductor memory device}

본 발명은 반도체 메모리장치의 전하저장전극 형성방법에 관한 것으로, 특히 반구형 폴리실리콘(MPS, metastable polysilicon)를 이용한 반도체 메모리장치의 전하저장전극 형성방법에 관한 것이다.

DRAM을 비롯한 반도체 메모리장치의 집적도가 높아짐에 따라 폴리실리콘박막의 미세구조 특성을 이용하여 전극으로 사용되는 실리콘박막만 선택적으로 표면에 요철을 형성하여 박막을 표면적을 증가시키는 공정(Selective hemispherical grained silicon 또는 Selective metastable polysilicon : 이하 SMPS라 함) 또는 특정 온도와 압력의 증착조건에서 실리콘 증착을 행할 때 표면의 요철화가 이루어지는 종래의 MPS 공정을 적용하여 커패시터의 표면적을 증가시켜 커패시턴스를 증가시키는 공정이 개발되어 이용되고 있다. 고유전상수를 갖는 물질로 현재의 ONO가 대체되기 전까지는 현재의 MPS를 이용하여 표면적을 증가시켜 커패시턴스를 확보하는 것이 가장 적합한 방법이다.

그러나 MPS는 그 형성 메카니즘상 실리콘 원자의 표면이동이 일어나는 부분은 도핑되지 않은 비정질실리콘이므로 MPS가 형성된 표면은 도핑되지 않은 실리콘으로 전극 공핍(depletion)을 유발하여 커패시턴스의 감소를 초래하므로 MPS를 형성한 후 추가로 인(P)을 도핑하게 된다.

현재 사용되고 있는 MPS 후도핑(post doping) 방법으로는 열확산에 의해 도핑하는 방법과, 플라즈마를 이용한 도펀트 주입방법의 두 가지가 있다. 그러나 열확산 도핑의 경우는 표면의 네가티브 산화막 식각공정을 거쳐야 하고 600℃ 이상의 고온 공정을 거쳐야 하므로 소자에 열스트레스를 가하게 되는 단점이 있다. 한편, 플라즈마를 이용한 인시튜(In-situ) 도핑의 경우에는 불순물 입자의 발생빈도가 높고, 반응성이 높은 도펀트 물질이 고형으로 존재하는 상태에서 정비를 해야 하므로 장비의 유지 관리에 많은 시간과 인력이 소모되는 단점이 있다.

본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, MPS를 형성할 매트릭스, 즉, 전하저장전극의 실리콘막을 증착함에 있어서 인시튜 다단계 증착방법에 의해 증착하여 MPS 형성에 사용되는 부분과 그렇지 않은 부분으로 나누어 형성하며, MPS 이동(Migration)에 이용되지 않는 부분의 도펀트 농도를 높게 하여 증착함으로써 후속 열공정을 통하여 전극의 도핑농도를 균일화하여 MPS 후도핑을 하지 않아도 전극 공핍은 개선할 수 있는 전하저장전극을 형성하는 방법을 제공하는데 그 목적이 있다.

도 1은 다단계 증착된 실리콘막의 인(P)농도 깊이 프로파일을 나타낸 그래프.

도 2는 다단계 증착된 실리콘막을 적용한 MIMC의 바이어스에 따른 셀 커패시턴스를 나타낸 그래프.

도 3a 내지 도 3d는 본 발명의 일실시예에 의한 반도체메모리장치의 전하저장전극 형성방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

10 : 하부 구조

11 : 절연층

12 : 고농도 도핑된 실리콘막

13 : 저농도 도핑된 실리콘막

상기 목적을 달성하기 위하여 본 발명은 소정의 하부 구조 상부에 전하저장 전극용 실리콘막을 증착하되, 상기 실리콘막의 하부의 도전형 도펀트의 농도가 상대적으로 높고 그 상부로 갈수록 상대적으로 낮아지도록 하는 제1 단계; 상기 실리콘막 표면에 실리콘 씨드를 형성하는 제2 단계; 상기 실리콘 씨드층을 매개로 하여상기 실리콘막 표면에 반구형 폴리실리콘(MPS)을 증착하는 제3 단계; 및 상기 실리콘막 내의 상기 도전형 도펀트를 상기 반구형 폴리실리콘으로 확산시키기 위한 열처리 공정을 수행하는 제4 단계를 포함하여 이루어진 반도체 메모리장치의 전하저장전극 형성방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 발명은 MPS 형성공정을 채용하여 표면적 증가를 도모하는 모든 전하저장전극 제조공정에 적용이 가능하다. 다음에 0.16μm 기술에서 사용하는 MIMC(Modified Inner MPS Cylinder) 구조의 커패시터 형성공정을 예로 들어 본 발명의 구성 및 동작을 설명한다.

도 3a 내지 도 3d에 MIMC 공정을 순서에 따라 도시하였다.

먼저, 도 3a에 나타낸 바와 같이 트랜지스터 및 커패시터 동작에 필요한 하부 구조(10)가 형성된 전체구조 상부에 패터닝이 용이한 절연물질, 예컨대 PSG나 BPSG 또는 TEOS나 HTO 등의 절연막(11)을 원하는 커패시터 높이만큼 증착하여 형성한다. 하부 구조(10)의 최상부에는 식각 정지막을 두는 것이 바람직하며, 하부 구조(10)에 대한 도면 부호의 병기 및 설명은 생략하기로 한다.

이어서 도 3b에 나타낸 바와 같이 마스킹공정 및 식각공정으로 이루어진 패터닝공정을 실시하여 커패시터로 사용할 부분만을 정의하여 상기 절연막(11)을 선택적으로 식각한 후, 접합부분의 이물질 제거를 위한 세정공정을 실시한다.

다음에 도 3c에 나타낸 바와 같이 CVD방법으로 도펀트가스 유량을 높여 도펀트 농도가 높은 인시튜 도핑된 폴리실리콘(12)을 최소한 50Å 이상 증착하고, 이어서 웨이퍼를 반응챔버에서 꺼내지 않은채 도펀트가스 유량을 낮추거나 도펀트가스의 도입을 중단하여 도펀트 농도가 낮거나 도핑되지 않은 비정질실리콘(13)을 증착하여 전하저장전극으로 사용할 실리콘막을 형성한다. 상기 도펀트 농도가 높은 폴리실리콘층(12)의 도펀트가 인(P)인 경우에는 그 농도가 5E21atoms/cc 이상이 되도록 형성하고, 저농도 실리콘층(13)의 P의 농도는 2E20atoms/cc 이하가 되도록 형성한다. 저농도 도핑된 실리콘층(13)은 570℃ 이하의 온도에서 형성하는 것이 바람직하다.

상기 전하저장전극 형성을 위한 실리콘층(12,13)은 실리콘 소오스가스로서 SiH₄또는 Si₂H₆를 사용하는 것이 바람직하며, 도펀트로 P을 사용할 경우, P의 소오스가스로는 PH₃가스와 SiH₄또는 He 등의 비활성가스나 N₂가스의 혼합가스를 사용하는 것이 바람직하다.

이어서 커패시터영역의 내부를 포토레지스트 또는 절연물질로 채운 다음, 에치백이나 CMP 공정을 통해 인접한 커패시터간 분리를 행한 후, 건식 또는 습식 식각에 의해 상기 실리콘막(12,13)을 제외한 상기 커패시터 내부 및 외부의 물질을 제거한다.

다음에 산화막 에천트(etchant)를 사용하여 실리콘 표면의 산화막을 제거한 후, 1E-7Torr 이하의 고진공상태에서 550∼670℃ 사이의 일정한 온도를 유지한 상태에서 SiH₄또는 Si₂H₆또는 DCS(SiH₂Cl₂) 가스를 주입하여 상기 실리콘막(12,13)상에 실리콘 씨드(seed)를 형성하고 어닐링을 실시하여 선택적인 MPS를 형성한다.

이어서 소자의 특성에 따라 600℃ 이상의 온도에서 어닐링 공정을 별도로 진행하거나 600℃ 이상의 후속공정을 실시함으로써 MPS가 형성된 전하저장전극의 도펀트가 열에너지에 의해 전극의 벌크로 확산되어 농도가 균일해지도록 하여 도 3d에 나타낸 바와 같은 IMC(Inner MPS Cylinder)구조의 전하저장전극을 완성한다.

상기 전하저장전극 형성을 위한 실리콘막(12,13)은 고농도 도핑된 실리콘막(12)을 형성한 후, 표면세정공정을 거쳐 표면이 다른 물질로 오염되지 않은 상태에서 다른 반응로로 옮겨 저농도 도핑된 실리콘(13)을 증착하여 형성할 수도 있다.

상기한 본 발명은 폴리실리콘막을 전극으로 사용하는 모든 반도체소자에 적용할 수 있으며, 고농도 도핑된 실리콘 + 저농도 도핑된 (또는 도핑되지 않은) 실리콘의 이중 증착박막 뿐만 아니라 고농도 도핑된 실리콘층을 포함하는 다중 증착박막으로도 상기한 IMC구조의 전하저장전극을 형성할 수 있다. 다중으로 증착할 경우, 고농도 도핑된 실리콘막의 두께는 50Å이상으로 하여 전극 공핍을 개선할 수 있도록 한다.

첨부된 도면 도 1은 전하저장전극 형성용 실리콘막을 다단계 증착방법에 의해 증착한 후의 도펀트인 P의 농도의 깊이 프로파일을 나타낸 것으로, 증착 초기, 즉, IMC의 외측벽 부분 (MPS가 형성되지 않는 부분)의 P의 농도는 높고, MPS가 형성될 부분의 P농도는 낮다는 것을 보여준다.

첨부된 도면 도 2는 MPS 후도핑을 분할한 결과를 나타낸 것으로, 전하저장전극의 실리콘막을 상기와 같은 방법으로 다단계 증착한 경우, MPS 후도핑을 하지 않아도 커패시턴스의 공핍에 전혀 영향을 주지 않음을 알 수 있다.

이렇듯 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서는 MIMC 구조에 본 발명을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 MPS를 채용하는 다른 구조의 커패시터에도 적용할 수 있다.

MPS를 채용한 커패시터 전하저장전극의 제조에 본 발명을 적용할 경우, MPS에 의한 표면적 증가에는 영향을 주지 않으면서 MPS 후도핑을 하지 않고도 커패시턴스 공핍현상에 의한 커패시턴스 감소를 막을 수 있고, 후도핑을 실시할 경우에 발생할 수 있는 열적 영향 또는 플라즈마에 의한 영향을 소자에 미치지 않으므로 소자 특성 개선에 효과가 있으며, 전체 공정시간의 단축 및 MPS 후도핑 공정의 비용 감소에 의한 경제적인 효과를 거둘 수 있다.

Claims (6)

1. 소정의 하부 구조 상부에 전하저장 전극용 실리콘막을 증착하되, 상기 실리콘막의 하부의 도전형 도펀트의 농도가 상대적으로 높고 그 상부로 갈수록 상대적으로 낮아지도록 하는 제1 단계;

   상기 실리콘막 표면에 실리콘 씨드를 형성하는 제2 단계;

   상기 실리콘 씨드층을 매개로 하여 상기 실리콘막 표면에 반구형 폴리실리콘(MPS)을 증착하는 제3 단계; 및

   상기 실리콘막 내의 상기 도전형 도펀트를 상기 반구형 폴리실리콘으로 확산시키기 위한 열처리 공정을 수행하는 제4 단계

   를 포함하여 이루어진 반도체 메모리장치의 전하저장전극 형성방법.
2. 제1항에 있어서,

   상기 열처리 공정은,

   적어도 600℃의 온도에서 수행하는 것을 특징으로 하는 반도체 메모리장치의 전하저장전극 형성방법.
3. 제1항에 있어서,

   상기 실리콘막은,

   상기 도전형 도펀트의 농도를 조절하면서 인시튜로 증착하는 것을 특징으로 하는 반도체 메모리장치의 전하저장전극 형성방법.
4. 제3항에 있어서,

   상기 실리콘막은,

   적어도 5E20atoms/cc의 인(P) 도핑 농도를 가지는 적어도 50Å 두께의 제1 비정질실리콘막과,

   상기 제1 비정질실리콘막 상에 제공되며, 2E20atoms/cc를 넘지 않는 인(P) 도핑 농도를 가지는 제2 비정질실리콘막으로 이루어진 것을 특징으로 하는 반도체 메모리장치의 전하저장전극 형성방법.
5. 제4항에 있어서,

   상기 제2 비정질실리콘막은,

   570℃를 넘지 않는 온도에서 증착하는 것을 특징으로 하는 반도체 메모리장치의 전하저장전극 형성방법.
6. 제4항에 있어서,

   상기 인(P)의 소오스가스로 PH₃가스를 사용하며, 이 외에 SiH₄, He, N₂가스 중 적어도 어느 하나를 혼합하여 사용하는 것을 특징으로 하는 반도체 메모리장치의 전하저장전극 형성방법.