KR100398567B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 하부전극 형성용 비정질실리콘층의 도핑농도 구배를 중앙부위가 고농도를 갖고 상층부는 저농도를 가지며 하층부는 그 중간정도의 농도를 갖도록 형성하여 정전용량 증가를 위한 반구형실리콘그레인의 성장을 용이하게 하고 반구형실리콘그레인 형성 후 비정질실리콘의 도전성 확보를 위한 추가 이온도핑공정 및 확산공정이 불필요하고 유전막 증착시 비정질실리콘층의 도판트가 자연적으로 확산되어 하부전극의 농도구배가 균일해지므로서 캐패시터의 디플리션(depletion)현상을 개선하도록 한 반도체장치의 캐패시터 하부전극 제조방법에 관한 것이다. 상술한 목적을 위하여 본 발명의 다른 실시예에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판의 소정 부위를 노출시키는 콘택홀이 형성된 절연층상에 상기 반도체기판의 소정부위와 접촉하도록 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층상에 도전성을 주기위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층을 형성하는 단계와, 상기 제 1 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 높은 고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층을 형성하는 단계와, 상기 제 2 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층을 형성하는 단계와, 상기 제 3 내지 제 1 비정질실리콘층 및 상기 제 1 도전층을 패터닝하여 잔류한 상기 제 3 내지 제 1 비정질실리콘층 및 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 상기 하부전극의 노출된 표면에 반구형실리콘그레인을 형성하는 단계와, 상기 하부전극 및 상기 반구형실리콘그레인의 노출된 표면에 유전막을 형성하는 단계와, 상기 유전막상에 제 2 도전층으로 상부전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 제조방법{Method of fabricating a semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 하부전극 형성용 비정질실리콘층의 도핑농도 구배를 중앙부위가 고농도를 갖고 상층부는 저농도를 가지며 하층부는 그 중간정도의 농도를 갖도록 형성하여 정전용량 증가를 위한 반구형실리콘그레인의 성장을 용이하게 하고 반구형실리콘그레인 형성 후 비정질실리콘의 도전성 확보를 위한 추가 이온도핑공정 및 확산공정이 불필요하고 유전막 증착시 비정질실리콘층의 도판트가 자연적으로 확산되어 하부전극의 농도구배가 균일해지므로서 캐패시터의 디플리션(depletion)현상을 개선하도록 한 반도체장치의 캐패시터하부전극 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 셀의 싸이즈가 감소함에 따라 캐패시터가 차지하는 면적 또한 감소하게 된다. 따라서, 필요 정전용량(capacitance)를 확보하기 위하여 하부전극 표면적을 증가시키기 위하여 하부전극 표면을 불규칙적으로 형성한다.
필요한 하부전극의 표면적을 최대한 확보하기 위하여 하부전극의 표면에 HSG(hemisphere silicon grain) 등으로 돌출부를 형성하는 기술을 표면적확장실리콘(surface area enhanced silicon, 이하 SAES라 함) 형성방법이라 하고 이를 달성하기 위하여 HSG(hemispherical silicon grain)을 비정질실리콘으로 이루어진 하부전극 표면에 형성한다.
즉, 하부전극의 표면적을 확대시키기 위한 일반적인 공정으로 SAES공정을 사용하는데, 이 공정의 관건은 캐패시터의 전기적 특성을 유지하면서 SAES의 밀도 및 그레인 크기를 극대화시켜 최대 캐패시턴스를 확보하는데 있다.
비정질실리콘 표면에 반구형실리콘그레인을 정상적으로 형성하기 위해서는 비정질실리콘층 표면에 핵을 형성한 다음 이를 중심으로 실리콘 입자들을 이동 결집시켜야 한다.
그러나, 실리콘 그레인의 성장을 용이하게 달성하기 위하여 소정의 이온으로 도핑된 비정질실리콘의 표면에 반구형실리콘그레인을 형성하는 경우, 비정질실리콘의 도핑농도가 과도하게 되면 비정질실리콘의 이동이 곤란하여 필요한 반구형실리콘그레인을 형성하기 곤란하므로 비정질실리콘의 도핑농도는 저농도값을 가져야한다.
SAES를 채용하는 종래의 기술은, 층간절연층의 소정 부위를 제거하여 소정의 불순물 확산영역을 노출시키는 콘택홀을 형성한 다음, 콘택홀을 포함하는 층간절연층상에 폴리실리콘과 비정질실리콘을 소정의 두께로 형성한 다음 그 위에 산화막으로 하드마스크를 형성하고 패터닝하여 하부전극의 기본 골격을 형성한 후, 그 위에 다수개의 반구형 실리콘 그레인을 형성하여 하부전극의 표면적을 극대화시킨다.
그리고, 유전막과 상부전극을 하부전극상에 차례로 형성하여 반도체장치의 디램(DRAM) 등에서 사용되는 캐패시터 소자를 완성한다.
즉, 비정질실리콘층을 기판상에 형성한 다음 고진공 분위기에서 실리콘계열의 가스를 주입하고 이를 고온에서 열분해시켜 선택적으로 비정질실리콘층의 표면에 핵을 형성하고 이를 중심으로 실리콘 입자들을 이동시며 반구형실리콘그레인을 형성한다. 이때, 반구형실리콘그레인 입자와 주변의 비정질실리콘층은 저농도로 도핑되어 있으므로 비정질실리콘층의 도핑농도를 증가시키기 위하여 고온에서 침입형 음이온 가스를 700℃ 이상의 고온에서 열분해시켜 비정질실리콘층 및 결정질 실리콘층 내부로 확산시킨다.
그리고, 유전막으로 Si3N4를 하부전극상에 증착한 다음 유전막질을 개선하기 위하여 유전막 표면을 산화시킨 후, 유전막 상부에 상부전극을 형성한다.
종래 기술에 따라 필요한 캐패시터 하부전극의 표면적을 확보하기 위하여 음이온으로 도핑된 비정질실리콘층 표면에 반구형실리콘그레인을 형성하는 경우, 캐패시터 유전막의 하부층과 상부층의 음이온 농도차이가 발생하는데, 이는 반구형실리콘그레인이 형성되는 하부층의 도핑농도가 낮기 때문이다. 만약, 캐패시터 완성 후 상부층의 인가전압을 약 ±1.5V로 변경할 경우 캐패시터의 정전용량에 차이가 발생한다. 이러한 현상을 캐패시터 디플리션(capacitor depletion) 또는 캐패시터 고갈률이라 한다.
캐패시터 디플리션은 상부층과 하부층의 도핑농도 차이가 클수록 증가하므로, 캐패시터 디플리션을 감소시키기 위하여 비정질실리콘층 표면에 반구형실리콘그레인을 형성한 다음 반구형실리콘그레인과 비정질실리콘층에 인(phosphorus) 등의 음이온을 추가도핑시켜 하부 도전층내의 음이온량을 증가시킨다.
이때, 음이온 도핑은 열을 이용하는 열처리방식이 가장 일반적이고, 또는, 플라즈마 방식으로 가스를 음이온상태로 만들어 실시하며, 이러한 방법들은 음이온화 될 수 있는 가스를 반응로에 주입하여 고온에서 열분해시켜 음이온을 형성한 다음 이를 비정질 또는 결정질 실리콘층 내부로 열처리 확산시킨다.
도 1a 내지 도 1f는 종래 기술에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도이다.
도 1a를 참조하면, 반도체기판인 p형 실리콘기판(10)상에 소자격리영역을 정의하는 필드산화막(11)을 형성한 다음, 일반적인 방법으로 산화막으로 이루어진 게이트절연막(12), 도핑된 폴리실리콘으로 이루어진 게이트전극(23), 산화막으로 이루어진 게이트 측벽스페이서(sidewall spacer,15), 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(14)으로 이루어진 모스형 전계효과트랜지스터를 형성한다.
그리고, 트랜지스터를 포함하는 실리콘기판(10) 상에 층간절연층(16)으로산화막(16)을 형성한다. 이때, 층간절연층(16) 내부에는 불순물 확산영역(14)과 전기적으로 연결된 비트라인(17)을 형성한다.
그 다음, 반도체장치의 디램(DRAM) 셀 등을 완성하기 위하여 캐패시터 제조공정을 진행한다.
먼저, 층간절연층(16) 표면에 식각정지막으로 이용되는 버퍼질화막(18)을 화학기상증착으로 증착하여 형성한 다음, 그(18) 위에 제 1 희생막(19)으로 산화막(19)을 소정 두께로 증착하여 형성한다.
그리고, 제 1 희생막(19) 위에 포토레지스트막(도시안함)을 도포한다.
그 다음, 포토레지스트막을 노광 및 현상하여 캐패시터와 전기적으로 연결될 불순물 확산영역(14)을 노출시키기 위한 포토레지스트패턴(도시안함)을 형성한 후, 제 1 희생막(19)/버퍼질화막(18)/층간절연층(16)의 노출 부분을 포토레지스트패턴을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 차례로 제거하여 n형 불순물로 도핑된 불순물영역(14)을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 제거한 다음, 콘택홀을 포함하는 제 1 희생막(19) 상에 제 1 도전층(20)으로 n형 불순물인 P 이온이 도핑된 폴리실리콘층(20)을 소정 두께를 갖도록 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 이때, 제 1 도전층(20)인 폴리실리콘층(20)은 콘택홀을 완전히 매립하지 않도록 증착한다.
그리고, 도핑된 폴리실리콘으로 이루어진 제 1 도전층(20)으로 완전히 매립되지 않은 콘택홀을 포함하는 제 1 도전층(20)상에 콘택홀을 완전히 매립하도록산화막(21)을 두껍게 증착하여 제 2 희생막(21)을 형성한다.
그 다음, 캐패시터 하부전극노드의 하부구조(20)를 정의하기 위한 포토리쏘그래피(photolithography)로 제 2 희생막과 제 1 도전층을 차례로 패터닝하여 콘택홀 및 콘택홀 상부에서 산화막으로 이루어진 제 1 희생막(19) 표면으로 일부 연장된 형태로 잔류시킨다.
도 1b를 참조하면, 잔류한 제 2 희생막(21) 및 잔류한 제 1 도전층(20)을 포함하는 제 1 희생막(19)상에 도전성을 갖기 위하여 인(phosphorus) 이온 등의 n형 불순물 이온으로 도핑된 비정질실리콘층(22)을 소정 두께로 증착하여 제 2 도전층(22)을 형성한다. 이때, 제 2 도전층인 비정질실리콘층(22)의 도핑농도는 이후 형성될 반구형실리콘그레인의 성장을 용이하게 하기 위하여 저농도를 갖도록 한다. 그 이유는 비정질실리콘층의 도판트 농도가 크면 핵을 중심으로 성장하게 되는 실리콘의 이동이 방해되어 반구형실리콘그레인의 입자크기를 크게 형성하기 곤란하기 때문이다.
도 1c를 참조하면, 비정질실리콘(amorphous silicon)으로 이루어진 제 2 도전층에 에치백을 실시하여 잔류한 제 2 희생막(21) 및 잔류한 제 1 도전층(20)의 측면에만 잔류하는 제 2 도전층으로 이루어진 측벽스페이서(220)를 형성한다. 이때, 측벽스페이서(220)는 캐패시터 하부전극의 상부구조인 필라(pillar)부가 되며, 잔류한 제 1 희생막의 표면이 노출된다.
그 다음, 노출된 산화막인 제 2 희생막과 패드질화막(18)상에 잔류한 제 1 희생막인 산화막을 습식식각으로 제거하여 패드질화막(18)상의 제 1 도전층(20) 표면과잔류한 제 2 도전층(220)의 표면을 노출시킨다. 따라서, 유전막이 증착될 크라운(crown) 형태의 하부전극 표면이 노출된다.
도 1d를 참조하면, 잔류한 제 1 도전층(20)과 잔류한 제 2 도전층(220)으로 이루어진 하부전극의 표면적을 확장시키는 표면적확장실리콘(SAES)을 형성하기 위하여 노출된 하부전극의 표면에 돌출부(23)인 다수개의 반구형실리콘그레인(HSG,23)을 형성한다. 이때, 반구형실리콘그레인(23)은 노출된 제 2 도전층(220) 및 제 1 도전층(20)의 노출된 표면에 SiH4기체를 흘려 증착되게 하여 형성한다.
도 1e를 참조하면, 유전막 상층과 하층 사이의 농도 차이에 의하여 발생하는 캐패시터 공핍현상(capacitor depletion)을 방지하기 위하여, 반구형실리콘그레인을 포함하는 하부전극 표면에 형성된 자연산화막을 제거한 후 인이온등의 음이온 등으로 추가 불순물 도핑을 실시하여 비정질실리콘으로 이루어진 제 2 도전층(221)을 포함하는 하부전극 및 반구형실리콘그레인(230)의 도핑농도를 증가시킨다. 이는 HSG(hemispherical silicon grain) 형성 측면에서 비정질실리콘의 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.
이때, 반구형실리콘그레인과 그 주변의 실리콘막이 저농도로 도핑되어 있으므로 실리콘층의 도핑농도를 증가시키기 위하여 고온에서 침입형 음이온형성용 가스를 700℃ 이상의 고온에서 열분해시킨 이온들을 비정질 및 결정질 실리콘(221,200) 내부로 확산시킨다.
도 1f를 참조하면, 다수개의 돌출부인 반구형실리콘그레인(230), 잔류한 제 2 도전층(221) 및 제 1 도전층(200)으로 이루어진 최종 하부전극의 노출된 표면에 유전막(24)을 얇게 증착하여 형성한다. 이때, 유전막(24)으로는 질화막(Si3N4)을 증착한 다음 표면을 다시 산화시켜 O-N-O 구조의 막을 형성한다.
그리고, 유전막(24)의 표면에 제 3 도전층(25)을 증착하여 플레이트전극(plate electrode)인 상부전극(25)을 형성한다. 이때, 상부전극(19) 형성 물질로는 도핑된 폴리실리콘 또는 TiN 등의 금속으로 형성하여 캐패시터를 제조한다.
그러나, 상술한 종래의 기술에 따른 캐패시터 제조방법은 캐패시터 공핍현상을 방지하기 위하여 하부전극에 대한 추가 도핑이 필수적이므로 공정이 복잡하고, 추가 도핑시 고온에서 공정이 진행되므로 하부에 형성된 트랜지스터 등의 다른 소자 특성에 악영향을 미칠 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 하부전극 형성용 비정질실리콘층의 도핑농도 구배를 중앙부위가 고농도를 갖고 상층부는 저농도를 가지며 하층부는 그 중간정도의 농도를 갖도록 형성하여 정전용량 증가를 위한 반구형실리콘그레인의 성장을 용이하게 하고 반구형실리콘그레인 형성 후 비정질실리콘의 도전성 확보를 위한 추가 이온도핑공정 및 확산공정이 불필요하고 유전막 증착시 비정질실리콘층의 도판트가 자연적으로 확산되어 하부전극의 농도구배가 균일해지므로서 캐패시터의 디플리션(depletion)현상을 개선하도록 한 반도체장치의 캐패시터 하부전극 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 도전체의 표면적 확장용 반구형실리콘그레인의 형성을 용이하게 하면서 도전체의 불순물 도핑농도를 충분히 확보할 수 있도록 하는 반도체장치의 제조방법을 제공하는데 있다.
상술한 목적을 위하여 본 발명의 일 실시예에 따른 반도체장치의 제조방법은 기판상에 도전성을 주기위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층을 형성하는 단계와, 상기 제 1 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 높은 고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층을 형성하는 단계와, 상기 제 2 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층을 형성하는 단계와, 상기 제 3 내지 제 1 비정질실리콘층을 패터닝하여 잔류한 상기 제 3 내지 제 1 비정질실리콘층으로 이루어진 소정의 패턴을 형성하는 단계와, 상기 소정의 패턴의 노출된 표면에 반구형실리콘그레인을 형성하는 단계와, 상기 반구형실리콘그레인 및 상기 소정의 패턴에 상기 제 1 내지 제 3 농도의 평균농도를 갖도록 상기 불순물 이온을 확산시키는 단계 포함하여 이루어진다.
바람직하게, 상기 불순물 이온을 확산시키는 단계는, 상기 반구형실리콘그레인 및 상기 소정의 패턴의 표면에 고온에서 실리콘질화막을 증착하는 단계와, 상기 실리콘질화막을 고온에서 산화시키는 단계를 더 포함하여 이루어진다.
상술한 목적을 위하여 본 발명의 다른 실시예에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판의 소정 부위를 노출시키는 콘택홀이 형성된 절연층상에 상기 반도체기판의 소정부위와 접촉하도록 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층상에 도전성을 주기위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층을 형성하는 단계와, 상기 제 1 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 높은 고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층을 형성하는 단계와, 상기 제 2 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층을 형성하는 단계와, 상기 제 3 내지 제 1 비정질실리콘층 및 상기 제 1 도전층을 패터닝하여 잔류한 상기 제 3 내지 제 1 비정질실리콘층 및 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 상기 하부전극의 노출된 표면에 반구형실리콘그레인을 형성하는 단계와, 상기 하부전극 및 상기 반구형실리콘그레인의 노출된 표면에 유전막을 형성하는 단계와, 상기 유전막상에 제 2 도전층으로 상부전극을 형성하는 단계를 포함하여 이루어진다.
바람직하게, 상기 유전막을 형성하는 단계는, 상기 반구형실리콘그레인 및 상기 하부전극의 표면에 고온에서 실리콘질화막을 증착하는 단계와, 상기 실리콘질화막을 고온에서 산화시켜 상기 불순물 이온을 확산시키는 단계를 더 포함하여 이루어진다.
상술한 목적을 위하여 본 발명의 또 다른 실시예에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판의 소정 부위를 노출시키는 콘택홀이 형성된 절연층상에 상기 반도체기판의 소정부위와 접촉하도록 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층을 상기 콘택홀과 상기 절연층상의 일부에만 잔류하도록 패터닝하는 단계와, 잔류한 상기 제 1 도전층의 측면에 도전성을 주기 위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층과 상기 불순물 이온으로 상기 제 1 농도보다 높은고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층과 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층으로 이루어진 필라부를 형성하는 단계와, 잔류한 상기 제 1 도전층과 상기 필라부의 노출된 표면에 반구형실리콘그레인을 형성하는 단계와, 상기 잔류한 상기 제 1 도전층과 상기 필라부 및 상기 반구형실리콘그레인의 노출된 표면에 유전막을 형성하는 단계와, 상기 유전막상에 제 2 도전층으로 상부전극을 형성하는 단계를 포함하여 이루어진다.
바람직하게, 상기 필라부를 형성하는 단계는, 상기 제 1 도전층상에 상기 절연층과 식각선택비가 큰 물질로 희생층을 형성하는 단계와, 상기 희생층과 상기 제 1 도전층을 패터닝하여 상기 콘택홀과 상기 절연층상의 일부에만 잔류하도록 패터닝하는 단계와, 잔류한 상기 희생층과 상기 제 1 도전층 패턴을 포함하는 상기 절연층상에 상기 제 1 도전층상에 도전성을 주기위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층을 형성하는 단계와, 상기 제 1 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 높은 고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층을 형성하는 단계와, 상기 제 2 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층을 형성하는 단계와, 상기 제 3 내지 제 1 비정질실리콘층을 패터닝하여 상기 제 3 내지 제 1 비정질실리콘층을 상기 잔류한 상기 희생층과 상기 제 1 도전층 패턴의 측면에만 잔류시키는 단계와, 상기 희생층을 제거하는 단계를 더 포함하여 이루어진다.
도 1a 내지 도 1f는 종래 기술에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도
도 2a 내지 도 2g는 본 발명에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도
도 3은 본 발명에 따라 제조된 도핑 농도 구배가 다른 비정질실리콘층으로 이루어진 하부전극의 도핑농도구배를 나타낸는 그래프
본 발명은 캐패시터의 유전막 증착면적 증가와 캐패시터 정전용량의 변화를 초래하는 캐패시터 디플리션(capacitor depletion)을 방지하고 하부전극의 추가 도핑공정을 생략할 수 있는 반구형실리콘그레인을 갖는 캐패시터를 제조한다.
즉, 본 발명은 종래 기술에서와 같이 하부전극을 비정질실리콘으로 형성하고 이러한 비정질실리콘 표면에 반구형실리콘그레인(hemispherical silicon grain)을 형성한 다음 그 위에 유전막과 상부전극을 형성한다.
그러나, 본 발명은 종래 기술과 달리, 하부전극을 이루는 비정질실리콘층에 반구형실리콘그레인을 형성한 다음 도전성을 증가시키기 위한 추가 이온도핑을 실시하지 않고, 하부전극을 상이한 농도의 이온으로 도핑되어 농도 구배가 서로 다른 다수개의 적층형태의 비정질실리콘층으로 형성한 다음 그 위에 반구형실리콘그레인을 용이하게 성장시킨 다음, 비정질실리콘층의 농도구배를 자기확산에 의하여 균일하게 만들어 전체적인 하부전극의 도핑농도를 증가시킨다.
즉, 본 발명에서는 유전막이 증착될 캐패시터의 하부전극을 비정질실리콘에 도전성을 주기위한 불순물 이온들의 농도구배가 서로 다른 다층구조의 비정질실리콘층을 형성한다. 이때, 다층구조(multi-layer)의 비정질실리콘층의 농도는 표면으로부터 크게 저농도, 고농도, 중간농도의 세종류로 구분할 수 있도록 형성하며, 이러한 농도 구배는 처음부터 도핑된 상태로 비정질실리콘층을 차례로 형성하는 인-시튜 도핑(in-situ doping)으로 형성하거나, 하층 비정질실리콘층을 형성한 다음 중간농도로 이온주입을 실시하고 중간층 비정질실리콘층을 형성한 후 고농도 이온주입을 실시하고 다시 그 위에 상층 비정질실리콘층을 형성하고 저농도 이온주입을 실시하여 형성한다.
그리고, 도핑된 비정질실리콘층을 패터닝하여 하부전극을 형성한 다음 표면에 반구형실리콘그레인을 형성한다. 이때, 반구형실리콘그레인이 형성되는 대부분의 비정질실리콘 부위가 저농도 또는 중간농도로 도핑된 부위이므로 도 3의 그래프에 도시된 바와 같이 종래 기술에서의 평균도핑농도보다 낮아서 반구형실리콘그레인의 성장이 용이하게 일어난다.
그 다음, 노출부위 면적이 증가한 하부전극의 표면에 유전막을 증착한다. 이때, 유전막을 질화막으로 형성하는 경우 질화막의 증착온도와 질화막의 표면을 산화시키는 온도가 모두 고온에서 이루어지므로 전술한 서로 다른 농도구배를 갖는 비정질실리콘층에서 고농도 도핑 부위로부터 저농도 및 중간농도 도핑부위로 불순물 이온들의 확산이 일어나 전체적인 비정질실리콘층의 도핑농도가 균일해진다.
따라서, 본 발명에 따라 하부전극을 제조하여 캐패시터를 완성하면 캐패시터의 유전막을 사이에 둔 상층과 하층의 음이온 농도차이가 최소화되고, 상부전극과 하부전극의 농도차이를 해소하기 위한 추가도핑공정을 생략할 수 있으며, 비정질실리콘층의 농도가 질화막 증착시 자기확산(self-diffusion)으로 균일해지므로 결국 캐패시터 디플리션을 방지하고, 또한, 자기확산을 이용하므로 추가 열공정에 의한 트랜지스터 등의 소자변형을 방지하고 전체적으로 캐패시터 제조공정이 단순해진다.
본 발명의 구성을 살펴보면 다음과 같다.
메모리소자인 디램(DRAM) 등의 반도체장치를 구성하기 위한 캐패시터의 정전용량을 증가시키기 위하여 크라운(crown), 원통 등의 3차원 형태의 캐패시터 스토리지전극(storage electrode)인 하부전극 노드(node)를 형성한다.
캐패시터의 하부전극을 제조하기 위하여 도전성을 주기 위한 도판트인 음이온의 농도가 서로 다른 다수개의 적층된 비정질실리콘(amorphous silicon)층들을 형성한다. 비정질실리콘을 사용하는 이유는 유전막 증착부위를 확장시키기 위한 반구형실리콘그레인을 하부전극 표면에 성장시키기 위해서이다.
종래 기술에서는 저농도의 균일한 음이온 등의 도판트 농도 구배를 갖는 단일 비정질실리콘층을 형성한 다음 그 표면에 반구형실리콘그레인을 형성하므로, 유전막을 상이에 개재시하는 하부전극과 상부전극의 도핑농도 차이에 기인한 캐패시터 공핍현상을 방지하기 위하여 하부전극에 대한 추가 도핑이 필수적이므로 공정이 복잡하고, 추가 도핑시 고온에서 공정이 진행되므로 하부에 형성된 트랜지스터 등의 다른 소자 특성에 악영향을 미치게 된다.
따라서, 본 발명에서는 비정질실리콘층을 다단계로 나누어 서로 다른 도핑농도를 갖는 적층구조의 비정질실리콘층들을 증착하게 된다.
예를 들면, 제 1 비정질실리콘층을 고농도와 저농도의 중간정도되는 도핑농도로 형성한 다음, 제 1 비정질실리콘층상에 고농도로 도핑된 제 2 비정질실리콘층을 형성한 후, 다시 제 2 비정질실리콘층상에 저농도로 도핑된 또는 도핑되지 않은(undoped) 제 3 비정질실리콘층을 증착한다.
그리고, 제 3 비정질실리콘층, 제 2 비정질실리콘층 및 제 1 비정질실리콘층을 포토리쏘그래피(photolithography)등의 방법으로 패터닝하여 하부전극 노드를 형성한다. 이때, 잔류한 제 3 내지 제 1 비정질실리콘층으로 이루어진 하부전극의 노출부위는 주로 저농도로 도핑된 제 3 비정질실리콘층과 중간농도로 도핑된 제 1 비정질실리콘층이 된다.
그 다음, 하부전극의 노출된 표면에 반구형실리콘그레인을 일반적인 방법으로 성장시켜 형성한다. 즉, 고진공을 유지하는 증착장비에서 실리콘계열의 가스를 사용하여 이를 고온에서 열분해시켜 선택적으로 실리콘 핵을 노출된 비정질실리콘층의 표면에 형성한 다음 이러한 핵을 중심으로 실리콘을 이동시켜 반구형실리콘그레인(hemispherical silicon grain)을 형성한다.
이때, 반구형실리콘그레인이 성장되는 핵 부위의 도핑농도가 종래 기술보다 낮으므로 실리콘 원자의 이동이 원활하게 되어 반구형실리콘그레인의 성장이 용이하게 된다.
또한, 반구형실리콘그레인 형성 후 비정질실리콘층의 결정화를 위한 어닐링 등의 열공정을 실시할 수 있다.
그리고, 반구형실리콘그레인이 표면에 형성된 하부전극의 표면에 유전막으로 실리콘질화막(Si3N4layer)을 증착한 다음 이를 다시 산화시킨다. 이때, 실리콘질화막 증착공정과 질화막에 대한 산화공정이 고온에서 진행되므로 고농도로 도핑된 제 2 비정질실리콘층의 도판트들이 저농도로 도핑된 제 3 비정질실리콘층과 중간농도로 도핑된 제 1 비정질실리콘층으로 확산되어 전체적인 하부전극의 도핑농도가 상향되어 균일한 값을 갖게 된다.
그 다음, 유전막상에 도핑된 폴리실리콘 등으로 상부전극을 형성한다.
이와 같이, 본 발명에 따라 다양한 농도구배를 비정질실리콘층의 농도구배를 도 3에 도시하였다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따라 제조된 도핑 농도 구배가 다른 비정질실리콘층으로 이루어진 하부전극의 도핑농도구배를 나타낸는 그래프이다.
도 3을 참조하면, 그래프의 수평축(X)은 캐패시터의 하부전극을 이루는 비정질실리콘층들의 하층부터 상층까지의 거리를 나타내며, 수직축(Y)은 인 등의 음이온인 도판트의 각각의 비정질실리콘층에서의 농도이다.
(x1-x2)는 중간농도로 도핑된 제 1 비정질실리콘층의 두께를 나타내며, (x2-x3)는 고농도로 도핑된 제 2 비정질실리콘층의 두께를 나타내고, (x3-x4)는 아주 낮은 저농도로 도핑된 제 3 비정질실리콘층의 두께를 나타낸다.
수직축의 'y1'은 1.0 E20 atoms/㎤ 이하의 값이고, 'y4'는 1.0 E21 atoms/㎤의 값을 갖고, 'y3'는 1.0 E20 atoms/㎤와 1.0 E21 atoms/㎤ 사이의 중간정도의 값을 가지며, 'y3'는 'y2'와 'y4' 사이의 농도값을 갖는다.
농도선 'A1'은 유전막인 실리콘질화막 증착전의 제 1 비정질실리콘층 내지 제 3 비정질실리콘층의 도핑농도를 나타내며, 다른 농도선 'A2'는 유전막인 실리콘질화막 증착 및 산화 후의 제 1 내지 제 3 비정질실리콘층의 도핑농도를 나타낸다.
그래프에 도시된 바와 같이, 실리콘질화막 증착 전단계에서 제 1 비정질실리콘층의 평균 도핑농도는 'y2'로 중간정도의 값을 갖고, 제 2 비정질실리콘층의 평균 도핑농도는 'y4'로 가장 높고, 제 3 비정질실리콘층의 평균 도핑농도는 'y1'으로 가장 낮다. 따라서, 하부전극의 대부분의 노출부위로서 유전막증착부위는 저농도의 제 3 비정질실리콘층과 중간농도의 제 1 비정질실리콘층이 되어 반구형실리콘그레인의성장이 용이하게 된다.
이와 같이, 제 1 내지 제 3 비정질실리콘층으로 이루어진 하부전극의 표면에 반구형실리콘그레인을 형성한 다음, 노출된 하부전극의 표면에 유전막을 실리콘질화막으로 형성한 다음, 실리콘질화막에 산화공정을 실시하여 유전막질이 O-N-O 구조를 갖도록 한다.
이때, 실리콘질화막의 증착공정과 산화공정이 고온에서 실시되므로 제 1 내지 제 3 비정질실리콘층을 도핑시키고 있는 도판트들이 고농도에서 저농도로 자발적으로 확산되어 전체적인 하부전극의 도핑농도(y3)를 균일하게 만든다.
도 2a 내지 도 2g는 본 발명에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도이다.
도 2a를 참조하면, 반도체기판인 p형 실리콘기판(40)상에 소자격리영역을 정의하는 필드산화막(41)을 형성한 다음, 일반적인 모스트랜지스터 제조방법으로 산화막으로 이루어진 게이트절연막(42), 도핑된 폴리실리콘으로 이루어진 게이트전극(43), 산화막으로 이루어진 게이트 측벽스페이서(sidewall spacer,45), 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 소스/드레인으로 사용되는 불순물확산영역(44)으로 이루어진 모스형 전계효과트랜지스터를 형성한다.
그리고, 트랜지스터를 포함하는 실리콘기판(40) 상에 층간절연층(46)으로 산화막(46)을 증착하여 형성한다. 이때, 층간절연층(46) 내부에는 불순물 확산영역(44)과 전기적으로 연결된 비트라인(47)을 형성한다.
그 다음, 반도체장치의 디램(DRAM) 셀 등을 완성하기 위하여 캐패시터 제조공정을진행한다.
먼저, 층간절연층(46) 표면에 하부전극 패터닝시 식각정지막으로 이용되는 버퍼질화막(48)을 화학기상증착으로 실리콘질화막을 증착하여 형성한 다음, 그(48) 위에 제 1 희생막(49)으로 산화막(49)을 소정 두께로 증착하여 형성한다. 이때, 제 1 희생막(49)의 형성두께는 이후 형성될 하부전극의 원심(distal)부위와 층간절연층(46)과의 이격거리를 고려하여 결정한다.
그리고, 제 1 희생막(49) 위에 포토레지스트막(도시안함)을 도포한다.
그 다음, 포토레지스트막을 노광 및 현상하여 캐패시터의 하부전극과 전기적으로 연결될 불순물 확산영역(44)을 노출시키기 위한 포토레지스트패턴(도시안함)을 형성한 후, 제 1 희생막(49)/버퍼질화막(48)/층간절연층(46)의 노출 부분을 포토레지스트패턴을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 차례로 제거하여 n형 불순물로 도핑된 불순물영역(44)을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 산소 애슁 등으로 제거한 다음, 콘택홀을 포함하는 제 1 희생막(49) 상에 제 1 도전층(50)으로 n형 불순물인 P 이온이 도핑된 폴리실리콘층(50)을 소정 두께를 갖도록 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 이때, 제 1 도전층(50)인 폴리실리콘층(50)은 콘택홀을 완전히 매립하지 않도록 증착한다. 완전히 콘택홀을 매립하지 않는 이유는 이후 형성되는 하부전극의 노출부위를 콘택홀 내부까지로 연장시키기 위해서이다.
그리고, 도핑된 폴리실리콘으로 이루어진 제 1 도전층(50)으로 완전히 매립되지 않은 콘택홀을 포함하는 제 1 도전층(50)상에 콘택홀을 완전히 매립하도록산화막(51)을 두껍게 증착하여 제 2 희생막(51)을 형성한다. 이때, 제 2 희생막(51)은 패터닝되어 크라운 형태를 갖는 하부전극의 필라(pillar) 구조를 형성하기 위한 지지대로 사용하기 위해서 형성된다.
그 다음, 캐패시터 하부전극노드의 하부구조(50)를 정의하기 위한 포토리쏘그래피(photolithography)로 제 2 희생막과 제 1 도전층을 차례로 패터닝하여 콘택홀 및 콘택홀 상부에서 산화막으로 이루어진 제 1 희생막(49) 표면으로 일부 연장된 형태로 잔류시킨다.
도 2b를 참조하면, 잔류한 제 2 희생막(51) 및 잔류한 제 1 도전층(50)을 포함하는 제 1 희생막(49)상에 도전성을 갖기 위하여 인(phosphorus) 이온 등의 n형 불순물 이온으로 중간정도의 농도로 도핑된 제 1 비정질실리콘층(52)을 소정 두께로 증착하여 형성한다. 이때, 제 1 비정질실리콘층(52)의 도핑농도는 이후 형성될 반구형실리콘그레인의 성장을 용이하게 하기 위하여 1.0 E20 atoms/㎤와 1.0 E21 atoms/㎤ 사이의 중간정도의 값을 갖도록 하며, 제 1 비정질실리콘층(52)은 소정의 농도로 인-시튜 도핑된 비정질실리콘(in-situ doped amorphous silicon)으로 형성하거나, 도핑되지 않은 비정질실리콘(undoped amorphous silicon)으로 형성한 다음 인 이온으로 도핑시켜 소정의 도핑농도를 갖도록 한다.
그 이유는, 반구형실리콘그레인의 주 형성부위중 하나인 제 1 비정질실리콘층의 도판트 농도가 크면 핵을 중심으로 성장하게 되는 실리콘의 이동이 방해되어 반구형실리콘그레인의 입자크기를 크게 형성하기 곤란하기 때문이다.
그리고, 제 1 비정질실리콘층(52)상에 인 이온 등으로 고농도로 도핑된 제 2 비정질실리콘층(53)을 증착하여 형성한다. 이때, 제 2 비정질실리콘층(53)의 도핑 농도는 1.0 E21 atoms/㎤ 이상으로 하며, 그 형성방법은 제 1 비정질실리콘층(52) 형성방법과 같은 방법을 사용한다.
제 2 비정질실리콘층(53)을 고농도로 도핑시키는 이유는, 이후 제 1 비정질실리콘층(52) 및 저농도로 도핑되는 제 3 비정질실리콘층과 함께 패터닝되어 하부전극을 형성할 경우 하부전극의 표면적을 확장시키기 위한 반구형실리콘그레인 형성시 노출되는 부위가 작아 고농도로 도핑되어도 반구형실리콘그레인 성장에 미치는 영향이 매우 작은 반면, 반구형실리콘그레인 형성 후 어닐링 또는 질화막 증착 및 산화공정에서 도판트들이 잔류한 제 1 비정질실리콘층 및 제 3 비정질실리콘층으로 충분히 확산되어 전체적인 하부전극의 도핑농도를 균일하고 동시에 종래 기술에서보다 상대적으로 고농도 도핑값을 유지할 수 있기 때문이다.
그리고, 제 2 비정질실리콘층(53)상에 인 이온 등으로 고농도로 도핑된 제 3 비정질실리콘층(54)을 증착하여 형성한다. 이때, 제 3 비정질실리콘층(54)의 도핑 농도는 1.0 E20 atoms/㎤ 이하로 하며 처음부터 도핑되지 않은 비정질실리콘으로 형성할 수도 있다. 제 3 비정질실리콘층(54)의 증착방법은 제 1 비정질실리콘층(52) 형성방법과 같은 방법을 사용한다.
제 3 비정질실리콘층(54)의 인(P)이온 도핑농도를 저농도 또는 0으로 하는 이유는, 반구형실리콘그레인의 주 형성부위중 하나인 제 3 비정질실리콘층의 도판트 농도가 작을수록 핵을 중심으로 성장하게 되는 실리콘의 이동이 용이하여 반구형실리콘그레인의 입자크기를 크게 형성할 수 있기 때문이다.
도 2c를 참조하면, 서로 다른 농도로 도핑된 제 3 비정질실리콘층, 제 2 비정질실리콘층 및 제 1 비정질실리콘층에 에치백을 실시하여 잔류한 제 2 희생막(51) 및 잔류한 제 1 도전층(50)의 측면에만 잔류하는 제 3 비정질실리콘층(540), 제 2 비정질실리콘층(530) 및 제 1 비정질실리콘층(520)으로 이루어진 측벽스페이서(520,530,540)를 형성한다. 이때, 측벽스페이서(520,530,540)는 캐패시터 하부전극의 상부구조인 필라(pillar)부가 되며, 잔류한 제 1 희생막의 표면이 노출된다.
그 다음, 노출된 산화막인 제 2 희생막과 패드질화막(48)상에 잔류한 제 1 희생막인 산화막을 습식식각으로 제거하여 패드질화막(48)상의 제 1 도전층(50) 표면과 잔류한 비정질실리코능로 이루어진 측벽스페이서(520,530,540)의 표면을 노출시킨다. 따라서, 유전막이 증착될 크라운(crown) 형태의 하부전극 표면이 노출된다.
도 2d를 참조하면, 잔류한 제 1 도전층(50)과 비정질실리콘층으로 이루어진 측벽스페이서(520,530,540)으로 이루어진 하부전극의 표면적을 확장시키는 표면적확장실리콘(SAES)을 형성하기 위하여 노출된 하부전극의 표면에 돌출부인 다수개의 반구형실리콘그레인(HSG,55)을 형성한다. 이때, 반구형실리콘그레인(55)은 노출된 측벽스페이서(520,530,540) 및 제 1 도전층(50)의 노출된 표면에 SiH4기체를 흘려 증착되게 하여 형성한다.
상세하게 설명하면, 하부전극의 노출된 표면에 반구형실리콘그레인을 일반적인 방법으로 성장시켜 형성한다. 즉, 고진공을 유지하는 증착장비에서 실리콘계열의 가스를 사용하여 이를 고온에서 열분해시켜 선택적으로 실리콘 핵을 노출된 비정질실리콘층(520,530,540)의 표면에 형성한 다음 이러한 핵을 중심으로 실리콘을 이동시켜 반구형실리콘그레인(hemispherical silicon grain,55)을 형성한다.
이때, 반구형실리콘그레인이 성장되는 핵 부위의 도핑농도가 종래 기술보다 낮으므로 실리콘 원자의 이동이 원활하게 되어 반구형실리콘그레인의 성장이 용이하게 된다.
또한, 반구형실리콘그레인 형성 후 비정질실리콘층의 결정화를 위한 어닐링 등의 열공정을 실시할 수 있다.
도 2e를 참조하면, 반구형실리콘그레인을 포함하는 하부전극 표면에 형성된 자연산화막을 제거한 후, 다수개의 돌출부인 반구형실리콘그레인(550), 잔류한 제 3 내지 제 1 비정질실리콘층(540,530,520)으로 이루어진 측벽스페이서(56) 및 제 1 도전층(50)으로 이루어진 최종 하부전극의 노출된 표면에 유전막(57)을 얇게 증착하여 형성한다. 이때, 유전막(57)으로는 질화막(Si3N4)을 증착한 다음 표면을 다시 산화시켜 O-N-O 구조의 막을 형성하며, 질화막 증착공정과 산화공정이 고온에서 실시되므로 잔류한 제 3 내지 제 1 비정질실리콘층(540,530,520)으로 이루어진 측벽스페이서(56)의 인 이온 도판트들의 자기 확산이 일어나 하부전극의 필라인 측벽스페이서(56)의 농도가 균일해진다. 이와 같은 현상을 자세히 설명하기 위하여 도면에서 'M' 부위를 도 2f에서 확대하여 도시하였다.
도 2f를 참조하면, 하부전극의 필라(pillar)부를 형성하기 위하여 제 1 도전층(50) 측면에 형성된 잔류한 제 1 비정질실리콘층(520), 제 2 비정질실리콘층(530) 및 제 3 비정질실리콘층(540)이 형성되어 있다.
제 1 비정질실리콘층(520)은 중간정도의 농도로 도핑되어 있고, 제 2 비정질실리콘층(530)은 고농도로 도핑되어있고, 제 3 비정질실리콘층(540)은 저농도 내지는 도핑되지 않은 상태로 형성되어 있다.
이와 같은 다층구조로 형성된 하부전극의 표면에는 다수개의 반구형실리콘그레인들(550)이 형성되어 있고, 반구형실리콘그레인(550)과 제 1 내지 제 3 비정질실리콘(520,530,540)의 표면에는 캐패시터의 유전막으로 사용되는 실리콘질화막(57)이 형성되어 있다.
도시되지는 않았지만, 실리콘질화막(57)은 유전막 특성을 개선하기 위하여 고온의 산화공정을 거쳐 산화실리콘이 형성된다.
서로 다른 농도의 인 인온들로 도핑된 제 1 내지 제 3 비정질실리콘(520,530,540)은 고온에서의 실리콘질화막 증착 및 산화공정시 고농도에서 저농도로 불순물 이온들의 자기확산이 일어나 전체적으로 균일한 도핑농도를 갖게 된다.
도 2g를 참조하면, 유전막(57)의 표면에 제 2 도전층(58)을 증착하여 플레이트전극(plate electrode)인 상부전극(58)을 형성한다. 이때, 상부전극(58) 형성 물질로는 화학기상증착에 의한 도핑된 폴리실리콘 또는 TiN 등의 금속으로 형성하여 캐패시터를 제조한다.
따라서, 본 발명은 캐패시터의 유전막을 사이에 둔 상부전극과 하부전극의 도핑농도 차이가 최소화되고, 상부전극과 하부전극의 농도차이를 해소하기 위한 추가도핑공정을 생략할 수 있으며, 비정질실리콘층의 농도가 질화막 증착시자기확산(self-diffusion)으로 균일해지므로 결국 캐패시터 디플리션을 방지하고, 또한, 자기확산을 이용하므로 추가 열공정에 의한 트랜지스터 등의 소자변형을 방지하고 전체적으로 캐패시터 제조공정이 단순해지는 장점이 있다.

Claims (20)

  1. 반도체기판 상에 도전성을 주기위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층을 형성하는 단계와,
    상기 제 1 비정질실리콘층 상에 상기 불순물 이온으로 상기 제 1 농도보다 높은 고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층을 형성하는 단계와,
    상기 제 2 비정질실리콘층 상에 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층을 형성하는 단계와,
    상기 제 3 내지 제 1 비정질실리콘층을 패터닝하여 잔류한 상기 제 3 내지 제 1 비정질실리콘층으로 이루어진 소정의 패턴을 형성하는 단계와,
    상기 소정의 패턴의 노출된 표면에 반구형실리콘그레인을 형성하는 단계와,
    상기 반구형실리콘그레인에 상기 제 1 내지 제 3 농도의 평균농도를 갖도록 상기 불순물 이온을 확산시키는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 청구항 1에 있어서, 상기 불순물 이온은 상기 제 1 내지 제 3 비정질실리콘층과 상기 반구형 실리콘 그레인에 도전성을 줄 수 있는 인(phosphrus)을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 삭제
  4. 청구항 1에 있어서, 상기 인이온의 상기 제 1 농도는 1.0E20 atoms/㎤ 와 1.0E21atoms/㎤ 사이이고, 상기 제 2 농도는 1.0E21atoms/㎤ 이상으로 하며, 상기 제 3 농도는 0.0 atoms/㎤과 1.0E20 atoms/㎤ 사이인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 청구항 1에 있어서, 상기 불순물 이온을 확산시키는 단계는,
    상기 반구형실리콘그레인 및 상기 소정의 패턴 표면에 실리콘질화막을 증착하는 단계와,
    상기 실리콘질화막을 산화시켜, 상기 제 1 내지 제 3농도를 가진 불순물 이온이 고농도에서 저농도로 자기 확산되어 제 1 및 제 3농도의 평균 농도로 균일해지는 동시에 유전막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  6. 청구항 1에 있어서, 상기 불순물 이온을 확산시키는 단계는 상기 반구형실리콘그레인 및 상기 소정의 패턴에 어닐링을 실시하는 것을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  7. 청구항 5에 있어서, 상기 유전막을 형성하는 단계 이후, 상기 유전막 상에 도전층을 형성하여 상기 소정의 패턴, 반구형 실리콘그레인 및 도전층을 각각 하부전극, 상부 전극으로 이용하는 캐패시터를 형성하는 단계를 더 추가한 것을 특징으로 하는 반도체장치의 제조방법.
  8. 청구항 7에 있어서, 상기 도전층의 재질은 불순물로 도핑된 폴리실리콘을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 청구항 1에 있어서, 상기 소정의 패턴의 노출된 표면에 반구형실리콘그레인을 형성하는 단계에서, 상기 반구형 실리콘그레인은 SiH4기체를 공급하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 청구항 1에 있어서, 상기 제 1 내지 제 3 비정질실리콘층은 상기 제 1 내지 제 3 농도로 각각 인-시튜 도핑된 비정질실리콘(in-situ doped amorphous silicon)으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 청구항 1에 있어서, 상기 제 1 내지 제 3 비정질실리콘층은 도핑되지 않은 비정질실리콘(undoped amorphous silicon)을 증착 다음, 상기 도핑되지 않은 비정질실리콘을 각각 상기 제 1 내지 제 3 농도로 도핑시켜 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 반도체기판 상에 상기 기판의 소정 부분을 노출시키는 콘택홀을 가진 절연층을 형성하는 단계와,
    상기 절연층 상에 상기 콘택홀을 통해 상기 기판과 접촉하는 제 1 도전층을 형성하는 단계와,
    상기 제 1 도전층 상에 도전성을 주기위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층을 형성하는 단계와,
    상기 제 1 비정질실리콘층 상에 상기 불순물 이온으로 상기 제 1 농도보다 높은 고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층을 형성하는 단계와,
    상기 제 2 비정질실리콘층 상에 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층을 형성하는 단계와,
    상기 제 3 내지 제 1 비정질실리콘층 및 상기 제 1 도전층을 패터닝하여 잔류한 상기 제 3 내지 제 1 비정질실리콘층 및 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와,
    상기 하부전극의 노출된 표면에 반구형실리콘그레인을 형성하는 단계와,
    상기 하부전극 및 상기 반구형실리콘그레인의 노출된 표면에 유전막을 형성하는 단계와,
    상기 유전막상에 제 2 도전층으로 상부전극을 형성하는 단계로 이루어진 반도체장치의 제조방법.
  13. 청구항 12에 있어서, 상기 불순물 이온은 상기 제 1 내지 제 3 비정질실리콘층과 상기 반구형실리콘그레인에 도전성을 줄 수 있는 인을 사용하는 것을 특징인 반도체장치의 제조방법.
  14. 청구항 12에 있어서, 상기 유전막 형성은,
    상기 반구형실리콘그레인 및 상기 하부전극의 표면에 고온에서 실리콘질화막을 증착하는 단계와,
    상기 실리콘질화막을 산화시켜, 상기 제 1 내지 제 3농도를 가진 불순물 이온이 고농도에서 저농도로 자기 확산되어 제 1 및 제 3농도의 평균 농도로 균일해지는 동시에 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 청구항 12에 있어서, 상기 반구형실리콘그레인 및 상기 하부전극에 어닐링을 실시하여 상기 불순물 이온을 확산시키는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  16. 청구항 12에 있어서, 상기 제 2 도전층은 불순물로 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 청구항 12에 있어서, 상기 하부전극의 노출된 표면에 반구형실리콘그레인을 형성하는 단계에서, 상기 반구형실리콘그레인은 상기 하부전극의 노출된 표면에 SiH4기체를 공급하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 반도체 기판에 상기 기판의 소정 부위를 노출시키는 콘택홀을 가진 절연층을 형성하는 단계와,
    상기 절연층 상에 상기 콘택홀을 통해 상기 기판의 소정부위와 접촉하는 제 1 도전층을 형성하는 단계와,
    상기 제 1 도전층을 상기 콘택홀과 상기 절연층 상의 일부에만 잔류하도록 패터닝하는 단계와,
    잔류한 상기 제 1 도전층의 측면에 도전성을 주기 위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층과 상기 불순물 이온으로 상기 제 1 농도보다 높은 고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층과 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층으로 이루어진 필라부를 형성하는 단계와,
    잔류한 상기 제 1 도전층과 상기 필라부의 노출된 표면에 반구형실리콘그레인을 형성하는 단계와,
    상기 잔류한 상기 제 1 도전층과 상기 필라부 및 상기 반구형실리콘그레인의 노출된 표면에 유전막을 형성하는 단계와,
    상기 유전막 상에 제 2 도전층으로 상부전극을 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  19. 청구항 18에 있어서, 상기 필라부를 형성하는 단계는,
    상기 제 1 도전층상에 상기 절연층과 식각선택비가 큰 물질로 희생층을 형성하는 단계와,
    상기 희생층과 상기 제 1 도전층을 패터닝하여 상기 콘택홀과 상기 절연층상의 일부에만 잔류하도록 패터닝하는 단계와,
    잔류한 상기 희생층과 상기 제 1 도전층 패턴을 포함하는 상기 절연층상에 상기 제 1 도전층상에 도전성을 주기위한 불순물 이온으로 제 1 농도로 도핑된 제 1 비정질실리콘층을 형성하는 단계와,
    상기 제 1 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 높은 고농도의 제 2 농도로 도핑된 제 2 비정질실리콘층을 형성하는 단계와,
    상기 제 2 비정질실리콘층상에 상기 불순물 이온으로 상기 제 1 농도보다 낮은 저농도로 도핑된 제 3 비정질실리콘층을 형성하는 단계와,
    상기 제 3 내지 제 1 비정질실리콘층을 패터닝하여 상기 제 3 내지 제 1 비정질실리콘층을 상기 잔류한 상기 희생층과 상기 제 1 도전층 패턴의 측면에만 잔류시키는 단계와,
    상기 희생층을 제거하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  20. 청구항 18에 있어서, 상기 유전막 형성은,
    상기 반구형실리콘그레인 및 상기 필라부의 표면에 고온에서 실리콘질화막을 증착하는 단계와,
    상기 실리콘질화막을 산화시켜, 상기 제 1 내지 제 3농도를 가진 불순물 이온이 고농도에서 저농도로 자기 확산되어 제 1 및 제 3농도의 평균 농도로 균일해지는 동시에 유전막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
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