JP3407022B2 - 半導体装置及びその製造方法、並びに半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、並びに半導体記憶装置に関し、特に、メモ
リセルの容量の増大を可能にする半導体装置及びその製
造方法、並びに半導体記憶装置に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）等の半導体装置では、高集積化の実現のため
に、各メモリセルのキャパシタの占有面積当たりの容量
を増大させる要請がある。この要請に応え、各キャパシ
タにおける上部電極及び下部電極のいずれか一方、例え
ば下部電極をシリンダ状に形成することによって、容量
の増大が図られている。更に、このシリンダ状電極の表
面に半球状のグレイン（ＨＳＧ−Ｓｉ：Hemi-spherical
Grained Si）を形成してその表面を凹凸状にすること
によって、電極の表面積を増大させる試みもなされてい
る。

【０００３】電極表面にＨＳＧ−Ｓｉを形成する製造方
法では、まず、シリコンから成るキャパシタの下部電極
を形成した半導体基板を成長炉に収容し、この成長炉に
シラン又はジシランガスを導入し、所定の温度でアニー
リングすることによって、下部電極の内壁及び外壁に、
半球状のシリコン核を形成する。次いで、ＨＳＧ化を妨
げない真空雰囲気下で所定温度のアニーリングを行うこ
とによって、周囲のシリコン原子をシリコン核を中心と
して集中させることにより、ＨＳＧ−Ｓｉを成長する。

【０００４】

【発明が解決しようとする課題】ところで、上記従来の
ＨＳＧ−Ｓｉを形成する方法では、隣接するシリンダ状
電極の相互の間隔が、シリンダの外壁面が平坦な場合よ
りも狭くなるため、隣接する下部電極相互の外壁に形成
されるＨＳＧ−Ｓｉが相互に接触して一体化し、隣接す
るキャパシタが短絡するという問題が生じる。

【０００５】例えば、特開平10-70249号公報には従来の
キャパシタの製造方法が記載されている。この公報で
は、キャパシタを構成するブロック型の下部電極に、不
純物濃度が低いシリコン層を形成してＨＳＧ−Ｓｉを形
成してから、このＨＳＧ−Ｓｉを熱処理し又は導電性不
純物をイオン注入することによって不純物濃度が高い部
分を形成する。この後、所定温度でアニーリングするこ
とによって、ブロック型の下部電極の側面と上面とでグ
レインの粒径を異ならせている。この場合、アモルファ
スシリコン等から成る下地の不純物濃度が高ければグレ
インが小さくなり、低ければグレインが大きくなる。し
かし、この公報に記載の製造方法では、単にキャパシタ
の容量を増大させる目的でのみグレインの粒径を大小に
異ならせている。このように、従来は、シリンダ状の電
極の表面にＨＳＧ−Ｓｉを形成する際に、隣接する電極
相互間でＨＳＧ−Ｓｉが接触する問題を回避するための
処置は何ら施されていなかった。

【０００６】本発明は、上記に鑑み、ＤＲＡＭ等に搭載
する際のメモリセルの高密度化と容量の増大とを同時に
実現しながらも、キャパシタを成す隣り合う電極がＨＳ
Ｇ−Ｓｉを接触させることによって短絡するという不具
合を防止することができる半導体装置及びその製造方
法、並びに半導体記憶装置を提供することを目的とす
る。

【０００７】上記目的を達成するために、本発明の第１
の視点の半導体装置の製造方法は、半導体装置のキャパ
シタのシリンダ形状の下部電極を形成する半導体装置の
製造方法であって、半導体基板上に、酸化膜から成る複
数の電極形成ホールを形成するステップと、前記半導体
基板に導入する不純物ガスの流量を制御しつつ、前記電
極形成ホール内に、不純物としてリンを含有するシリン
ダ形状のアモルファスシリコン層であって、外壁側のリ
ン濃度が約２×１０ ²⁰ atoms/cm ³ 以上に、内壁側のリン
濃度が約１．２×１０ ²⁰ atoms/cm ³ 以下にそれぞれ設定
されて、外壁側と内壁側とで不純物濃度が異なるアモル
ファスシリコン層を成長するステップと、前記酸化膜を
除去するステップと、前記半導体基板に、シラン又はジ
シランガスを導入し、前記アモルファスシリコン層の外
壁及び内壁に夫々グレイン核を形成するステップと、前
記半導体基板に真空雰囲気下でアニーリングを行い、前
記アモルファスシリコン層の内壁及び外壁に夫々、相互
に粒径が異なる第１及び第２の半球状のグレイン群を形
成するステップとをこの順に有することを特徴とする。
本発明の第２の視点の半導体装置の製造方法は、半導体
装置のキャパシタのシリンダ形状の下部電極を形成する
半導体装置の製造方法であって、 半導体基板上に、酸化
膜から成る複数の電極形成ホールを形成するステップ
と、 前記半導体基板に導入する不純物ガスの流量を制御
しつつ、前記電極形成ホール内に外壁側と内壁側とで不
純物濃度が異なるシリンダ状のアモルファスシリコン層
を成長するステップと、 前記酸化膜を除去するステップ
と、 前記半導体基板に、シラン又はジシランガスを導入
し、前記アモルファスシリコン層の外壁及び内壁に夫々
グレイン核を形成するステップと、 前記半導体基板に真
空雰囲気下でアニーリングを行い、前記アモルファスシ
リコン層の内壁及び外壁に夫々、相互に粒径が異なる第
１及び第２の半球状のグレ イン群を形成するステップと
をこの順に有し、 前記シリンダ形状の下部電極の内壁に
形成されるグレインが、シリンダ形状における内径の１
／２より小さい粒径を有し、前記シリンダ形状の下部電
極の外壁に形成されるグレインが、前記シリンダ形状の
下部電極の内壁におけるグレインの粒径よりも大きいこ
とを特徴とする。

【０００８】本発明の半導体装置の製造方法では、シリ
ンダ状アモルファスシリコン層の内壁及び外壁に、粒径
が異なる第１及び第２のグレイン群を形成することがで
きる。このため、小径のグレイン群を外壁に、大径のグ
レイン群を内壁に夫々形成すれば、隣接するアモルファ
スシリコン層双方の間隔を従来タイプより狭くしても、
外壁におけるグレイン群の接触を回避できる。また、外
壁の小径化によって空間を稼いだ分、シリンダ状アモル
ファスシリコン層の内方空間を広くすることができるの
で、大径のグレイン群を内壁に良好に形成できる。逆
に、小径のグレイン群を内壁に、大径のグレイン群を外
壁に夫々形成すれば、内壁の小径化によって空間を稼い
だ分、隣接するアモルファスシリコン層双方の間隔を広
くすることができるので、外壁に大径のグレイン群を形
成しても、隣接するアモルファスシリコン層の外壁にお
けるグレインが接触する不具合を回避できる。従って、
ＤＲＡＭ等への搭載時におけるメモリセルの高密度化と
容量の増大とを同時に実現しつつ、隣接する電極がＨＳ
Ｇ−Ｓｉを接触させることによって短絡するという不具
合を防止できる。

【０００９】ここで、前記不純物が、リン、砒素、又は
ボロンから成ることが好ましい。この場合、含有する不
純物を違えることによって、性質が異なる複数種のアモ
ルファスシリコン層を得ることができる。

【００１０】また、前記アモルファスシリコン層におけ
る外壁は、含有する不純物がリンから成り、リン濃度が
約２×１０²⁰atoms/cm³以上に設定され、前記アモルフ
ァスシリコン層における内壁は、リン濃度が約１．２×
１０²⁰atoms/cm³以下に設定されることが好ましい。こ
れにより、高リン濃度の外壁と低リン濃度の内壁とに、
適度の径のグレイン群を形成することができる。

【００１１】或いは、上記に代えて、前記アモルファス
シリコン層における外壁は、含有する不純物がリンから
成り、リン濃度が約１．２×１０²⁰atoms/cm³以下に設
定され、前記アモルファスシリコン層における内壁は、
リン濃度が約２×１０²⁰atoms/cm³以上に設定されるこ
とも好ましい態様である。これにより、低リン濃度の外
壁と高リン濃度の内壁とに、適度の粒径のグレイン群を
形成することができる。

【００１２】また、本発明の第３の視点の半導体装置の
製造方法は、半導体装置のキャパシタのシリンダ形状の
下部電極を形成する半導体装置の製造方法であって、半
導体基板上に、酸化膜から成る複数の電極形成ホールを
形成するステップと、前記半導体基板に導入する不純物
ガスの流量を制御しつつ、前記電極形成ホール内に、不
純物としてリンを含有するシリンダ形状のアモルファス
シリコン層であって、外壁側のリン濃度が約２×１０ ²⁰
atoms/cm ³ 以上に、内壁側のリン濃度が約１．２×１０
²⁰ atoms/cm ³ 以下にそれぞれ設定されて、外壁側と内壁
側とで不純物濃度が異なるアモルファスシリコン層を成
長するステップと、前記アモルファスシリコン層上にレ
ジスト膜を形成し、前記アモルファスシリコン層及び前
記レジスト膜双方における平坦部をエッチバックして除
去し、前記酸化膜をウエットエッチングで除去し、さら
に前記レジスト膜を除去するステップと、 前記半導体基
板に、シラン又はジシランガスを導入し、前記アモルフ
ァスシリコン層の外壁及び内壁に夫々グレイン核を形成
するステップと、 前記半導体基板に真空雰囲気下でアニ
ーリングを行い、前記アモルファスシリコン層の内壁及
び外壁に夫々、相互に粒径が異なる第１及び第２の半球
状のグレイン群を形成するステップとをこの順に有する
ことを特徴とする。更に本発明の第４の視点の半導体装
置の製造方法は、半導体装置のキャパシタのシリンダ状
の下部電極を形成する半導体装置の製造方法であって、
半導体基板上に、酸化膜から成る複数の電極形成ホール
を形成するステップと、 前記半導体基板に導入する不純
物ガスの流量を制御しつつ、前記電極形成ホール内に外
壁側と内壁側とで不純物濃度が異なるシリンダ形状のア
モルファスシリコン層を成長するステップと、 前記アモ
ルファスシリコン層上にレジスト膜を形成し、前記アモ
ルファスシリコン層及び前記レジスト膜双方における平
坦部をエッチバックして除去し、前記酸化膜をウエット
エッチングで除去し、さらに前記レジスト膜を除去する
ステッ プと、 前記半導体基板に、シラン又はジシランガ
スを導入し、前記アモルファスシリコン層の外壁及び内
壁に夫々グレイン核を形成するステップと、 前記半導体
基板に真空雰囲気下でアニーリングを行い、前記アモル
ファスシリコン層の内壁及び外壁に夫々、相互に粒径が
異なる第１及び第２の半球状のグレイン群を形成するス
テップとをこの順に有し、 前記シリンダ形状の下部電極
の内壁に形成されるグレインが、シリンダ形状における
内径の１／２より小さい粒径を有し、前記シリンダ形状
の下部電極の外壁に形成されるグレインが、前記シリン
ダ形状の下部電極の内壁におけるグレインの粒径よりも
大きいことを特徴とする。

【００１３】更に、前記シリンダ状のアモルファスシリ
コン層から、ＤＲＡＭのメモリセルにおけるキャパシタ
の下部電極が形成されることが好ましい。この場合、メ
モリセルの高密度化と容量の増大とを実現しつつ、隣接
する電極のＨＳＧ−Ｓｉが相互に接触して短絡するよう
な問題を回避することができる。

【００１４】好ましくは、前記製造方法を用いて製造さ
れる半導体装置であって、前記アモルファスシリコン層
における外壁に形成されるグレインが、隣接する別のア
モルファスシリコン層における外壁との間の距離の１／
２より小さい粒径を有し、前記アモルファスシリコン層
における内壁に形成されるグレインが、前記アモルファ
スシリコン層の外壁におけるグレインの粒径よりも大き
い。この場合、外壁と内壁とに、適度の粒径のグレイン
群を形成することができる。

【００１５】或いは、上記に代えて、前記製造方法を用
いて製造される半導体装置であって、前記アモルファス
シリコン層における内壁に形成されるグレインが、シリ
ンダ形状における内径の１／２より小さい粒径を有し、
前記アモルファスシリコン層における外壁に形成される
グレインが、前記アモルファスシリコン層の内壁におけ
るグレインの粒径よりも大きいことも好ましい態様であ
る。この場合、外壁と内壁とに、適度の粒径のグレイン
群を形成することができる。

【００１６】本発明の半導体記憶装置は、ＤＲＡＭのメ
モリセルにおけるキャパシタを成す複数のシリンダ状電
極が半導体基板上に配列され、前記シリンダ状電極にお
ける外壁及び内壁には夫々、相互に粒径が異なる第１及
び第２のグレイン群が形成されていることを特徴とす
る。

【００１７】本発明の半導体記憶装置では、シリンダ状
電極の外壁及び内壁に夫々、相互に粒径が異なる第１及
び第２のグレイン群が形成されるので、外壁に小径のグ
レイン群が形成される場合には、外壁のグレイン群の接
触を回避できると共に、外壁を小径化した分シリンダ状
の内方空間を広くして、大径のグレイン群を内壁に良好
に形成できる。逆に、内壁に小径のグレイン群が形成さ
れる場合には、小径化した分シリンダ状の内方空間を狭
くして、大径のグレイン群を外壁に良好に形成すること
ができる。この場合、メモリセルの高密度化と容量の増
大とを実現しつつ、隣接する電極のＨＳＧ−Ｓｉが相互
に接触して短絡する等の問題を回避できる。

【００１８】ここで、前記第１及び第２のグレイン群の
いずれか一方を、高不純物濃度のアモルファスシリコン
層に形成されたグレイン群から構成し、他方を、該一方
のグレイン群よりも低不純物濃度のアモルファスシリコ
ン層に形成されたグレイン群から構成することができ
る。この場合、不純物濃度の相違によって、アモルファ
スシリコン層の外壁と内壁に粒径が異なるグレイン群を
容易に形成することができる。

【００１９】

【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１〜図５は、本発明の第１実施形態例に
おける半導体装置の製造方法を説明するための断面図で
あり、図１〜図４は化学的気相成長法（ＣＶＤ）による
アモルファスシリコン層の形成プロセスを、図５はＨＳ
Ｇ−Ｓｉの形成プロセスを夫々示す。

【００２０】図１に示すように、シリコン基板（半導体
基板）１１上に層間絶縁膜１２を形成した後に、層間絶
縁膜１２にコンタクトホール１３を形成し、シリコン基
板１１の所定の領域を露出させる。層間絶縁膜１２は、
例えば約５０００オングストローム程度の膜厚で形成さ
れ、アンドープ酸化膜とＢＰＳＧ（ボロン・リン・ガラ
ス）との組み合わせによって構成することができ、ま
た、アンドープ酸化膜のみによっても構成することがで
きる。

【００２１】次いで、ドーピングしたアモルファスシリ
コン膜（図示せず）をシリコン基板１１上の全域に形成
してコンタクトホール１３を埋め込み、これをエッチバ
ックしてコンタクトホール１３内にアモルファスシリコ
ン膜を残し、容量コンタクトプラグ１４とする。容量コ
ンタクトプラグ１４は、ドープトポリシリコンによって
形成することができる。

【００２２】次いで、層間絶縁膜１２上に、エッチング
ストッパとして窒化シリコン膜（Ｓｉ₃Ｎ₄）を約２００
オングストロームの膜厚で形成し、窒化シリコン膜上
に、例えばアンドープの酸化シリコン膜(ＳｉＯ₂)を約
８０００オングストロームの膜厚で形成する。更に、フ
ォトリソグラフィ等の所定のエッチング工程を施すこと
によって、上記窒化シリコン膜をストッパ窒化膜１５と
して、上記酸化シリコン膜をスペーサ酸化膜１６として
形成する。スペーサ酸化膜１６は、ＢＰＳＧ或いはＰＳ
Ｇ（リン・ガラス）によって構成することもできる。

【００２３】スペーサ酸化膜１６の形成時、隣接するス
ペーサ酸化膜１６相互の間隔は、従来タイプの半導体装
置における間隔よりも狭くすることができる。また、ス
トッパ窒化膜１５及びスペーサ酸化膜１６は、図１の上
方から見た場合に紙面奥方向に長い直方体状を呈してお
り、下部電極を形成するための電極形成ホール１８を構
成している。

【００２４】図２に示すように、電極形成ホール１８を
形成したシリコン基板１１を成長炉（図示せず）に収容
し、ＣＶＤ法により、ホスフィン（ＰＨ₃）ガスを導入
しつつリンドープアモルファスシリコンを成膜する。こ
れにより、電極形成ホール１８内に、リンドープされた
アモルファスシリコン層１７ａ、１７ｂを成長する。こ
の場合、アモルファスシリコン層１７ａ、１７ｂは、電
極形成ホール１８の内壁面から成膜を開始し、電極形成
ホール１８の中心側に向かって成長する。

【００２５】ここで、成長初期における約２００オング
ストロームの膜厚のアモルファスシリコン層１７ｂが約
２×１０²⁰［atoms/cm³］以上、例えば約３×１０²⁰［a
toms/cm³］のリン濃度になるようにホスフィンガスの流
量を調節して成長炉内の雰囲気を調整する。これによ
り、ＨＳＧ化が困難な高濃度のリンドープトアモルファ
スシリコン層１７ｂを成長する。次いで、成長中期以降
における約３００オングストロームの膜厚のアモルファ
スシリコン層１７ａが約１．２×１０²⁰［atoms/cm³］
以下、例えば約１×１０²⁰［atoms/cm³］のリン濃度に
なるようにホスフィンガスの流量を調節して成長炉内の
雰囲気を調整する。これにより、ＨＳＧ化が容易な低濃
度のリンドープトアモルファスシリコン層１７ａを成長
する。

【００２６】更に、アモルファスシリコン層１７ａ、１
７ｂが所要の膜厚に成長した後に、全面にレジストを塗
布し、最適な露光時間で露光して現像を行う。これによ
り、電極形成ホール１８内に成長したアモルファスシリ
コン層１７ａの表面の凹部にレジスト膜２８が埋め込ま
れる。次いで、ドライエッチングによって、レジスト膜
２８の平坦部（図の上部）と、アモルファスシリコン層
１７ａ、１７ｂにおける平坦部（図の上部）とをエッチ
バックする。これにより、図３に示すように、電極形成
ホール１８の内側及び底部のみにアモルファスシリコン
が残存する。

【００２７】次いで、フッ酸系のエッチング液を用いて
ウエットエッチングを施すことにより、アモルファスシ
リコン層１７ｂの間のスペーサ酸化膜１６を除去して、
図４に示すようにストッパ窒化膜１５を残存させる。次
に、レジストを剥離して電極形成ホール１８内のレジス
ト膜２８を除去する。これにより、紙面奥方向に長いシ
リンダ状の下部電極１０が得られる。

【００２８】更に、下部電極１０を形成したシリコン基
板１１を別の成長炉に収容し、この成長炉にシラン又は
ジシランガスを導入して約５００〜５５５℃で約２０分
間、シリコンを照射する。これにより、シリンダ状の下
部電極１０の外壁及び内壁にグレイン核を夫々形成す
る。

【００２９】次いで、シラン又はジシランガスの導入を
停止し、成長炉内を真空状態にして約５５０〜５８０℃
で約４０分間のアニーリングを行うことにより、グレイ
ン核を中心として周囲のシリコン原子を集中させる。こ
れにより、図５に示すように、グレインの大きさ及び密
度がほぼ均一なＨＳＧ−Ｓｉ２０を下部電極１０の外壁
及び内壁に形成する。この場合、アモルファスシリコン
層１７ｂが高リン濃度にされているので、下部電極１０
の外壁には小径のグレイン（群）２０ｂが形成される。
一方、アモルファスシリコン層１７ａが低リン濃度にさ
れているので、下部電極１０の内壁には大径のグレイン
（群）２０ａが形成される。グレイン密度はシラン又は
ジシランガス等の導入継続時間に依存し、また、グレイ
ン２０ａ、２０ｂの粒径は、シラン又はジシランガスの
導入停止後のアニーリング時間に依存する。これによ
り、グレイン２０ａの粒径を例えば６０ｎｍ、グレイン
２０ｂの粒径を例えば３０ｎｍとすることができる。

【００３０】一般に、アニーリング時間を長くするとグ
レイン径が大きくなって倍化率が上昇するが、グレイン
径がある程度の大きさになると隣接するグレインが相互
に接触して一体化し、倍化率がそれ以上は増大しなくな
る。グレイン密度は、下部電極１０の内壁及び外壁にグ
レイン核を形成する時間によって決まるので、アニーリ
ング時間の最適値は、所要のグレイン密度や所要のメモ
リセルサイズによって異なる。本実施形態例では、グレ
イン核の形成に要するアニーリング時間を約２０分、グ
レインの成長に要するアニーリング時間を約４０分とし
て設定することができる。

【００３１】図６は、図４の状態を上方から見た、下部
電極が隣接する状態を示す平面図である。図示はしない
が、図６の下部電極の短辺方向（図の左右方向）にも下
部電極が隣接する。

【００３２】ａは下部電極１０の内壁に関する短辺寸
法、ｂは下部電極１０の外壁に関する長辺寸法、ｃは隣
接する下部電極１０の外壁間の寸法、ｄは下部電極１０
の壁厚寸法を夫々示す。ここで、ａを約0.12〜0.2μ
ｍ、ｂを約0.52〜0.6μｍ、ｃを約0.1〜0.18μｍ、ｄを
約0.05μｍとして夫々設定し、下部電極１０により形成
されるメモリセルにおけるキャパシタの容量を計算し
た。

【００３３】図７は、上記計算結果を表すグラフであ
る。このグラフでは、アモルファスシリコン層の成長下
地面からの距離（電極高さ）を横軸に、メモリセル当た
りの容量値を縦軸にとっている。

【００３４】上記グラフで、は内壁及び外壁双方にＨ
ＳＧ−Ｓｉを形成しない場合、は内壁及び外壁双方の
グレイン径を小さくして表面積を約１．３倍にした場
合、は内壁のグレイン径を大きくして表面積を約２．
０倍にし、外壁のグレイン径を小さくして表面積を約
１．３倍にした場合の計算値を夫々示す。また、は内
壁のグレイン径を小さくして表面積を約１．３倍にし、
外壁のグレイン径を小さくして表面積を約２．０倍にし
た場合の計算値を示す。グラフから分かるように、電極
高さ［μm］に対するメモリセル当たりの容量Cs［fF/ce
ll］の増加率は、、、、の順に向上する。

【００３５】本実施形態例によると、高リン濃度の外壁
におけるＨＳＧ−Ｓｉを小さくし、高リン濃度のために
その電気抵抗を低減させると共に、高リン濃度の外壁か
ら内壁に向かって不純物を良好に拡散することができ
る。このため、アモルファスシリコン層１７ａをアンド
ープ層として形成することもできる。

【００３６】図８は、本実施形態例における半導体装置
をＤＲＡＭに適用した例を示す断面図である。ＤＲＡＭ
では、ゲート酸化膜２１及び素子分離酸化膜２２が半導
体基板１２の表面に形成され、ポリシリコンから成るゲ
ート下部電極２３がゲート酸化膜２１上に形成される。
更に、ゲート下部電極２３上にゲート上部電極２４が形
成され、ゲート下部電極２３及びゲート上部電極２４か
らワード線が構成される。

【００３７】ゲート上部電極２４上にはゲート上絶縁膜
２５が形成され、ゲート下部電極２３、ゲート上部電極
２４及びゲート上絶縁膜２５の側壁には、配線パターン
２７とゲート上部電極２４、及び配線パターン２９とゲ
ート上部電極２４を夫々絶縁するゲート側壁絶縁膜２６
が形成される。ビットコンタクト用局所配線パターン２
７上には、層間絶縁膜３０により相互に隔絶された複数
のビットコンタクト３１が設けられる。

【００３８】容量コンタクト用局所配線パターン２９上
には、交差するビット線３２下では層間絶縁膜３０によ
り相互に隔絶され、交差するビット線３２上では層間絶
縁膜１２により相互に隔絶された容量コンタクトプラグ
１４が設けられる。これにより、複数のＮチャネル型Ｍ
ＯＳトランジスタが形成される。また、容量コンタクト
プラグ１４の各上部には、ＨＳＧ−Ｓｉ２０を有する下
部電極１０が配設され、下部電極１０の表面を容量絶縁
膜（図示せず）で覆った上で容量上部電極（図示せず）
が被覆されて、複数のキャパシタが配設される。

【００３９】図９は、本発明の第２実施形態例における
半導体装置の製造方法を説明するための断面図である。

【００４０】本実施形態例では、図１の時点で、同一の
下部電極１０におけるスペーサ酸化膜１６相互間の距離
が第１実施形態例に比して小さくされる。更に、電極形
成ホール１８を形成したシリコン基板１１を成長炉に収
容してから、成長初期における約３００オングストロー
ムの膜厚のアモルファスシリコン層１７ａを、約１．２
×１０²⁰［atoms/cm³］以下、例えば約１×１０²⁰［ato
ms/cm³］のリン濃度になるように成長炉内の雰囲気を調
整して、ＨＳＧ化が容易な低濃度のリンドープトアモル
ファスシリコン層として成長する。

【００４１】更に、成長中期以降における約２００オン
グストロームの膜厚のアモルファスシリコン層１７ｂ
を、約２．０×１０²⁰［atoms/cm³］以上、例えば約３
×１０²⁰［atoms/cm³］のリン濃度になるように成長炉
内の雰囲気を調整して、ＨＳＧ化が困難な高濃度のリン
ドープトアモルファスシリコン層として成長する。これ
により、最終的に、例えば粒径６０ｎｍのグレイン２０
ａと粒径３０ｎｍのグレイン２０ｂとを得ることができ
る。本実施形態例では、図７に示したように、容量をよ
り大きくすることが可能となる。

【００４２】第１及び第２実施形態例では、高リン濃度
の壁側から低リン濃度の壁側に向かって不純物を良好に
拡散することができる。これにより、ＨＳＧ化した後の
下部電極１０における空乏化を防止し、抵抗値を低減さ
せて導通状態を良好にすることができる。なお、不純物
としてリン（Ｐ）をドーピングしたが、これに限らず、
砒素（Ａｓ）をドーピングすることもできる。この場
合、不純物ガスとしてアルシンを用いることができる。
また、ボランを用いてボロン（Ｂ）をドーピングするこ
ともできる。

【００４３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置及びその製造方
法、並びに半導体記憶装置は、上記実施形態例にのみ限
定されるものではなく、上記実施形態例から種々の修正
及び変更を施した半導体装置及びその製造方法、並びに
半導体記憶装置も、本発明の範囲に含まれる。

【００４４】

【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法、並びに半導体記憶装置によると、
ＤＲＡＭ等に搭載する際のメモリセルの高密度化と容量
の増大とを同時に実現しながらも、キャパシタを成す隣
り合う電極がＨＳＧ−Ｓｉを接触させることによって短
絡するという不具合を防止できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態例における半導体装置の
製造方法を説明するためのアモルファスシリコン層の形
成プロセスを示す断面図である。

【図２】第１実施形態例におけるアモルファスシリコン
層の形成プロセスを示す断面図である。

【図３】第１実施形態例におけるアモルファスシリコン
層の形成プロセスを示す断面図である。

【図４】第１実施形態例におけるアモルファスシリコン
層の形成プロセスを示す断面図である。

【図５】第１実施形態例におけるＨＳＧ−Ｓｉの形成プ
ロセスを示す断面図である。

【図６】図４の状態を紙面の上方から見た状態を示す平
面図である。

【図７】第１実施形態例におけるアモルファスシリコン
層の電極高さと容量との相関関係を示すグラフである。

【図８】第１実施形態例における半導体装置をＤＲＡＭ
に適用した例を示す断面図である。

【図９】本発明の第２実施形態例における半導体装置の
製造方法を説明するための断面図である。

【符号の説明】

１１：シリコン基板 １２：層間絶縁膜 １３：コンタクトホール １４：容量コンタクトプラグ １５：ストッパ窒化膜 １６：スペーサ酸化膜 １７ａ、１７ｂ：アモルファスシリコン層 １８：電極形成ホール ２０：ＨＳＧ−Ｓｉ ２０ａ、２０ｂ：グレイン ２１：ゲート酸化膜 ２２：素子分離酸化膜 ２３：ゲート下部電極 ２４：ゲート上部電極 ２５：ゲート上絶縁膜 ２６：ゲート側壁絶縁膜 ２７：ビットコンタクト用局所配線パターン ２９：容量コンタクト用局所配線パターン ３０：層間絶縁膜 ３１：ビットコンタクト ３２：ビット線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 27/108

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体装置のキャパシタのシリンダ形状
   の下部電極を形成する半導体装置の製造方法であって、 半導体基板上に、酸化膜から成る複数の電極形成ホール
   を形成するステップと、 前記半導体基板に導入する不純物ガスの流量を制御しつ
   つ、前記電極形成ホール内に、不純物としてリンを含有
   するシリンダ形状のアモルファスシリコン層であって、
   外壁側のリン濃度が約２×１０ ²⁰ atoms/cm ³ 以上に、内
   壁側のリン濃度が約１．２×１０ ²⁰ atoms/cm ³ 以下にそ
   れぞれ設定されて、外壁側と内壁側とで不純物濃度が異
   なるアモルファスシリコン層を成長するステップと、前記酸化膜を除去するステップと、 前記半導体基板に、シラン又はジシランガスを導入し、
   前記アモルファスシリコン層の外壁及び内壁に夫々グレ
   イン核を形成するステップと、 前記半導体基板に真空雰囲気下でアニーリングを行い、
   前記アモルファスシリコン層の内壁及び外壁に夫々、相
   互に粒径が異なる第１及び第２の半球状のグレイン群を
   形成するステップとをこの順に有することを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 半導体装置のキャパシタのシリンダ形状
   の下部電極を形成する半導体装置の製造方法であって、 半導体基板上に、酸化膜から成る複数の電極形成ホール
   を形成するステップと、 前記半導体基板に導入する不純物ガスの流量を制御しつ
   つ、前記電極形成ホール内に、不純物としてリンを含有
   するシリンダ形状のアモルファスシリコン層であって、
   外壁側のリン濃度が約２×１０ ²⁰ atoms/cm ³ 以上に、内
   壁側のリン濃度が約１．２×１０ ²⁰ atoms/cm ³ 以下にそ
   れぞれ設定されて、外壁側と内壁側とで不純物濃度が異
   なるアモルファスシリコン層を成長するステップと、前記アモルファスシリコン層上にレジスト膜を形成し、
   前記アモルファスシリコン層及び前記レジスト膜双方に
   おける平坦部をエッチバックして除去し、前記酸化膜を
   ウエットエッチングで除去し、さらに前記レジスト膜を
   除去するステッ プと、 前記半導体基板に、シラン又はジシランガスを導入し、
   前記アモルファスシリコン層の外壁及び内壁に夫々グレ
   イン核を形成するステップと、 前記半導体基板に真空雰囲気下でアニーリングを行い、
   前記アモルファスシリコン層の内壁及び外壁に夫々、相
   互に粒径が異なる第１及び第２の半球状のグレイン群を
   形成するステップとをこの順に有すること を特徴とする
   半導体装置の製造方法。
3. 【請求項３】 半導体装置のキャパシタのシリンダ形状
   の下部電極を形成する半導体装置の製造方法であって、 半導体基板上に、酸化膜から成る複数の電極形成ホール
   を形成するステップと、 前記半導体基板に導入する不純物ガスの流量を制御しつ
   つ、前記電極形成ホール内に外壁側と内壁側とで不純物
   濃度が異なるシリンダ状のアモルファスシリコン層を成
   長するステップと、 前記酸化膜を除去するステップと、 前記半導体基板に、シラン又はジシランガスを導入し、
   前記アモルファスシリコン層の外壁及び内壁に夫々グレ
   イン核を形成するステップと、 前記半導体基板に真空雰囲気下でアニーリングを行い、
   前記アモルファスシリコン層の内壁及び外壁に夫々、相
   互に粒径が異なる第１及び第２の半球状のグレイン群を
   形成するステップとをこの順に有し、 前記シリンダ形状の下部電極の内壁に形成されるグレイ
   ンが、シリンダ形状における内径の１／２より小さい粒
   径を有し、前記シリンダ形状の下部電極の外壁に形成さ
   れるグレインが、前記シリンダ形状の下部電極の内壁に
   おけるグレインの粒径よりも大きいことを特徴とする半
   導体装置の製造方法。
4. 【請求項４】 半導体装置のキャパシタのシリンダ状の
   下部電極を形成する半導体装置の製造方法であって、 半導体基板上に、酸化膜から成る複数の電極形成ホール
   を形成するステップと、 前記半導体基板に導入する不純物ガスの流量を制御しつ
   つ、前記電極形成ホー ル内に外壁側と内壁側とで不純物
   濃度が異なるシリンダ形状のアモルファスシリコン層を
   成長するステップと、 前記アモルファスシリコン層上にレジスト膜を形成し、
   前記アモルファスシリコン層及び前記レジスト膜双方に
   おける平坦部をエッチバックして除去し、前記酸化膜を
   ウエットエッチングで除去し、さらに前記レジスト膜を
   除去するステップと、 前記半導体基板に、シラン又はジシランガスを導入し、
   前記アモルファスシリコン層の外壁及び内壁に夫々グレ
   イン核を形成するステップと、 前記半導体基板に真空雰囲気下でアニーリングを行い、
   前記アモルファスシリコン層の内壁及び外壁に夫々、相
   互に粒径が異なる第１及び第２の半球状のグレイン群を
   形成するステップとをこの順に有し、 前記シリンダ形状の下部電極の内壁に形成されるグレイ
   ンが、シリンダ形状における内径の１／２より小さい粒
   径を有し、前記シリンダ形状の下部電極の外壁に形成さ
   れるグレインが、前記シリンダ形状の下部電極の内壁に
   おけるグレインの粒径よりも大きいことを特徴とする半
   導体装置の製造方法。
5. 【請求項５】 前記不純物が、リン、砒素、又はボロン
   から成ることを特徴とする、請求項３または請求項４の
   いずれか１項に記載の半導体装置の製造方法。
6. 【請求項６】 前記アモルファスシリコン層は、含有す
   る不純物がリンから成り、前記アモルファスシリコン層
   における外壁のリン濃度が約２×１０²⁰atoms/cm³以上
   に設定され、前記アモルファスシリコン層における内壁
   のリン濃度が約１．２×１０²⁰atoms/cm³以下に設定さ
   れることを特徴とする、請求項３または請求項４のいず
   れか１項に記載の半導体装置の製造方法。
7. 【請求項７】 ＤＲＡＭのメモリセルにおけるキャパシ
   タを成す複数のシリンダ形状の下部電極が半導体基板上
   に配列され、前記シリンダ形状の下部電極の内壁と外壁にはそれぞれ
   粒径が異なるグレインが不純物を含むアモルファスシリ
   コン層に形成され、 前記シリンダ形状の下部電極の内壁に形成されるグレイ
   ンが、シリンダ形状における内径の１／２より小さい粒
   径を有し、前記シリンダ形状の下部電極の外壁に形成さ
   れるグレインの粒径が、前記シリンダ形状の下部電極の
   内壁におけるグ レインの粒径よりも大きいこと を特徴と
   する半導体記憶装置。
8. 【請求項８】 前記アモルファスシリコン層では、前記
   シリンダ形状の下部電極の外壁に形成されるグレイン
   は、前記シリンダ形状の下部電極の内壁に形成されたグ
   レインよりも不純物濃度が低いことを特徴とする請求項
   ７に記載の半導体記憶装置。