JPH05251658A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05251658A JPH05251658A JP4048642A JP4864292A JPH05251658A JP H05251658 A JPH05251658 A JP H05251658A JP 4048642 A JP4048642 A JP 4048642A JP 4864292 A JP4864292 A JP 4864292A JP H05251658 A JPH05251658 A JP H05251658A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 238000003860 storage Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 5
- 150000004767 nitrides Chemical class 0.000 abstract description 3
- 238000000206 photolithography Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置におけるメモリセル部
の製造方法に関するもので、そのメモリとしてのキャパ
シタ部の面積を容易に増加させる方法を提供し、キャパ
シタ容量を増加させることを目的とするものである。 【構成】 前記目的のため本発明は、セルコンタクト孔
５ａを、窒化膜１１を形成することにより、窒化膜１１
をマスクとして絶縁膜５を凹状にえぐるようエッチング
して、その形状の上にキャパシタ部（６、７、８など）
を形成するようにしたものである。
の製造方法に関するもので、そのメモリとしてのキャパ
シタ部の面積を容易に増加させる方法を提供し、キャパ
シタ容量を増加させることを目的とするものである。 【構成】 前記目的のため本発明は、セルコンタクト孔
５ａを、窒化膜１１を形成することにより、窒化膜１１
をマスクとして絶縁膜５を凹状にえぐるようエッチング
して、その形状の上にキャパシタ部（６、７、８など）
を形成するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の中でも
特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）などのメモリセル部の製造方法
に関するものである。
特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）などのメモリセル部の製造方法
に関するものである。
【０００２】
【従来の技術】図２に従来のスタック（積層）型メモリ
セルの製造方法を示す。
セルの製造方法を示す。
【０００３】まず、図２（ａ）に示すように、シリコン
基板１の表面部にＬＯＣＯＳ法により厚いフィールド酸
化膜２を選択的に形成し素子分離を行なう。
基板１の表面部にＬＯＣＯＳ法により厚いフィールド酸
化膜２を選択的に形成し素子分離を行なう。
【０００４】次にゲート絶縁膜となる薄い酸化膜３ａを
形成し、さらに全面にゲート電極を形成するためのポリ
シリコン３を形成し、ＰｏＣｌ3 を拡散源としてリンを
ドープして導電性を持たせる。次にゲートホトリソ（ホ
トリソグラフィ）と異方性エッチングを行いゲート電極
３を形成する。
形成し、さらに全面にゲート電極を形成するためのポリ
シリコン３を形成し、ＰｏＣｌ3 を拡散源としてリンを
ドープして導電性を持たせる。次にゲートホトリソ（ホ
トリソグラフィ）と異方性エッチングを行いゲート電極
３を形成する。
【０００５】次にこのゲート電極３をマスクとしてヒ素
75Ａｓ+ をイオン注入することによりソース，ドレイン
４を形成すると、図２（ａ）の如き構造を得る。次に図
２（ｂ）のように、全面にＣＶＤ（化学的気相成長）Ｓ
ｉＯ2 膜を成長させ、ホトリソグラフィ（以下ホトリソ
と記す）と異方性エッチングを行いセルコンタクト孔５
ａを形成する。
75Ａｓ+ をイオン注入することによりソース，ドレイン
４を形成すると、図２（ａ）の如き構造を得る。次に図
２（ｂ）のように、全面にＣＶＤ（化学的気相成長）Ｓ
ｉＯ2 膜を成長させ、ホトリソグラフィ（以下ホトリソ
と記す）と異方性エッチングを行いセルコンタクト孔５
ａを形成する。
【０００６】次に、ストレージ電極形成のためのポリシ
リコン６を形成し、ＰｏＣｌ3 を拡散源としてリンをド
ープして導電性を持たせ、ホトリソ，エッチングを行い
ストレージ電極６を形成する。次にキャパシタ絶縁膜と
なる薄い熱酸化膜７を形成した後、セルプレート電極と
なるためのポリシリコン８を形成しＰｏＣｌ3 を拡散源
としてリンをドープして導電性を持たせホトリソ，エッ
チングを行ないセルプレート電極８を形成することによ
り、図２（ｂ）の如き構造を得る。
リコン６を形成し、ＰｏＣｌ3 を拡散源としてリンをド
ープして導電性を持たせ、ホトリソ，エッチングを行い
ストレージ電極６を形成する。次にキャパシタ絶縁膜と
なる薄い熱酸化膜７を形成した後、セルプレート電極と
なるためのポリシリコン８を形成しＰｏＣｌ3 を拡散源
としてリンをドープして導電性を持たせホトリソ，エッ
チングを行ないセルプレート電極８を形成することによ
り、図２（ｂ）の如き構造を得る。
【０００７】次に図２（ｃ）のように、全面にＢＰＳＧ
（ｂｏｒｏｎ ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）９を成長させた後、９００℃程度の熱処理を行
ない、ホトリソ，エッチングを行なってコンタクトを形
成し、アルミ１０をスパッタ法により形成しホトリソ，
エッチングを行なうことにより図２（ｃ）の如き構造と
なる。
（ｂｏｒｏｎ ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌ
ａｓｓ）９を成長させた後、９００℃程度の熱処理を行
ない、ホトリソ，エッチングを行なってコンタクトを形
成し、アルミ１０をスパッタ法により形成しホトリソ，
エッチングを行なうことにより図２（ｃ）の如き構造と
なる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
方法では高集積化、チップの縮小化に伴ないストレージ
電極６が縮小することにより、十分なセル容量が得られ
ずホールドタイム不良が生じ、デバイス特性の劣化，歩
留りの低下という問題が生じる。
方法では高集積化、チップの縮小化に伴ないストレージ
電極６が縮小することにより、十分なセル容量が得られ
ずホールドタイム不良が生じ、デバイス特性の劣化，歩
留りの低下という問題が生じる。
【０００９】この発明は、以上述べたセル容量が十分に
確保できないという問題点を除去し、デバイス特性に優
れた装置を製造する方法を提供することを目的とする。
確保できないという問題点を除去し、デバイス特性に優
れた装置を製造する方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明は前記目的のた
め、半導体装置の製造方法において、セルコンタクトと
なる部分を等方的にエッチングしてセルコンタクトの側
壁に凹部を形成後、ストレージ電極を形成することによ
り、メモリとしてのキャパシタ部の面積が大きくなるよ
うにしたものである。
め、半導体装置の製造方法において、セルコンタクトと
なる部分を等方的にエッチングしてセルコンタクトの側
壁に凹部を形成後、ストレージ電極を形成することによ
り、メモリとしてのキャパシタ部の面積が大きくなるよ
うにしたものである。
【００１１】
【作用】本発明は前述したように、セルコンタクト部の
側壁を凹状にしたので、容易にストレージ電極の面積が
大きくなりＣｓ（セル容量）の増加ができる。
側壁を凹状にしたので、容易にストレージ電極の面積が
大きくなりＣｓ（セル容量）の増加ができる。
【００１２】
【実施例】図１に本発明の実施例の製造工程を断面図で
示し、以下に説明する。
示し、以下に説明する。
【００１３】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１上に従来同様、ＬＯＣＯＳ法により厚いフィ
ールド酸化膜２を選択的に成長した後、ゲート酸化膜３
ａ、ゲート電極３、ソース・ドレイン４によりトランジ
スタを形成する。
コン基板１上に従来同様、ＬＯＣＯＳ法により厚いフィ
ールド酸化膜２を選択的に成長した後、ゲート酸化膜３
ａ、ゲート電極３、ソース・ドレイン４によりトランジ
スタを形成する。
【００１４】次に層間絶縁膜としてシリコン酸化膜５を
５０００Åの厚さ（以下一々厚さと記さない）形成し、
その上にさらに絶縁膜として窒化シリコン膜１１を５０
０Å程度成長させた後、ホトリソ、エッチングを行い、
セルコンタクト孔５ａを形成する。
５０００Åの厚さ（以下一々厚さと記さない）形成し、
その上にさらに絶縁膜として窒化シリコン膜１１を５０
０Å程度成長させた後、ホトリソ、エッチングを行い、
セルコンタクト孔５ａを形成する。
【００１５】次に図１（ｂ）のように、前記窒化シリコ
ン膜１１とゲート電極３、シリコン基板１をストッパー
として、シリコン酸化膜５をフッ化水素溶液中等で等方
的にエッチングする。そうすると同図に示すように、前
記セルコンタクト孔５ａの側壁が凹状にえぐられた形と
なる。これは前記窒化シリコン膜１１が、前記条件では
エッチングされないからである。
ン膜１１とゲート電極３、シリコン基板１をストッパー
として、シリコン酸化膜５をフッ化水素溶液中等で等方
的にエッチングする。そうすると同図に示すように、前
記セルコンタクト孔５ａの側壁が凹状にえぐられた形と
なる。これは前記窒化シリコン膜１１が、前記条件では
エッチングされないからである。
【００１６】次に図１（ｃ）のように、ゲート電極３と
後述のストレージ電極を絶縁するために、シリコン酸化
膜１２を２０００Å程度まず全面に形成し、異方性エッ
チングにより平面部分をエッチングすると、図１（ｄ）
のように前記工程で凹状部ができたセルコンタクト孔５
ａ内の底面の一部以外の面のみに前記シリコン酸化膜１
２が残る形となる。
後述のストレージ電極を絶縁するために、シリコン酸化
膜１２を２０００Å程度まず全面に形成し、異方性エッ
チングにより平面部分をエッチングすると、図１（ｄ）
のように前記工程で凹状部ができたセルコンタクト孔５
ａ内の底面の一部以外の面のみに前記シリコン酸化膜１
２が残る形となる。
【００１７】引き続いて図１（ｅ）のように、前記まで
に構成されたセルコンタクト孔５ａの面上を含め、必要
部分にストレージ電極６、キャパシタ絶縁膜７、セルプ
レート電極８、層間絶縁膜９、アルミ１０を従来同様形
成することにより、本実施例のメモリセル部ができ上
る。
に構成されたセルコンタクト孔５ａの面上を含め、必要
部分にストレージ電極６、キャパシタ絶縁膜７、セルプ
レート電極８、層間絶縁膜９、アルミ１０を従来同様形
成することにより、本実施例のメモリセル部ができ上
る。
【００１８】
【発明の効果】以上のように本発明によれば、セルコン
タクト部の側壁を凹状にしたので、容易にストレージ電
極ひいてはキャパシタ部の面積が大きくすることがで
き、Ｃｓ（キャパシタ容量）の増加ができ、特性の優れ
た半導体メモリ装置を提供できる。
タクト部の側壁を凹状にしたので、容易にストレージ電
極ひいてはキャパシタ部の面積が大きくすることがで
き、Ｃｓ（キャパシタ容量）の増加ができ、特性の優れ
た半導体メモリ装置を提供できる。
【図１】本発明の実施例。
【図２】従来例。
１ 基板 ５，１２ 酸化膜 ５ａ セルコンタクト孔 ６ ストレージ電極 ７ キャパシタ絶縁膜 ８ セルプレート電極 １１ 窒化膜
Claims (1)
- 【請求項１】 （ａ）半導体基板上に、第１の絶縁膜を
形成し、その上に第２の絶縁膜を形成して、該両絶縁膜
の一部にセルコンタクト孔を開孔する工程、 （ｂ）前記第２の絶縁膜をマスクとして前記第１の絶縁
膜を等方的にエッチングする工程、 （ｃ）前記セルコンタクト孔内の側面上に第３の絶縁膜
を形成する工程、 （ｄ）前記第３の絶縁膜上に、ストレージ電極、キャパ
シタ絶縁膜、セルプレート電極を形成する工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048642A JPH05251658A (ja) | 1992-03-05 | 1992-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048642A JPH05251658A (ja) | 1992-03-05 | 1992-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251658A true JPH05251658A (ja) | 1993-09-28 |
Family
ID=12809027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048642A Pending JPH05251658A (ja) | 1992-03-05 | 1992-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251658A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093042A (ja) * | 1996-09-13 | 1998-04-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100315969B1 (ko) * | 1996-10-15 | 2002-01-12 | 아끼구사 나오유끼 | 신뢰성이 높은 접촉 구조를 갖는 반도체 장치 |
| JP2008211227A (ja) * | 2003-12-05 | 2008-09-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009260385A (ja) * | 2009-08-03 | 2009-11-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2017098499A (ja) * | 2015-11-27 | 2017-06-01 | 三菱電機株式会社 | Ｍｉｍキャパシタ及びその製造方法 |
-
1992
- 1992-03-05 JP JP4048642A patent/JPH05251658A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093042A (ja) * | 1996-09-13 | 1998-04-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100315969B1 (ko) * | 1996-10-15 | 2002-01-12 | 아끼구사 나오유끼 | 신뢰성이 높은 접촉 구조를 갖는 반도체 장치 |
| JPH11186524A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7754562B2 (en) | 1997-12-24 | 2010-07-13 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US7795648B2 (en) | 1997-12-24 | 2010-09-14 | Renesas Technology Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US7816204B2 (en) | 1997-12-24 | 2010-10-19 | Renesas Technology Corp. | Semiconductor device comprising capacitor and method of fabricating the same |
| US8471321B2 (en) | 1997-12-24 | 2013-06-25 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| US8759891B2 (en) | 1997-12-24 | 2014-06-24 | Renesas Electronics Corporation | Semiconductor device comprising capacitor and method of fabricating the same |
| JP2008211227A (ja) * | 2003-12-05 | 2008-09-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009260385A (ja) * | 2009-08-03 | 2009-11-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2017098499A (ja) * | 2015-11-27 | 2017-06-01 | 三菱電機株式会社 | Ｍｉｍキャパシタ及びその製造方法 |
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