JPH0685195A

JPH0685195A - 半導体記憶装置の製造方法

Info

Publication number: JPH0685195A
Application number: JP4234744A
Authority: JP
Inventors: Masahiro Yamate; 正浩山手; Kazuya Suzuki; 和哉鈴木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-09-02
Filing date: 1992-09-02
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】セル容量が大きいデバイス特性に優れた高歩
留まりの半導体記憶装置の製造方法を提供する。【構成】単位セルが１個のＭＯＳＦＥＴと１個のキャ
パシタからなる半導体記憶装置の製造方法において、拡
散層４上の層間絶縁膜として形成した酸化膜上及び該酸
化膜に開孔されたコンタクトホール内に上に表面が凹凸
の多結晶シリコン膜を形成する工程と、異方性エッチン
グにより前記酸化膜上に凹凸を転写する工程と、次いで
第２の多結晶シリコン膜を形成し、凹凸を両面に持つス
トレージ電極１４を形成する工程と、このストレージ電
極１４直下層の前記酸化膜を除去し、フィン状のストレ
ージ電極１４を形成する工程と、このフィン状のストレ
ージ電極１４の全面にキャパシタ絶縁膜としてのシリコ
ン窒化膜１５を形成する工程と、このキャパシタ絶縁膜
１５を取り囲むセルプレート電極１６を形成する工程と
を施す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に係り、特にＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏ
ｍＡｃｃｅｓｓＭｅｍｏｒｙ）のメモリセルの製造
方法に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３はかかる
従来のスタックト（積層）型メモリセルの製造工程断面
図である。

【０００３】まず、図３（ａ）に示すように、シリコン
基板１の表面部にＬＯＣＯＳ法により、厚いフィールド
酸化膜２を選択的に形成し、素子分離を行う。次に、ゲ
ート絶縁膜となる酸化薄膜３′を形成し、続いて全面に
ゲート電極を形成するための多結晶シリコン層を形成
し、ＰＯＣｌ₃を拡散源としてリンをドープし、導電性
を持たせる。

【０００４】次に、ゲートホトリソ及び異方性エッチン
グを行い、ゲート電極３を形成する。次に、このゲート
電極３をマスクにして、ヒ素⁷⁵Ａｓ⁺をイオン注入し、
ソース・ドレイン拡散層４を形成する。次いで、図３
（ｂ）に示すように、全面にＣＶＤ・ＳｉＯ₂膜５を成
長させ、ホトリソと異方性エッチングを行い、セルコン
タクト５−ａを形成する。次に、ストレージ電極形成の
ため多結晶シリコンを形成し、ＰＯＣｌ₃を拡散源にリ
ンをドープし、導電性を持たせ、ホトリソとエッチング
を行い、ストレージ電極６を形成する。

【０００５】次に、キャパシタ絶縁膜となる薄い熱酸化
膜７を形成した後、セルプレート電極となる多結晶シリ
コン８を形成する。次に、この多結晶シリコンにＰＯＣ
ｌ₃を拡散源としてリンをドープし、導電性を持たせ、
ホトリソ・エッチングを行い、セルプレート電極８を形
成する。次いで、図３（ｃ）に示すように、ＢＰＳＧ
（Ｂｏｒｏｎ−ｐｈｏｓｈｏｓｉｌｉｃａｔｅｇｌａ
ｓｓ）膜９を成長させた後、９００℃前後で熱処理を行
い、ホトリソ・エッチングを行い、コンタクト形成し、
アルミニウム１０をスパッタ法で形成する。その後に、
アルミニウム１０をホトリソ・エッチングにより、電極
配線を行う。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
た従来のメモリセルの製造方法では、チップの縮小化に
伴いストレージ電極も縮小し、十分なセル容量が得られ
ず、ホールドタイム不良が生じ、デバイス特性の劣化、
歩留まりが低下するという問題が生じる。本発明は、以
上述べたセル容量が十分に確保できないという問題点を
除去し、セル容量が大きいデバイス特性に優れた高歩留
まりの半導体記憶装置の製造方法を提供することを目的
とする。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体記憶装置の製造方法において、拡
散層上の層間絶縁膜として形成した酸化膜上及び該酸化
膜に開孔されたコンタクトホール内に上に表面が凹凸の
シリコン膜を形成する工程と、異方性エッチングにより
前記酸化膜上に凹凸を転写する工程と、次いで第２のシ
リコン膜を形成し、凹凸を両面に持つストレージ電極を
形成する工程と、該ストレージ電極直下層の前記酸化膜
を除去し、フィン状のストレージ電極を形成する工程
と、該フィン状のストレージ電極の全面にキャパシタ絶
縁膜を形成する工程と、該キャパシタ絶縁膜を取り囲む
セルプレート電極を形成する工程とを施すことを特徴と
する。

【０００８】また、拡散層上の層間絶縁膜として形成し
た酸化膜にコンタクトホールを形成する工程と、該コン
タクトホール内にシリコン膜のサイドウォールを形成す
る工程と、表面が凹凸の多結晶シリコン膜を形成する工
程と、等方性エッチングにより、前記層間絶縁膜として
形成した酸化膜に凹凸を転写し、続けて多結晶シリコン
膜を形成し凹凸を転写する工程と、次いで第２の多結晶
シリコン膜を形成し、凹凸を両面に持つストレージ電極
を形成する工程と、該ストレージ電極直下層の前記酸化
膜を除去し、フィン状のストレージ電極を形成する工程
と、該フィン状のストレージ電極の全面にキャパシタ絶
縁膜を形成する工程と、該キャパシタ絶縁膜を取り囲む
セルプレート電極を形成する工程とを施すことを特徴と
する。

【０００９】更に、拡散層上の層間絶縁膜として形成し
た第１のシリコン酸化膜上にシリコン窒化膜を形成する
工程と、該シリコン窒化膜上に第２のシリコン酸化膜を
形成する工程と、該第２のシリコン酸化膜上に表面が凹
凸の第１の多結晶シリコン膜を形成する工程と、該第１
の多結晶シリコン膜表面を熱酸化し、第３のシリコン酸
化膜を形成する工程と、該第３のシリコン酸化膜を前記
第１の多結晶シリコン膜表面が露出するまで除去する工
程と、前記拡散層上にコンタクトホールを開口する工程
と、次いで、第２の多結晶シリコン膜を形成する工程
と、前記第２のシリコン酸化膜を除去し、第２の多結晶
シリコン膜からなるフィン状のストレージ電極を形成す
る工程と、該ストレージ電極の全面にキャパシタ絶縁膜
を形成する工程と、該キャパシタ絶縁膜を取り囲むセル
プレート電極を形成する工程とを施すことを特徴とす
る。

【００１０】また、拡散層上の層間絶縁膜として形成し
た第１のシリコン酸化膜上にシリコン窒化膜を形成する
工程と、該シリコン窒化膜上に第２のシリコン酸化膜を
形成する工程と、該第２のシリコン酸化膜上に表面が凹
凸の第１の多結晶シリコン膜を形成する工程と、該第１
の多結晶シリコン膜表面を熱酸化し、第３のシリコン酸
化膜を形成する工程と、前記拡散層上にコンタクトホー
ルを開口する工程と、次いで、第２の多結晶シリコン膜
を形成する工程と、前記第２及び第３のシリコン酸化膜
を除去し、第２の多結晶シリコン膜からなるフィン状の
ストレージ電極を形成する工程と、該ストレージ電極の
全面にキャパシタ絶縁膜を形成する工程と、該キャパシ
タ絶縁膜を取り囲むセルプレート電極を形成する工程と
を施すことを特徴とする。

【００１１】更に、拡散層上の層間絶縁膜として形成し
た酸化膜上及び該酸化膜に開孔されたコンタクトホール
内に上に表面が凹凸のシリコン膜を形成する工程と、異
方性エッチングにより前記酸化膜上に凹凸を転写する工
程と、次いで第２のシリコン膜を形成し、凹凸を表面に
持つストレージ電極を形成する工程と、該ストレージ電
極の表面にキャパシタ絶縁膜を形成する工程と、該キャ
パシタ絶縁膜上にセルプレート電極を形成する工程とを
施すことを特徴とする。

【００１２】また、拡散層上の層間絶縁膜として形成し
た第１のシリコン酸化膜上にシリコン窒化膜を形成する
工程と、該シリコン窒化膜上に表面が凹凸の第１の多結
晶シリコン膜を形成する工程と、該第１の多結晶シリコ
ン膜を熱酸化し、凹凸のシリコン酸化膜を形成する工程
と、前記拡散層上にコンタクトホールを開口する工程
と、次いで第２の多結晶シリコン膜を形成する工程と、
該第２の多結晶シリコン膜表面にキャパシタ絶縁膜を形
成する工程と、該キャパシタ絶縁膜上にセルプレート電
極を形成する工程とを施すことを特徴とする。

【００１３】

【作用】本発明によれば、上記したように、半導体記憶
装置の製造方法において、ストレージ電極表面に凹凸を
形成し、ストレージ電極の面積を大幅に大きくすること
ができる。したがって、セル容量（Ｃｓ）の増加を図る
ことができる。

【００１４】また、ソフトエラーやホールドタイム不良
等に強いメモリを形成することができる。

【００１５】

【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１実施例を示す
半導体記憶装置の製造工程断面図（その１）、図２はそ
の半導体記憶装置の製造工程断面図（その２）である。（１）まず、図１（ａ）に示すように、Ｐ型シリコン基
板（１００）１上にＬＯＣＯＳ法により、フィールド酸
化膜２を選択的に成長させた後、ゲート酸化膜３′を１
００Å程度形成し、更に、全面にゲート電極形成のため
の多結晶シリコン膜を１５００Å程度形成する。導電性
を持たせるためにＰＯＣｌ₃を拡散源としてリンをドー
プする。次にゲートホトリソ及び異方性エッチングによ
りゲート電極３を形成する。

【００１６】次に、このゲート電極３をマスクとしてヒ
素⁷⁵Ａｓ⁺を４０Ｋｅｖ，５Ｅ１５ｉｏｎ／ｃｍ²でイ
オン注入することにより、ソース・ドレイン４を形成し
た後、層間絶縁膜としてＣＶＤ法により、シリコン酸化
膜５を３０００Å，シリコン窒化膜１１を２００Å，シ
リコン酸化膜１２を４０００Å程度、順次形成する。次
に、ホトリソ・エッチングを行い、セルコンタクト５−
ａを形成する。その後、ＬＰＣＶＤ法によりシラン（Ｓ
ｉＨ₄）ガスを用いて、アモルファス状態から多結晶シ
リコンに変わる遷移温度、例えば５７０℃で表面に凹凸
を有する多結晶シリコン膜１３を１０００Å全面に形成
する。

【００１７】（２）次いで、その凹凸を有する多結晶シ
リコン膜１３をマスクして下地酸化膜の全面を異方性エ
ッチングすることにより、図１（ｂ）に示すように、波
形の表面構造を得る。（３）次いで、図１（ｃ）に示すように、ＬＰＣＶＤ法
により、シラン（ＳｉＨ₄）を用いて、ストレージ電極
となる多結晶シリコン膜１４を全面に形成し、ＰＯＣｌ
₃を拡散源としてリンをドープし、導電性を持たせる。
続いてホトリソ・エッチングを行う。

【００１８】（４）次いで、図２（ａ）に示すように、
等方性エッチングを行い、シリコン窒化膜１１をストッ
パとして、シリコン酸化膜１２〔図１（ｃ）参照〕を全
面除去する。次に、キャパシタ絶縁膜となる１００Å以
下のシリコン窒化膜１５をＬＰＣＶＤ法により形成す
る。（５）次に、図２（ｂ）に示すように、セルプレート電
極となる多結晶シリコン膜１６を２０００Å形成し、Ｐ
ＯＣｌ₃を拡散源としてリンをドープし、導電性を持た
せ、ホトリソ・エッチングを行う。

【００１９】（６）次に、図２（ｃ）に示すように、Ｂ
ＰＳＧ膜１７をＣＶＤ法により８０００Å形成させ、９
００℃窒素雰囲気中でフロー処理を行う。そして、ホト
リソ・エッチングを行い、コンタクトを形成し、スパッ
タ法により７０００Åのアルミニウム膜１８を形成後、
ホトリソ・エッチングを行う。次に、本発明の第２実施例について図を参照しながら詳
細に説明する。

【００２０】図４は本発明の第２実施例を示す半導体記
憶装置の製造工程断面図（その１）、図５はその半導体
記憶装置の製造工程断面図（その２）である。（１）まず、図４（ａ）に示すように、Ｐ型シリコン基
板（１００）１上にＬＯＣＯＳ法により、フィールド酸
化膜２を選択的に成長させた後、ゲート酸化膜３′を１
００Å程度形成し、更に、全面にゲート電極形成のため
のポリシリコン３を１５００Å程度形成する。導電性を
持たせるためにＰＯＣｌ₃を拡散源としてリンをドープ
する。次に、ゲートホトリソ及び異方性エッチングによ
りゲート電極３を形成する。

【００２１】次に、このゲート電極３をマスクとしてヒ
素⁷⁵Ａｓ⁺を４０Ｋｅｖ，５Ｅ１５ｉｏｎ／ｃｍ²イオ
ン注入することにより、ソース・ドレイン４を形成した
後、層間絶縁膜としてＣＶＤ法により、シリコン酸化膜
５を３０００Å，シリコン窒化膜１１を２００Å，シリ
コン酸化膜１２を４０００Å程度、順次形成する。ここ
までは、第１実施例と同様である。

【００２２】次に、ホトリソ・エッチングを行い、セル
コンタクト５−ａを形成し、続けてセルコンタクトサイ
ドウォールとなる多結晶シリコンを全面に形成する。そ
の後、異方性エッチングを行うことにより、セルコンタ
クトサイドウォール２１を形成する。（２）次に、図４（ｂ）に示すように、ＬＰＣＶＤ法に
よりシラン（ＳｉＨ₄）ガスを用いて、アモルファス状
態から多結晶シリコンに変わる遷移温度、例えば５７０
℃で表面に凹凸を有する多結晶シリコン膜２３を１００
０Å全面に形成する。続いて、全面を等方性エッチング
により、波形の形状をシリコン酸化膜１２上に形成す
る。

【００２３】（３）次いで、図４（ｃ）に示すように、
ＬＰＣＶＤ法により、シラン（ＳｉＨ₄）を用いて、ス
トレージ電極（下部電極）となる多結晶シリコン膜２４
を全面に形成し、ＰＯＣｌ₃を拡散源としてリンをドー
プし、導電性を持たせる。（４）次に、図５（ａ）に示すように、ホトリソ・エッ
チングを行い、続いてシリコン窒化膜１１をストッパに
して、ウェットエッチングにより、シリコン酸化膜〔図
４（ｃ）参照〕１２を除去した後、キャパシタ絶縁膜と
なる１００Å程度のシリコン窒化膜２５をＬＰＣＶＤ法
により形成する。

【００２４】（５）次いで、図５（ｂ）に示すように、
セルプレート電極となる多結晶シリコンを２０００Å形
成し、ＰＯＣｌ₃を拡散源としてリンをドープし、導電
性を持たせる。次に、ホトリソ・エッチングを行うこと
により、セルプレート電極となる多結晶シリコン膜２６
を形成する。（６）次いで、図５（ｃ）に示すように、全面にＢＰＳ
Ｇ膜２７をＣＶＤ法により、８０００Å形成し、９００
℃窒素雰囲気中でフロー処理を行う。そして、ホトリソ
・エッチングを行い、コンタクトを形成し、スパッタ法
により、７０００Åのアルミニウム膜２８を形成後、ホ
トリソ・エッチングを行う。

【００２５】次に、本発明の第３実施例について図を参
照しながら詳細に説明する。図６は本発明の第３実施例
を示す半導体記憶装置の製造工程断面図（その１）、図
７はその半導体記憶装置の製造工程断面図（その２）で
ある。（１）まず、図６（ａ）に示すように、Ｐ型シリコン基
板（１００）１上に、ＬＯＣＯＳ法によりフィールド酸
化膜２を選択的に成長させた後、ゲート酸化膜３′を１
００Å程度形成し、更に、全面にゲート電極形成のため
の多結晶シリコンを１５００Å程度形成する。導電性を
持たせるためにＰＯＣｌ₃を拡散源としてリンをドープ
する。次に、ゲートホトリソ及び異方性エッチングによ
りゲート電極３を形成する。次に、このゲート電極３を
マスクとしてヒ素⁷⁵Ａｓ⁺を４０Ｋｅｖ，５Ｅ１５ｉｏ
ｎ／ｃｍ²イオン注入することにより、ソース・ドレイ
ン４を形成した後、層間絶縁膜としてＣＶＤ法により、
シリコン酸化膜５を３０００Å，シリコン窒化膜１１を
２００Å，シリコン酸化膜１２を４０００Å程度、順次
形成する。

【００２６】（２）次に、図６（ｂ）に示すように、Ｌ
ＰＣＶＤ法によりシランＳｉＨ₄を用いて、アモルファ
ス状態から多結晶シリコンに変わる遷移温度、例えば５
７０℃で表面に凹凸を有する多結晶シリコン膜３１を５
００Å全面に形成する。（３）次いで、図６（ｃ）に示すように、酸素雰囲気
中、例えば９００℃ウェットで１０分の条件で酸化し、
多結晶シリコン膜３１表面にシリコン酸化膜３２を形成
する。

【００２７】（４）次いで、図７（ａ）に示すように、
シリコン酸化膜３２〔図６（ｃ）参照〕をＲＩＥにより
除去し、シリコン膜３１の表面部分３３が露出するよう
にする。（５）次に、図７（ｂ）に示すように、セルコンタクト
５−ａをホトリソ・エッチングにより開口する。次に、
ＬＰＣＶＤ法により、シラン（ＳｉＨ₄）を用いて、ス
トレージ電極となる多結晶シリコン膜３４を全面に形成
し、ＰＯＣｌ₃を拡散源としてリンをドープし、導電性
を持たせる。

【００２８】（６）続いて、図７（ｃ）に示すように、
ホトリソ・エッチングを行い、多結晶シリコン膜３４を
パターニングし、次いで、ＨＦ水溶液により、シリコン
酸化膜１２を除去する。この際、シリコン窒化膜１１が
下層のシリコン酸化膜５のＨＦ水溶液によるエッチング
を防止する。次に、ＬＰＣＶＤ法によりシリコン窒化膜
３５を１００Å程度形成し、キャパシタ絶縁膜とする。
次に、セルプレート電極となる多結晶シリコン膜３６を
形成し、ＰＯＣｌ₃を拡散源としてリンをドープし、導
電性を持たせる。

【００２９】次に、本発明の第４実施例について図を参
照しながら詳細に説明する。図８は本発明の第４実施例
を示す半導体記憶装置の製造工程断面図（その１）、図
９はその半導体記憶装置の製造工程断面図（その２）で
ある。（１）まず、図８（ａ）に示すように、Ｐ型シリコン基
板（１００）１上に、ＬＯＣＯＳ法によりフィールド酸
化膜２を選択的に成長させた後、ゲート酸化膜３′を１
００Å程度形成し、更に、全面にゲート電極形成のため
のポリシリコン３を１５００Å程度形成する。導電性を
持たせるためにＰＯＣｌ₃を拡散源としてリンをドープ
する。次に、ゲートホトリソ及び異方性エッチングによ
りゲート電極３を形成する。次に、このゲート電極３を
マスクとしてヒ素⁷⁵Ａｓ⁺を４０Ｋｅｖ，５Ｅ１５ｉｏ
ｎ／ｃｍ²イオン注入することにより、ソース・ドレイ
ン４を形成した後、層間絶縁膜としてＣＶＤ法により、
シリコン酸化膜５を３０００Å，シリコン窒化膜１１を
２００Å，シリコン酸化膜１２を４０００Å程度、順次
形成する。

【００３０】（２）次に、図８（ｂ）に示すように、Ｌ
ＰＣＶＤ法により、シランＳｉＨ₄を用いて、アモルフ
ァス状態から多結晶シリコンに変わる遷移温度、例えば
５７０℃で表面に凹凸を有するシリコン膜４１を５００
Å全面に形成する。（３）次に、図８（ｃ）に示すように、酸素雰囲気中、
例えば９００℃ウェットで６０分の条件で酸化し、シリ
コン膜４１を酸化しシリコン酸化膜４２を形成する。次
いで、セルコンタクト５−ａをホトリソ・エッチングに
より開口する。

【００３１】（４）次に、図９（ａ）に示すように、Ｌ
ＰＣＶＤ法によりシラン（ＳｉＨ₄）を用いて、ストレ
ージ電極となる多結晶シリコン膜４３を全面に形成し、
ＰＯＣｌ₃を拡散源としてリンをドープし、導電性を持
たせる。（５）次に、図９（ｂ）に示すように、ホトリソ・エッ
チングを行い、多結晶シリコン膜４３をパターニング
し、次に、ＨＦ水溶液により、シリコン酸化膜１２を除
去する。この際、シリコン窒化膜１１が下層のシリコン
酸化膜５のＨＦ水溶液によるエッチングを防止する。

【００３２】（６）次に、図９（ｃ）に示すように、Ｌ
ＰＣＶＤ法により、シリコン窒化膜４４を１００Å程度
形成し、キャパシタ絶縁膜とする。次に、セルプレート
電極となる多結晶シリコン膜４５を形成し、ＰＯＣｌ₃
を拡散源としてリンをドープし、導電性を持たせる。次に、本発明の第５実施例について図を参照しながら詳
細に説明する。

【００３３】図１０は本発明の第５実施例を示す半導体
記憶装置の要部製造工程断面図である。（１）この実施例においては、前記第４実施例の図８
（ａ）〜（ｃ）工程と同様の工程を施した後に、ストレ
ージ電極となる多結晶シリコン膜４３を全面に形成し、
図１０（ａ）に示すように、多結晶シリコン膜４３上
に、ＬＰＣＶＤ法によりシランＳｉＨ₄を用いて、アモ
ルファスから多結晶シリコンに変わる遷移温度、例えば
５７０℃で表面凹凸を有するシリコン膜５１を形成す
る。次いで、ＰＯＣｌ₃を拡散源としてリンをドープ
し、導電性をもたせる。

【００３４】（２）次に、図１０（ｂ）に示すように、
ホトリソ・エッチングを行い、多結晶シリコン膜４３，
５１をパターニングし、次に、ＨＦ水溶液により、シリ
コン酸化膜１２を除去する。この際、シリコン窒化膜１
１が下層のシリコン酸化膜５のＨＦ水溶液によるエッチ
ングを防止する。（３）次に、図１０（ｃ）に示すように、ＬＰＣＶＤ法
により、シリコン窒化膜５２を１００Å程度形成し、キ
ャパシタ絶縁膜とする。次に、セルプレート電極となる
多結晶シリコン膜５３を形成し、ＰＯＣｌ₃を拡散源と
してリンをドープし、導電性を持たせる。

【００３５】次に、本発明の第６実施例について図を参
照しながら詳細に説明する。図１１は本発明の第６実施
例を示す半導体記憶装置の要部製造工程断面図である。（１）この実施例においては、前記第４実施例の図８
（ａ）〜（ｃ）工程と同様の工程を施した後に、図１１
（ａ）に示すように、多結晶シリコン膜４３を形成す
る。

【００３６】（２）次に、図１１（ｂ）に示すように、
ホトリソ・エッチングを行い、多結晶シリコン膜４３を
パターニングする。（３）次に、シリコン酸化膜１１を除去しないで、多結
晶シリコン膜４３の表面にシリコン窒化膜６１を１００
Å程度形成し、キャパシタ絶縁膜とする。次に、セルプ
レート電極となる多結晶シリコン膜６２を形成し、ＰＯ
Ｃｌ₃を拡散源としてリンをドープし、導電性を持たせ
る。

【００３７】このように、通常のスタック型ストレージ
構造を形成することも可能である。次に、本発明の第７
実施例について図を参照しながら詳細に説明する。図１
２は本発明の第７実施例を示す半導体記憶装置の要部製
造工程断面図である。（１）この実施例においては、前記第４実施例の図８
（ａ）〜（ｃ）工程と同様の工程を施した後に、ストレ
ージ電極となる多結晶シリコン膜４３を全面に形成し、
図１２（ａ）に示すように、多結晶シリコン膜４３上に
更に、粗面のシリコン膜７１を形成し、次いで、ＰＯＣ
ｌ₃を拡散源としてリンをドープし、導電性を持たせ
る。

【００３８】（２）次に、図１２（ｂ）に示すように、
ホトリソ・エッチングを行い、多結晶シリコン膜４３及
び粗面のシリコン膜７１をパターニングする。（３）次に、シリコン酸化膜１２を除去しないで、粗面
のシリコン膜７１の表面にシリコン窒化膜７２を１００
Å程度形成し、キャパシタ絶縁膜とする。次に、セルプ
レート電極となる多結晶シリコン膜７３を形成し、ＰＯ
Ｃｌ₃を拡散源としてリンをドープし、導電性を持たせ
る。

【００３９】このように、通常のスタック型ストレージ
構造を形成することも可能である。第４，５，６，７実
施例は、ビットラインシールド型のセルに対し非常に有
効な手段であり、凹凸を有するシリコン酸化膜のウェッ
ト酸化は下地シリコン酸化膜のフローにもなる。次に、
本発明の第８実施例について図を参照しながら詳細に説
明する。

【００４０】図１３は本発明の第８実施例を示す半導体
記憶装置の要部製造工程断面図（その１）、図１４はそ
の半導体記憶装置の要部製造工程断面図（その２）であ
る。（１）まず、図１３（ａ）に示すように、Ｐ型シリコン
基板（１００）１上に、ＬＯＣＯＳ法によりフィールド
酸化膜２を選択的に成長させた後、ゲート酸化膜３′を
１００Å程度形成し、更に、全面にゲート電極形成のた
めのポリシリコン３を１５００Å程度形成する。導電性
を持たせるためにＰＯＣｌ₃を拡散源としてリンをドー
プする。次にゲートホトリソ及び異方性エッチングによ
りゲート電極３を形成する。次にこのゲート電極３をマ
スクとしてヒ素⁷⁵Ａｓ⁺を４０Ｋｅｖ，５Ｅ１５ｉｏｎ
／ｃｍ²イオン注入することにより、ソース・ドレイン
４を形成した後、層間絶縁膜としてＣＶＤ法により、シ
リコン酸化膜５を３０００Å，シリコン窒化膜１１を２
００Å形成する。

【００４１】（２）次に、図１３（ｂ）に示すように、
前記した実施例のように、シリコン酸化膜１２を形成す
ることなく、シリコン窒化膜１１上にＬＰＣＶＤ法によ
り、シランＳｉＨ₄を用いて、アモルファス状態から多
結晶シリコンに変わる遷移温度、例えば５７０℃で表面
に凹凸を有するシリコン膜８１を５００Å全面に形成す
る。

【００４２】（３）次に、図１３（ｃ）に示すように、
酸素雰囲気中、例えば９００℃ウェットで６０分の条件
で、シリコン膜８１を酸化し、シリコン酸化膜８２を形
成する。（４）次いで、図１４（ａ）に示すように、セルコンタ
クト５−ａをホトリソ・エッチングにより開口する。

【００４３】（５）次に、図１４（ｂ）に示すように、
ＬＰＣＶＤ法により、シラン（ＳｉＨ₄）を用いて、ス
トレージ電極となる多結晶シリコン膜８３を全面に形成
し、ＰＯＣｌ₃を拡散源としてリンをドープし、導電性
を持たせる。（６）続いて、図１４（ｃ）に示すように、ホトリソ・
エッチングを行い、多結晶シリコン膜８３をパターニン
グし、次いで、ＬＰＣＶＤ法によりシリコン窒化膜８４
を１００Å程度形成し、キャパシタ絶縁膜とする。次
に、セルプレート電極となる多結晶シリコン膜８５を形
成し、ＰＯＣｌ₃を拡散源としてリンをドープし、導電
性を持たせる。

【００４４】この実施例においては、特に、セルコンタ
クトのアスペクト比が小さいため、セルコンタクトを容
易に形成することができる。次に、本発明の第９実施例
について図を参照しながら詳細に説明する。図１５は本
発明の第９実施例を示す半導体記憶装置の要部製造工程
断面図である。

【００４５】（１）まず、図１４（ａ）と同様にして、
セルコンタクト５−ａをホトリソ・エッチングにより開
口して、図１５（ａ）に示す構造を得る。（２）次に、図１５（ｂ）に示すように、ＬＰＣＶＤ法
により、シラン（ＳｉＨ₄）を用いて、ストレージ電極
となる多結晶シリコン膜９１を全面に形成し、次に、多
結晶シリコン膜９１上に更に、粗面のシリコン膜９２を
形成し、ＰＯＣｌ₃を拡散源としてリンをドープし、導
電性を持たせる。

【００４６】（３）次に、図１５（ｃ）に示すように、
ＬＰＣＶＤ法によりシリコン窒化膜９３を１００Å程度
形成し、キャパシタ絶縁膜とする。次に、セルプレート
電極となる多結晶シリコン膜９４を形成し、ＰＯＣｌ₃
を拡散源としてリンをドープし、導電性を持たせる。この実施例においても、特に、セルコンタクトのアスペ
クト比が小さいため、セルコンタクトを容易に形成する
ことができる。

【００４７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。

【００４８】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ストレージ電極の全面及び又はフィンの下側に
凹凸を有するようにストレージ電極を形成するため、ス
トレージ電極の面積を大幅に拡大することができ、セル
容量（Ｃｓ）の増加を図ることができる。

【００４９】また、ソフトエラーやホールドタイム不良
等に強いメモリを形成することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す半導体記憶装置の製
造工程断面図（その１）である。

【図２】本発明の第１実施例を示す半導体記憶装置の製
造工程断面図（その２）である。

【図３】従来のスタックト（積層）型メモリセルの製造
工程断面図である。

【図４】本発明の第２実施例を示す半導体記憶装置の製
造工程断面図（その１）である。

【図５】本発明の第２実施例を示す半導体記憶装置の製
造工程断面図（その２）である。

【図６】本発明の第３実施例を示す半導体記憶装置の製
造工程断面図（その１）である。

【図７】本発明の第３実施例を示す半導体記憶装置の製
造工程断面図（その２）である。

【図８】本発明の第４実施例を示す半導体記憶装置の製
造工程断面図（その１）である。

【図９】本発明の第４実施例を示す半導体記憶装置の製
造工程断面図（その２）である。

【図１０】本発明の第５実施例を示す半導体記憶装置の
要部製造工程断面図である。

【図１１】本発明の第６実施例を示す半導体記憶装置の
要部製造工程断面図である。

【図１２】本発明の第７実施例を示す半導体記憶装置の
要部製造工程断面図である。

【図１３】本発明の第８実施例を示す半導体記憶装置の
要部製造工程断面図（その１）である。

【図１４】本発明の第８実施例を示す半導体記憶装置の
要部製造工程断面図（その２）である。

【図１５】本発明の第９実施例を示す半導体記憶装置の
要部製造工程断面図である。

【符号の説明】

１Ｐ型シリコン基板（１００）２フィールド酸化膜３ゲート電極３′ ゲート酸化膜４ソース・ドレイン５，１２，３２，４２，８２シリコン酸化膜５−ａセルコンタクト１１，１５，２５，３５，４４，５２，６１，７２，８
４，９３シリコン窒化膜１３，３１，４１，５１，７１，８１，９２凹凸を
有する多結晶シリコン膜１４，２３，２４，３４，４３，８３，９１多結晶
シリコン膜（ストレージ電極）１６，２６，３６，４５，５３，６２，７３，８５，９
４多結晶シリコン膜（セルプレート電極）１７，２７ＢＰＳＧ膜１８，２８アルミニウム膜２１セルコンタクトサイドウォール

Claims

【特許請求の範囲】

【請求項１】単位セルが１個のＭＯＳＦＥＴと１個の
キャパシタからなる半導体記憶装置の製造方法におい
て、（ａ）拡散層上の層間絶縁膜として形成した酸化膜上及
び該酸化膜に開孔されたコンタクトホール内に上に表面
が凹凸のシリコン膜を形成する工程と、（ｂ）異方性エッチングにより前記酸化膜上に凹凸を転
写する工程と、（ｃ）次いで第２のシリコン膜を形成し、凹凸を両面に
持つストレージ電極を形成する工程と、（ｄ）該ストレージ電極直下層の前記酸化膜を除去し、
フィン状のストレージ電極を形成する工程と、（ｅ）該フィン状のストレージ電極の全面にキャパシタ
絶縁膜を形成する工程と、（ｆ）該キャパシタ絶縁膜を取り囲むセルプレート電極
を形成する工程とを施すことを特徴とする半導体記憶装
置の製造方法。
【請求項２】単位セルが１個のＭＯＳＦＥＴと１個の
キャパシタからなる半導体記憶装置の製造方法におい
て、（ａ）拡散層上の層間絶縁膜として形成した酸化膜にコ
ンタクトホールを形成する工程と、（ｂ）該コンタクトホール内にシリコン膜のサイドウォ
ールを形成する工程と、（ｃ）表面が凹凸の多結晶シリコン膜を形成する工程
と、（ｄ）等方性エッチングにより、前記層間絶縁膜として
形成した酸化膜に凹凸を転写し、続けて多結晶シリコン
膜を形成し凹凸を転写する工程と、（ｅ）次いで第２の多結晶シリコン膜を形成し、凹凸を
両面に持つストレージ電極を形成する工程と、（ｆ）該ストレージ電極直下層の前記酸化膜を除去し、
フィン状のストレージ電極を形成する工程と、（ｇ）該フィン状のストレージ電極の全面にキャパシタ
絶縁膜を形成する工程と、（ｈ）該キャパシタ絶縁膜を取り囲むセルプレート電極
を形成する工程とを施すことを特徴とする半導体記憶装
置の製造方法。
【請求項３】単位セルが１個のＭＯＳＦＥＴと１個の
キャパシタからなる半導体記憶装置の製造方法におい
て、（ａ）拡散層上の層間絶縁膜として形成した第１のシリ
コン酸化膜上にシリコン窒化膜を形成する工程と、（ｂ）該シリコン窒化膜上に第２のシリコン酸化膜を形
成する工程と、（ｃ）該第２のシリコン酸化膜上に表面が凹凸の第１の
多結晶シリコン膜を形成する工程と、（ｄ）該第１の多結晶シリコン膜表面を熱酸化し、第３
のシリコン酸化膜を形成する工程と、（ｅ）該第３のシリコン酸化膜を前記第１の多結晶シリ
コン膜表面が露出するまで除去する工程と、（ｆ）前記拡散層上にコンタクトホールを開口する工程
と、（ｇ）次いで、第２の多結晶シリコン膜を形成する工程
と、（ｈ）前記第２のシリコン酸化膜を除去し、第２の多結
晶シリコン膜からなるフィン状のストレージ電極を形成
する工程と、（ｉ）該ストレージ電極の全面にキャパシタ絶縁膜を形
成する工程と、（ｊ）該キャパシタ絶縁膜を取り囲むセルプレート電極
を形成する工程とを施すことを特徴とする半導体記憶装
置の製造方法。
【請求項４】単位セルが１個のＭＯＳＦＥＴと１個の
キャパシタからなる半導体記憶装置の製造方法におい
て、（ａ）拡散層上の層間絶縁膜として形成した第１のシリ
コン酸化膜上にシリコン窒化膜を形成する工程と、（ｂ）該シリコン窒化膜上に第２のシリコン酸化膜を形
成する工程と、（ｃ）該第２のシリコン酸化膜上に表面が凹凸の第１の
多結晶シリコン膜を形成する工程と、（ｄ）該第１の多結晶シリコン膜表面を熱酸化し、第３
のシリコン酸化膜を形成する工程と、（ｅ）前記拡散層上にコンタクトホールを開口する工程
と、（ｆ）次いで、第２の多結晶シリコン膜を形成する工程
と、（ｇ）前記第２及び第３のシリコン酸化膜を除去し、第
２の多結晶シリコン膜からなるフィン状のストレージ電
極を形成する工程と、（ｈ）該ストレージ電極の全面にキャパシタ絶縁膜を形
成する工程と、（ｋ）該キャパシタ絶縁膜を取り囲むセルプレート電極
を形成する工程とを施すことを特徴とする半導体記憶装
置の製造方法。
【請求項５】前記（ｆ）工程における第２の多結晶シ
リコン膜上に更に凹凸を有する多結晶シリコン膜を形成
する工程を施すことを特徴とする請求項４記載の半導体
記憶装置の製造方法。
【請求項６】単位セルが１個のＭＯＳＦＥＴと１個の
キャパシタからなる半導体記憶装置の製造方法におい
て、（ａ）拡散層上の層間絶縁膜として形成した酸化膜上及
び該酸化膜に開孔されたコンタクトホール内に上に表面
が凹凸の多結晶シリコン膜を形成する工程と、（ｂ）異方性エッチングにより前記酸化膜上に凹凸を転
写する工程と、（ｃ）次いで第２の多結晶シリコン膜を形成し、凹凸を
表面に持つストレージ電極を形成する工程と、（ｄ）該ストレージ電極の表面にキャパシタ絶縁膜を形
成する工程と、（ｆ）該キャパシタ絶縁膜上にセルプレート電極を形成
する工程とを施すことを特徴とする半導体記憶装置の製
造方法。
【請求項７】前記（ｃ）工程における第２のシリコン
膜上に更に凹凸を有するシリコン膜を形成する工程を施
すことを特徴とする請求項６記載の半導体記憶装置の製
造方法。
【請求項８】単位セルが１個のＭＯＳＦＥＴと１個の
キャパシタからなる半導体記憶装置の製造方法におい
て、（ａ）拡散層上の層間絶縁膜として形成した第１のシリ
コン酸化膜上にシリコン窒化膜を形成する工程と、（ｂ）該シリコン窒化膜上に表面が凹凸の第１の多結晶
シリコン膜を形成する工程と、（ｃ）該第１の多結晶シリコン膜を熱酸化し、凹凸のシ
リコン酸化膜を形成する工程と、（ｄ）前記拡散層上にコンタクトホールを開口する工程
と、（ｅ）次いで第２の多結晶シリコン膜を形成する工程
と、（ｆ）該第２の多結晶シリコン膜表面にキャパシタ絶縁
膜を形成する工程と、（ｇ）該キャパシタ絶縁膜上にセルプレート電極を形成
する工程とを施すことを特徴とする半導体記憶装置の製
造方法。
【請求項９】前記（ｅ）工程における第２の多結晶シ
リコン膜上に更に凹凸を有するシリコン膜を形成する工
程を施すことを特徴とする請求項８記載の半導体記憶装
置の製造方法。