FR2770930A1

FR2770930A1 - Procede pour produire une structure de stockage de charge ayant une capacite accrue

Info

Publication number: FR2770930A1
Application number: FR9714035A
Authority: FR
Inventors: Tri Rung Yew; Water Lur; Shih Wei Sun
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1997-09-22
Filing date: 1997-11-07
Publication date: 1999-05-14
Anticipated expiration: 2017-11-07
Also published as: GB9722664D0; GB2330691B; GB2330691A; FR2770930B1; US5869368A; NL1007477C2; DE19750965A1

Abstract

Dans un procédé pour former un condensateur de stockage de charge à capacité accrue, on dépose successivement une couche de silicium polycristallin (36), une couche d'oxyde et une couche clairsemée (40) de silicium polycristallin à grains hémisphériques ayant des grains d'environ 100 nm de diamètre, séparés en moyenne d'environ 100 nm. On attaque la couche d'oxyde en utilisant à titre de masque les grains clairsemés de silicium polycristallin, pour former des colonnes (42) dans la couche d'oxyde. On dépose ensuite successivement sur cette structure une seconde couche de silicium polycristallin (44), un diélectrique de condensateur (46) et une électrode supérieure de condensateur (50).

Description

PROCEDE POUR PRODUIRE UNE STRUCTURE
DE STOCKAGE DE CHARGE AYANT UNE CAPACITE ACCRUE
La présente invention concerne la formation de condensateurs pour des mémoires à circuits intégrés, et elle concerne en particulier des procédés de formation de structures à capacité élevée dans un environnement de fabrication en grande quantité.

Dans des mémoires vives dynamiques (ou DRAM), de l'information est enregistrée de façon caractéristique en chargeant ou en déchargeant sélectivement chaque condensateur d'un réseau de condensateurs qui est formé sur la surface d'un substrat semiconducteur. Le plus souvent, un seul élément d'information binaire est enregistré dans chaque condensateur en associant un état de condensateur déchargé à un "zéro" logique et un état de condensateur chargé à un "un" logique. L'aire de surface des électrodes des condensateurs de mémoire détermine la quantité de charge qui peut être stockée dans chacun des condensateurs pour une tension de fonctionnement donnée, pour l'écartement entre électrodes que l'on peut fabriquer de façon fiable, et pour la constante diélectrique du diélectrique de condensateur qui est utilisé entre les électrodes du condensateur de stockage de charge. On effectue des opérations de lecture et d'écriture dans la mémoire en connectant sélectivement le condensateur de stockage de charge à un conducteur de bit pour transférer une charge vers le condensateur de stockage de charge, ou à partir de celui-ci. La connexion sélective du condensateur de stockage de charge au conducteur de bit est accomplie de façon caractéristique en utilisant un transistor à effet de champ (ou FET) de transfert. Le contact de conducteur de bit est établi de façon caractéristique avec l'une des électrodes de source/drain du FET de transfert, et le condensateur de stockage de charge est formé de façon caractéristique de manière à être en contact avec l'autre électrode parmi les électrodes de source/drain du
FET de transfert. Des signaux de conducteur de mot sont appliqués à la grille du FET pour connecter une électrode du condensateur de stockage de charge au contact de conducteur de bit, par l'intermédiaire du FET de transfert, de façon à faciliter le transfert de charge entre le condensateur de stockage de charge et le conducteur de bit.

II y a une tendance continue à l'augmentation de la densité d'enregistrement de mémoires à circuits intégrés, pour procurer des niveaux accrus de stockage de données sur une seule puce. Des mémoires à densité plus élevée procurent une capacité d'enregistrement qui correspond de façon générale à un plus faible encombrement et qui est souvent moins coûteuse, par bit, qu'une capacité d'enregistrement équivalente fournie sur plusieurs puces. De façon générale, il a été possible de fournir ces niveaux d'enregistrement accrus avec des niveaux de performances équivalents ou améliorés en comparaison avec les puces de mémoire antérieures, à plus faible densité. D'un point de vue historique, la densité de dispositifs à circuits intégrés a été augmentée en partie en diminuant la taille de structures telles que des conducteurs d'interconnexion et des grilles de transistors, et en partie en diminuant la séparation entre les structures qui composent le dispositif à circuit intégré. La réduction de la taille de structures de circuit constitue ce que l'on appelle de façon générale la réduction des "règles de conception" utilisées pour la fabrication du dispositif à circuit intégré.

Le fait d'appliquer des règles de conception réduites à une mémoire DRAM réduit l'aire de surface de substrat qui peut être consacrée au condensateur de stockage de charge de la mémoire DRAM. Par conséquent, le fait d'appliquer des règles de conception réduites à des structures de condensateurs plans classiques réduit la quantité de charge (c'est-à-dire la capacité) que l'on peut stocker sur le condensateur de stockage de charge. Le fait de réduire la quantité de charge sur le condensateur conduit à divers problèmes, comprenant la perte potentielle de données du fait d'une plus grande sensibilité à des mécanismes de décroissance et à la fuite de charge. Du fait de cette plus grande sensibilité à la perte de charge, la mémoire DRAM peut exiger des cycles de régénération plus fréquents, ce qui est indésirable, du fait que la mé moire peut être indisponible pour des transactions d'enregistrement et de lecture de données pendant des activités de régénération. De plus, des niveaux réduits de stockage de charge pourraient exiger des techniques de lecture de données plus perfectionnées, ou des amplificateurs de détection de charge plus sensibles. Par conséquent, des mémoires DRAM modernes exigent des niveaux de capacité accrus dans des cellules de mémoire DRAM ayant une aire de substrat réduite. Dans ce but, on a proposé une variété de structures de condensateurs très complexes, ayant des surfaces de stockage de charge tridimensionnelles. De façon générale, ces structures de condensateurs complexes sont difficiles à fabriquer. Ceci est particulièrement vrai lorsqu'on tient compte des exigences de formation de telles structures de condensateurs dans un environnement de fabrication à débit élevé, d'une manière compatible avec des rendements de fabrication élevés.

Une stratégie qui a été adoptée pour tenter d'améliorer la capacité de cellules de mémoire DRAM a consisté à incorporer du silicium polycristallin à grains hémisphériques à l'intérieur du condensateur de stockage de charge. La plupart des structures de condensateur de mémoire DRAM actuelles incorporent du silicium polycristallin classique dans les deux électrodes du condensateur. Bien que l'on puisse donner des formes très complexes au silicium polycristallin classique, sa surface est fondamentalement lisse. Le silicium polycristallin à grains hémisphériques (ou silicium HSG) est une forme particulière de silicium polycristallin qui a une surface rugueuse lorsqu'il est déposé dans des conditions soigneusement définies, et qui peut être incorporé sur la surface de l'électrode de condensateur pour augmenter l'aire de surface de l'électrode. En formant une couche de silicium polycristallin à grains hémisphériques sur une électrode de condensateur, on peut augmenter d'un facteur d'environ 1,8 fois la capacité d'un condensateur de stockage de charge de mémoire DRAM donné.

D'autre part, il y a des inconvénients à l'utilisation de silicium
HSG dans des condensateurs de mémoire DRAM. Le silicium HSG peut avoir des propriétés de surface non prévisibles qui peuvent réduire la capacité ou réduire la stabilité du condensateur. De plus, il est difficile de doper de façon appropriée le silicium HSG pendant le dépôt. Ainsi, en plus de la maîtrise précise qui est exigée dans le processus de dépôt, il est de façon caractéristique nécessaire d'inclure une étape de dopage séparée pour garantir que la couche de silicium HSG ait un niveau de conductivité approprié pour l'utilisation sur la surface de l'électrode de condensateur. La difficulté de traitement qui est associée à l'utilisation du silicium HSG sur la surface d'une électrode de condensateur en silicium polycristallin limite son applicabilité à des processus de fabrication en grande quantité. Dans de nombreux cas, le gain de capacité qui est obtenu par l'utilisation de silicium HSG dans un condensateur ne justifie pas le coût supplémentaire et les rendements de fabrication réduits qui sont associés à son utilisation.

Un but de la présente invention est de procurer des niveaux accrus de capacité de stockage de charge pour un condensateur de circuit intégré, du type que l'on pourrait utiliser dans une mémoire. Un but supplémentaire de la présente invention est de procurer une capacité accrue, d'une manière se prêtant très bien à la fabrication.

Selon un aspect, la présente invention donne une capacité accrue à une structure de stockage de charge dans un circuit intégré qui comporte un circuit d'accès pour commander l'accès à la structure de stockage de charge par l'intermédiaire d'un contact d'électrode. On forme une première couche conductrice sur le substrat et on forme une couche de matériau diélectrique sur la première couche conductrice. On forme sur la surface de la couche de matériau diélectrique une couche consistant en grains de silicium polycristallin, de façon à laisser des parties découvertes de la surface de la couche de matériau diélectrique entre les grains du silicium polycristallin. On enlève sélectivement des parties à nu de la couche de matériau diélectrique, pour former des colonnes espacées de matériau diélectrique, s'étendant au-dessus de la première couche conductrice. On forme une seconde couche conductrice sur les colonnes de matériau diélectrique. On forme une couche diélectrique de condensateur sur la seconde couche conductrice. On forme ensuite une troisième couche conductrice sur la couche diélectrique de condensateur.

Un autre aspect de la présente invention donne une capacité accrue à un condensateur de stockage de charge qui est connecté à un transistor à effet de champ ayant une région de source/drain formée sur un substrat. On forme une première couche diélectrique sur le transistor à effet de champ et on forme une traversée de prise de contact de façon à mettre à nu la région de source/drain. On forme sur la première couche diélectrique une première couche de silicium polycristallin qui est connectée électriquement à la région de source/drain. On forme une seconde couche diélectrique sur la première couche de silicium polycristallin et on forme une couche de silicium polycristallin à grains hémisphériques sur la seconde couche diélectrique. Des parties de la seconde couche diélectrique sont à nu entre des grains de la couche de silicium polycristallin à grains hémisphériques. Une attaque anisotrope enlève la seconde couche diélectrique pour mettre à nu une partie de la première couche de silicium polycristallin, selon un motif qui est défini par les grains de la couche de silicium polycristallin à grains hémisphériques. Des structures formées par attaque à partir de la seconde couche diélectrique s'étendent audessus de la première couche de silicium polycristallin. On dépose une seconde couche de silicium polycristallin sur le motif à nu de la première couche de silicium polycristallin et sur les structures formées par attaque à partir de la seconde couche diélectrique. On forme une troisième couche diélectrique sur la seconde couche de silicium polycristallin et on forme une troisième couche de silicium polycristallin sur la troisième couche diélectrique.

D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels
Les figures 1 à 7 illustrent des étapes dans la fabrication d'une mémoire DRAM conformément à des aspects préférés de la présente invention.

La figure 8 illustre une autre configuration de mémoire DRAM qui est formée conformément à la présente invention.

Des modes de réalisation préférés de la présente invention procurent un condensateur de mémoire DRAM à capacité élevée, utilisant des procédés compatibles avec la fabrication en grande quantité. Conformément à un mode de réalisation particulièrement préféré de la présente invention, on forme un transistor à effet de champ de transfert pour la cellule de mémoire DRAM dans et sur un substrat, en compagnie des conducteurs d'interconnexion et d'autres parties du circuit d'accès pour la cellule de mémoire DRAM. On forme l'électrode inférieure du condensateur de stockage de charge en un processus à plusieurs étapes. On dépose une première couche de silicium polycristallin en contact avec l'une des régions de source/drain du FET de transfert, et on dépose ensuite une couche d'oxyde de silicium sur la première couche de silicium polycristallin. On forme du silicium polycristallin à grains hémisphériques (ou silicium HSG) sur la surface de la couche d'oxyde de silicium, de façon que les grains soient répartis de manière relativement clairsemée sur la surface. On utilise les grains de silicium HSG à titre de masque pour attaquer sélectivement la couche d'oxyde, en s'arrentant de préférence sur la première couche de silicium polycristallin, la première couche remplissant la fonction d'une couche d'arrêt d'attaque pour le processus d'attaque. On dépose une seconde couche de silicium polycristallin sur les grains de silicium HSG, sur les parties restantes, en forme de colonne, de la couche d'oxyde, et en contact avec la première couche de silicium polycristallin, pour former une surface pour l'électrode de condensateur inférieure. On rend conductrice la seconde couche de silicium polycristallin, de préférence par dopage sur place pendant le dépôt. On forme une couche diélectrique de condensateur et une électrode de condensateur supérieure pour achever le condensateur de mémoire DRAM.

Le fait de fabriquer de cette manière une mémoire DRAM procure un dispositif qui a un niveau de capacité élevé, en utilisant un processus relativement simple. Des éléments qui ont une taille plus petite que la limite de résolution de photolithographie sont formés sur le condensateur de mémoire DRAM, du fait que les parties de l'électrode inférieure qui s'étendent verticalement sont formées dans un processus d'attaque qui utilise un masque constitué par des grains de silicium polycristallin à grains hémisphériques. La couche de silicium polycristallin à grains hémisphériques a des tailles de grains de l'ordre de 50 à 100 nanomètres, et des grains individuels sont de préférence mutuellement espacés d'une distance de l'ordre de 50 à 100 nanomètres. L'électrode de condensateur inférieure qui est formée autour des structures isolantes définies en utilisant le masque, a des structures avec des dimensions latérales très inférieures à la limite de résolution de lithographie qui est disponible à l'heure actuelle dans des machines de photorépétition qui sont commercialisées. De plus, bien que ce procédé soit mis en oeuvre aisément pour des condensateurs basés sur des électrodes en silicium polycristallin, le procédé peut également être mis en oeuvre en utilisant une variété d'autres conducteurs dans le condensateur. On va maintenant présenter un examen plus approfondi de ces aspects et d'autres aspects préférés de la présente invention, en se référant de façon spécifique aux figures 1 à 7.

La fabrication d'une mémoire vive dynamique (DRAM) conformément à des modes de réalisation préférés de la présente invention commence sur un substrat en silicium de type P 10. La figure 1 montre un substrat 10 sur la surface duquel sont formées des structures d'isolation de dispositifs 12, et comportant une couche d'oxyde de grille 14 qui recouvre les régions de dispositifs actifs du substrat. Le dispositif qui est représenté sur la figure 1 comporte des régions d'oxyde de champ qui sont formées par la technique d'oxydation locale de silicium (ou LOCOS), pour les structures d'isolation de dispositifs 12. On pourrait former à la place d'autres types de régions d'isolation de dispositifs, comprenant par exemple des régions d'isolation par tranchées de faible profondeur remplies d'oxyde formé par dépôt chimique en phase vapeur (ou CVD). Des transistors à effet de champ (FET) de transfert sont formés de la manière classique sur la région de dispositif actif. De façon caractéristique, on dépose sur le substrat une couche de silicium polycristallin et on forme un motif dans cette couche pour définir des électrodes de grille 16 et des conducteurs d'interconnexion 18 en silicium polycristallin. On peut doper le silicium polycristallin, soit conjointement au dépôt, soit par implantation ionique de la couche de silicium polycristallin déposée de façon uniforme avant la définition d'un motif, ou à un certain point ultérieur dans le traitement. On forme des régions de source/drain de type N, 20, 22, dans le substrat 10, de part et d'autre de l'électrode de grille 16. Dans certains modes de réalisation, il peut être préférable de former une structure à drain faiblement dopé (ou LDD) pour chacune des régions de source/drain 20, 22 qui sont illustrées sur la figure 1. Cependant, à l'heure actuelle, il est plus souhaitable de former une région de type N dopée uniformément pour chacune des régions de source/drain 20, 22.

II est de façon caractéristique préférable de former des couches diélectriques de protection autour de l'électrode de grille 16 et du conducteur d'interconnexion 18, pour protéger ces conducteurs pendant un traitement ultérieur, et pour réduire la possibilité de formation de contacts non désirés avec les conducteurs 16, 18. Par conséquent, il est caractéristique de former des couches d'oxyde 24, 26 respectivement sur l'électrode de grille 16 et le conducteur d'interconnexion 18. Ces couches d'oxyde sont formées de façon caractéristique sur la couche de silicium polycristallin déposée uniformément, avant les étapes de définition de motif qui sont utilisées pour définir l'électrode de grille 16 et le conducteur d'interconnexion 18. Selon une variante, on pourrait former du nitrure ou de l'oxynitrure de silicium, à titre de couche diélectrique de protection et de recouvrement sur l'électrode de grille. II est également souhaitable de former des couches diélectriques de protection sur les côtés de l'électrode de grille 16 et du conducteur d'interconnexion 18. Dans certains cas, on forme des structures d'espacement en oxyde, 28, sur les côtés de l'électrode de grille 16 et du conducteur d'interconnexion 18, dans le processus de formation d'une structure à drain faiblement dopé (LDD) pour les régions de source/drain du transistor à effet de champ de transfert. Dans les modes de réalisation dans lesquels une structure LDD est formée pour les régions de source/drain, les structures d'espacement en oxyde sont de façon caractéristique laissées en place pendant un traitement qui est effectué par la suite. Dans les modes de réalisation actuellement préférés de la présente invention dans lesquels un dopage constant est formé au moins initialement dans les régions de source/drain 20, 22, les structures d'espacement en oxyde 28 sont de préférence formées le long de l'électrode de grille 16 et du conducteur d'interconnexion 18 pour protéger ces conducteurs et pour empêcher des courts-circuits ultérieurement au cours du traitement. On peut former les structures d'espacement en oxyde 28 en formant une couche d'oxyde uniforme par dépôt chimique en phase vapeur (CVD), jusqu'à une épaisseur approximativement égale à la largeur désirée pour les structures d'espacement en oxyde 28. On peut utiliser un processus d'attaque anisotrope de réduction d'épaisseur, employant par exemple un agent d'attaque obtenu à partir d'une source de plasma contenant du CF4 ou une autre substance contenant du fluor, pour former les structures d'espacement en oxyde 28 qui sont représentées.

Après que le FET de transfert et les conducteurs d'interconnexion ont été définis, on dépose une couche d'oxyde 30 sur la structure de la figure 1. On dépose de façon caractéristique la couche d'oxyde jus qu'a une épaisseur de 100 à 200 nm, par un procédé de dépôt chimique en phase vapeur (CVD). La couche d'oxyde 30 qui est représentée sur la figure 2 a pour fonction de protéger le circuit formé sur le FET, comprenant les régions de sourceidrain 20, 22, de façon à éviter des contacts accidentels et non désirés pendant toutes les étapes de traitement suivantes. Le processus de formation de condensateur commence par la définition d'une traversée de prise de contact qui met à nu la région de source/drain 22 du FET de transfert, de façon que l'électrode de condensateur inférieure puisse être formée en contact avec la région de source/drain 22. Dans ce but, un masque de résine photosensible 32 est défini par photolithographie classique sur la couche d'oxyde 30, de façon à avoir une ouverture 34 au-dessus de la région de source/drain 22 qui est sélectionnée. On effectue une opération d'attaque à travers l'ouverture 34 pour former une traversée à travers la couche d'oxyde 30, en utilisant par exemple une attaque par plasma avec une réaction chimique d'attaque faisant intervenir du fluor. II est préférable que cette étape d'attaque s'arrête sur le substrat mais dégage néanmoins la région de source/drain 22, de façon que l'électrode de condensateur inférieure puisse être formée partiellement sur la région de source/drain 22. On élimine le masque de résine photosensible 32, de préférence par incinération, en laissant derrière les parties non attaquées de la couche d'oxyde 30. Les parois latérales 34 de la couche d'oxyde 30 qui font face à la traversée de contact procurent un relief et une structure supplémentaire pour l'électrode de condensateur inférieure devant être formée en contact avec la région de source/drain 22. Ensuite, on dépose une couche de silicium polycristallin 36, par dépôt chimique en phase vapeur à basse pression (ou LPCVD), jusqu'à une épaisseur d'environ 150 à 250 nm, comme représenté sur la figure 3. Cette couche de silicium polycristallin 36 peut être dopée avec le type N conjointement au dépôt, ou par une étape ultérieure d'implantation ionique et de recuit, comme il est connu dans la technique. II est possible d'utiliser d'autres conducteurs pour la base sur laquelle l'électrode de condensateur inférieure est formée, à condition que le matériau puisse être utilisé à titre d'agent d'arrêt d'attaque pour des étapes d'attaque ultérieures.

Ensuite, on dépose une couche d'oxyde 38 (figure 4) par une opération de CVD uniforme sur la couche de silicium polycristallin 36, jusqu'à une épaisseur d'environ 200 à 300 nm. On formera avec la couche d'oxyde 38 des structures s'étendant au-dessus de la base sur laquelle l'électrode de condensateur inférieure est formée. II n'est pas nécessaire que ces structures consistent en oxyde ou en un matériau isolant. A la place, le matériau qui est utilisé pour la couche 38 est choisi de façon à être suffisamment différent de la couche 36 et du silicium polycristallin à grains hémisphériques, pour permettre au silicium polycristallin à grains hémisphiériques de remplir la fonction d'un masque pour l'attaque de la couche 38, en utilisant la couche 36 à titre d'élément d'arrêt d'attaque. L'oxyde de silicium et d'autres matériaux isolants sont particulièrement préférés pour la couche 38, du fait que l'on dispose aisément d'agents d'attaque qui attaquent sélectivement l'oxyde et d'autres isolants, lorsqu'on utilise du silicium polycristallin à titre de masque et à titre d'élément d'arret d'attaque.

On forme sur la couche d'oxyde 38 un masque 40 en silicium polycristallin à grains hémisphériques (silicium HSG) qui sera utilisé à titre de masque pour attaquer la couche d'oxyde 38, de façon à former des structures s'étendant verticalement à partir de la surface de la couche de silicium polycristallin 36. La couche de silicium HSG 40 peut être formée par n'importe lequel des procédés bien connus, et elle peut consister en une couche de silicium HSG formée par dépôt chimique en phase vapeur à basse pression à partir d'un gaz de source consistant en silane, sur un substrat maintenu à une température comprise entre 555"C et 595"C. La structure résultante comprend une surface irrégulière de grains de silicium HSG qui est due à la nature en grande partie aléatoire de la nucléation de la croissance de silicium HSG. La couche de silicium
HSG aura le plus préférablement une répartition clairsemée de grains sur la couche de la couche d'oxyde 38. Par exemple, la couche de silicium
HSG 40 peut comprendre des grains dont la taille varie de 50 à 100 nanomètres de diamètre et qui sont mutuellement espacés en moyenne d'environ 50 à 150 nanomètres. II est de façon caractéristique inutile de doper la couche de silicium HSG 40 pour les grains qui sont destinés à être utilisés dans un masque d'attaque. On utilise ensuite la couche de silicium HSG 40 à titre de masque pour attaquer la couche d'oxyde 38. Le processus d'attaque peut consister par exemple en une attaque par plasma utilisant un agent d'attaque qui est obtenu à partir d'un gaz de source consistant en CHF3 ou en SF6. La structure attaquée est représentée sur la figure 6 et elle comprend des parties 42 s'étendant verticalement, qui sont définies à partir de la couche d'oxyde 38 dans le processus d'attaque.

Dans les modes de réalisation préférés de la présente invention qui utilisent un oxyde ou un autre isolant pour former les structures 42 qui s'étendent verticalement à partir de la surface de la couche de silicium polycristallin 36 préférée, jusqu'aux grains 40 du masque de silicium
HSG, il est nécessaire de former une surface conductrice sur les structures 42 et, pour la plupart des modes de réalisation, sur les grains non dopés de silicium HSG. Ceci est accompli très aisément par dépôt chimique en phase vapeur à basse pression d'une couche mince de silicium polycristallin, de préférence dopée avec le type N conjointement au dépôt, ou par une étape de diffusion ultérieure. Cette couche mince de silicium polycristallin est désignée par la référence 44 sur la figure 7, et elle est déposée d'une manière pratiquement conforme. La couche mince de silicium polycristallin 44 est de préférence suffisamment épaisse pour recouvrir de façon fiable la topographie que présentent la couche de silicium polycristallin 36, les structures verticales 42 et les grains du masque de silicium HSG 40, et pour procurer un conducteur de bonne qualité à la surface de l'électrode de condensateur inférieure. D'autre part, la couche de silicium polycristallin est maintenue mince de façon que cette couche 44 n'aplanisse pas trop la topographie de l'électrode inférieure, et de façon que la couche 44 ne remplisse pas les espaces entre des structures verticales 42. Dans ce but, il est préférable de déposer la couche 44 avec une épaisseur d'environ 10 à 40 nm.

Après avoir déposé la couche mince de silicium polycristallin 44 sur la surface de l'électrode de condensateur inférieure, on définit l'étendue latérale de l'électrode inférieure en formant un masque de résine photosensible sur la couche de silicium polycristallin 44, et en attaquant la couche mince de silicium polycristallin 44 et en attaquant l'armature inférieure 36, en utilisant par exemple une attaque par plasma employant un agent d'attaque obtenu à partir de gaz de source consistant en HCI et
HBr. On forme ensuite une couche diélectrique de condensateur 46 sur la surface de la couche mince de silicium polycristallin 44 et sur les bords de l'armature inférieure 36, comme représenté sur la figure 7. On connaît divers diélectriques de condensateur et ils comprennent par exemple le diélectrique multicouche oxyde/nitrure/oxyde que l'on appelle de façon caractéristique "ONO". On peut former une telle structure en laissant croître une couche d'oxyde natif sur la surface de silicium polycristallin rugueuse, en déposant une couche mince de nitrure de silicium, par dépôt chimique en phase vapeur, et en oxydant ensuite une partie mince de la surface du nitrure, dans un traitement d'oxydation thermique, pour achever le diélectrique de condensateur ONO 46. Il est plus préférable d'enlever la couche d'oxyde la plus basse de la structure ONO pour former un diélectrique de condensateur "NO". II est encore plus préférable d'utiliser un matériau à constante diélectrique plus élevée, tel que Ta205, ou l'un des diélectriques du type pérovskite, comme le titanate de baryum-strontium. Ensuite, on forme une électrode de condensateur supérieure 50 sur l'électrode de condensateur inférieure, en déposant uniformément du silicium polycristallin, par dépôt chimique en phase vapeur à basse pression, avec de préférence un dopage conjointement au dépôt ou par implantation ionique et recuit. On définit un motif dans l'électrode de condensateur supérieure 50 et on effectue un traitement ultérieur pour achever le dispositif de mémoire DRAM.

La figure 8 montre un autre mode de réalisation d'une cellule de mémoire DRAM conforme à des modes de réalisation préférés de la présente invention La structure de la figure 8 diffère de la structure de la figure 7 essentiellement par l'utilisation d'un diélectrique inter-couche aplani, 60, dans la cellule de mémoire DRAM de la figure 8. Les éléments structuraux de la cellule de mémoire DRAM de la figure 8 sont de façon générale similaires à ceux de la cellule de mémoire DRAM de la figure 7, et par conséquent l'explication qui suit présente seulement un résumé du processus qui est utilisé pour former la structure de la figure 8. Après formation du FET de transfert et des conducteurs d'interconnexion de la figure 1, la fabrication de la cellule de mémoire DRAM de la figure 8 se poursuit par le dépôt d'un diélectrique inter-couche 60, relativement épais, qui peut comprendre un oxyde ou d'autres isolants, sur la surface du dispositif de la figure 1. On aplanit ensuite la surface du diélectrique inter-couche 60, en utilisant par exemple un processus de polissage chimio-mécanique (ou CM ont l'avantage d'offrir une plus grande latitude de processus que la structure de la figure 7, du fait qu'il y a une moindre topographie à prendre en considération dans les étapes de masquage et d'attaque du processus de fabrication de la figure 8.

Bien que la présente invention ait été décrite en considérant certains modes de réalisation préférés de celle-ci, I'homme de l'art notera que diverses modifications pourraient être apportées aux modes de réalisation décrits ici, sans sortir du cadre de l'invention.

Claims

REVENDICATIONS

1. Procédé pour donner une capacité accrue à une structure de stockage de charge dans un dispositif à circuit intégré, caractérisé en ce qu'il comprend les étapes suivantes : on forme un circuit d'accès (20, 16, 22) dans et sur un substrat (10), le circuit d'accès commandant l'accès à une électrode (36) de la structure de stockage de charge, par l'intermédiaire d'un contact d'électrode; on forme sur le substrat (10) une première couche conductrice (36) qui est connectée au contact d'électrode; on forme une couche de matériau diélectrique (38) sur la première couche conductrice (36); on forme une couche (40) consistant en grains de silicium polycristallin, sur une surface de la couche de matériau diélectrique (38), de façon à laisser découvertes des parties de la surface de la couche de matériau diélectrique (38) entre les grains de silicium polycristallin; on enlève sélectivement des parties à nu de la couche Ide matériau diélectrique (38), pour former des colonnes (42) de matériau diélectrique, mutuellement espacées, s'étendant au-dessus de la première couche conductrice (36); on forme une seconde couche conductrice (44) sur les colonnes (42) de matériau diélectrique; on forme une couche diélectrique de condensateur (46) sur la seconde couche conductrice (44); et on forme une troisième couche conductrice (50) sur la couche diélectrique de condensateur (46).

2. Procédé selon la revendication 1, caractérisé en ce que le circuit d'accès comprend un transistor à effet de champ (20, 16, 22), et la structure de stockage de charge se trouve dans une cellule de mémoire vive dynamique du type à condensateur sur conducteur de bit.

3. Procédé selon la revendication 2, caractérisé en ce que la première couche conductrice (64) consiste en silicium polycristallin déposé sur une surface aplanie d'une couche d'oxyde (60).

4. Procédé selon la revendication 1, caractérisé en ce que la première couche conductrice (36) comprend du silicium polycristallin, et ce que l'étape d'enlèvement sélectif s'arrête sur la première couche conductrice (36).

5. Procédé selon la revendication 4, caractérisé en ce que la couche de matériau diélectrique (38) comprend un oxyde ou un nitrure.

6. Procédé selon la revendication 5 caractérisé en ce que

L'étape d'enlèvement sélectif comprend une opération d'attaque avec un agent d'attaque obtenu à partir d'un gaz de source contenant du fluor.

7. Procédé selon la revendication 4, caractérisé en ce que l'étape d'enlèvement sélectif utilise les grains de silicium polycristallin (40) à titre de masque pour un traitement d'attaque.

8. Procédé selon la revendication 7, caractérisé en ce que les grains de silicium polycristallin (40) ont une taille moyenne comprise entre environ 50 et 100 nm.

9. Procédé selon la revendication 7, caractérisé en ce que la couche de matériau diélectrique (38) comprend un oxyde et l'étape d'enlèvement sélectif comprend une opération d'attaque avec un agent d'attaque qui est obtenu à partir d'un gaz de source contenant du fluor.

10. Procédé selon la revendication 7, caractérisé en ce que la seconde couche conductrice (44) comprend du silicium polycristallin déposé sur les grains de silicium polycristallin (40), les colonnes (42) de matériau diélectrique et la première couche conductrice (36).

11. Procédé selon la revendication 10, caractérisé en ce que la troisième couche conductrice (50) comprend du silicium polycristallin.

12. Procédé selon la revendication 11, caractérisé en ce que la couche de matériau diélectrique (38) comprend de l'oxyde de silicium.

13. Procédé pour donner une capacité accrue à une structure de stockage de charge dans un dispositif à circuit intégré, caractérisé en ce qu'il comprend les étapes suivantes : on forme un transistor à effet de champ (20, 26, 22) sur un substrat (10); le transistor à effet de champ ayant une région de source/drain (20, 22); on forme une première couche diélectrique (30) sur le transistor à effet de champ, et on forme une traversée de prise de contact à travers la première couche diélectrique (30), pour mettre à nu la région de source/drain (22); on forme une première couche de silicium polycristallin (36) sur la première couche diélectrique (30) et on forme une connexion électrique entre la première couche de silicium polycristallin (36) et la région de source/drain (22); on forme une seconde couche diélectrique (38) sur la première couche de silicium polycristallin (36); on forme une couche (40) de silicium polycristallin à grains hémisphériques sur la seconde couche diélectrique (38), la couche (40) de silicium polycristallin à grains hémisphériques laissant à nu des parties de la seconde couche diélectrique (38) entre des grains de la couche (40) de silicium polycristallin à grains hémisphériques; on effectue une attaque anisotrope à travers la seconde couche diélectrique (38) pour mettre à nu des parties de la première couche de silicium polycristallin (36), selon un motif qui est défini par les grains de la couche (40) de silicium polycristallin à grains hémisphériques, des structures (42) qui sont formées par attaque dans la seconde couche diélectrique (38) s'étendant au-dessus de la première couche de silicium polycristallin (36); on dépose une seconde couche de silicium polycristallin (44) sur le motif à nu de la première couche de silicium polycristallin (36) et sur les structures (42) qui sont formées par attaque dans la seconde couche diélectrique (38); on forme une troisième couche diélectrique (46) sur la seconde couche de silicium polycristallin (44); et on forme une troisième couche conductrice de silicium polycristallin (50) sur la troisième couche diélectrique (46).

14. Procédé selon la revendication 13, caractérisé en ce que l'étape d'attaque anisotrope utilise à titre de masque les grains de la couche (40) de silicium polycristallin à grains hémisphériques.

15. Procédé selon la revendication 14, caractérisé en ce que la seconde couche de silicium polycristallin (44) est déposée sur les grains de la couche (40) de silicium polycristallin à grains hémisphériques.

16. Procédé selon la revendication 15, caractérisé en ce que la seconde couche diélectrique (38) comprend de l'oxyde de silicium.

17. Procédé selon la revendication 16, caractérisé en ce que les grains ont une taille moyenne comprise entre environ 50 et 100 nm.