JPH10507316A - 積重ねられたコンテナ型コンデンサセルを有するマルチメガビットダイナミックメモリのためのスプリットポリシリコンｃｍｏｓの製造方法 - Google Patents

Abstract

(57)【要約】 本発明はスプリットポリシリコンＣＭＯＳの製造の流れにおいて、積重ねられたコンテナ型コンデンサセルを使用してダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を製造する方法に関する。スプリットポリシリコンの流れは、別個のマスキング工程を使用して単一の導電層（典型的にはドープされたポリシリコン層）からＮチャネル及びＰチャネルのトランジスタゲートを形成することを意味する。本発明のポイントは、コンデンサの形成後に、Ｐチャネルソース／ドレインのドーピングを許容するＣＭＯＳの製造方法にある。この方法の主な特徴は、Ｎチャネル装置のパターン化の後であって、Ｐチャネル装置のパターン化の前に、厚い絶縁モールド層を堆積させて平面化することである。この方法の１つの実施例では、この絶縁層のうち、Ｐチャネルトランジスタ領域を覆う部分は、蓄積ノード接触のエッチングの間に除去される。従って、Ｐチャネル装置をパターン化するのにアスペクト比の低いエッチングを使用することができ、またＰ型不純物をＮチャネル装置のソース／ドレイン領域に植え付けることなしに、ブランケットＰ＋植え込みを実行することもできる。本発明の別の重要な特徴は、Ｐチャネルゲートの側壁のスペース及びＰチャネルの植え込みのずれを工程の流れの中に組み込んだことである。

Description

【発明の詳細な説明】 積重ねられたコンテナ型コンデンサセルを有する マルチメガビットダイナミックメモリのための スプリットポリシリコンＣＭＯＳの製造方法 本発明は集積回路の製造技術、特に、少ないマスクセットを用いる、ＣＭＯＳ ダイナミックランダムアクセスメモリを低価格で製造する方法に関する。本発明 の方法は、別個のマスクを用いてＮチャネル及びＰチャネル装置をパターン化し た「スプリットポリシリコン」に積重ねられたコンデンサコンテナ型セルを統合 したものである。 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）装置を製造する事業 は、競争率が非常に高く、量産的な事業である。処理の効率性及び生産性、並び に、商品品質、信頼性及び性能はこのような事業の経済的成功を決定する。 ＤＲＡＭ装置内の各セルは、デジタルデータの単一のビットを記憶するために 各々アドレス可能な場所であり、電界効果型アクセストランジスタ及びコンデン サという２つの構成要素を有する。メモリチップ内の構成要素の密度が増すと、 セルのサイズが収縮するにつれてセルの静電容量を少なくとも維持する必要があ る。新たなＤＲＡＭ装置が１つ生成されると、それに代わる生成の４倍の集中レ ベルを有することになる。１チップにつき装置の数が４倍に増えることは、通常 、装置内が幾何学的寸法の減少によって達成される。４メガビット及びそれ以上 の密度のＤＲＡＭメモリは全て３次元コンデンサを有するセルの設計を利用して いる。切断され積重ねられたコンデンサの設計は両方共４メガビットのレベルで 使用可能であることが証明されているが、現在、ほとんどの製造業者は生産性及 び幾分高い生産性のために積重ねられたコンデンサの設計を選択しているように 思 われる。 現代のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、ほとんど 、ＣＭＯＳ技術を利用したものである。「ＣＭＯＳ」という用語は、(C)ompleme ntary (M)etal (O)xide (S)emiconductorの頭文字であるが、現在では、このＣ ＭＯＳという用語はＮチャネル及びＰチャネルの電界効果トランジスタの両者が コンプリメンタリ形のものとして使用される集積回路に漠然と適用されている。 ＣＭＯＳ集積回路装置はしばしば「半導体」装置と呼ばれるが、かかる装置は、 電気的に導体、不導体或いは半導体の何れかの種々の材料から製造される。シリ コンは最も一般的に用いられる半導体材料であって、それをシリコンより原子価 が１つ少ないホウ素等の素材、或いはシリコンより原子価が１つ多いリン或いは ヒ素等の素材にドーピングすることにより（不純物をシリコン結晶に添加するこ とにより）、導電性にすることができる。ホウ素にドーピングした場合、電子「 孔」は電荷キャリアとなり、ドーピングしたシリコンはポジティブすなわちＰ型 のシリコンと呼ばれる。リン或いはヒ素等にドーピングした場合、添加電子は電 荷キャリアとなり、ドープしたシリコンはネガティブすなわちＮ型のシリコンと 呼ばれる。導電型が反対の不純物の混合物を使用する場合、反対のドーピングが 生じ、最も多い不純物の導電性が有効となる。シリコンは単結晶質或いは多結晶 質の何れでも使用される。多結晶質のシリコンを以降、「ポリシリコン」或いは 単に「ポリ」と称す。ポリシリコンはＭＯＳ装置ゲートのために大幅に置換され た金属を有するが、その材料の比較的低い導電性（大幅にドープされても）によ り多くの半導体製造業者に、シートの抵抗を低減し、それにより装置の動作速度 を上げるために、耐熱性金属シリコンをトランジスタゲートに生成させている。 従来のＤＲＡＭの製造方法においては、上部及び下部のセルコンデンサプレート のために２つの更なるポリ層が使用されている。 ＣＭＯＳの製造工程は一般に、軽くドープされたＰ型或いはＮ型シリコン基板 、 或いは濃厚にドープされた基板上に軽くドープされたエピタキシャルシリコンか ら始められる。通常、Ｐ型シリコンが出発原料として選択されるが、Ｎ型シリコ ンを出発原料として選択しても工程にはほとんど変化を与えず、主な違いは所定 の工程で添加不純物が反対であるというだけである。 現在の積重ねられたコンデンサＤＲＡＭのための三重ポリシリコン層の製造工 程は１４ないし１８のマスキング工程を何組か必要とする。装置が幾何学的に収 縮すると、写真製版工程がより高価になる。マスキング作業に関連する費用を考 慮すると、マスキング作業の回数を大幅に減らした製造工程が大変好ましい。 特開昭５７−１７１６４号公報には、Ｎチャネル及びＰチャネル装置を別個に 処理することによるＣＭＯＳ集積回路の製造方法が開示されている。従来のＣＭ ＯＳ製造方法と同様に、Ｎチャネルゲート及びＰチャネルゲートの両方を形成す るのに単一のポリシリコン層を使用している。しかし、Ｎチャネル装置を先に形 成し、そのＮチャネル処理が完了するまでエッチングしないポリシリコンを将来 のＰチャネル領域に残しておく。その後、Ｐチャネル装置を形成するのに使用す るマスクを、既に形成されたＮチャネル装置を覆って保護するのにも使用する。 この工程を以下、スプリットポリシリコンＣＭＯＳ工程と称する。スプリットシ リコンＣＭＯＳ工程は、アメリカ及びその他の国の半導体製造業者からは大部分 無視されていたものであるが、現在、マスキング工程を減らし、従ってＤＲＡＭ の製造コストを低減するための手段として、アイダホ州ボイスのMicron Technol ogy社により広く使用されている。 アメリカ特許第５，１３４，０８５号明細書は、従来の積重ねられたコンデン サを組み込んだスプリットポリシリコンＣＭＯＳ・ＤＲＡＭを開示している。従 来の積重ねられたコンデンサは４メガビット及び１６メガビットの密度のものに 適しているが、６４メガビット以上の密度のレベルには、より複雑なコンデンサ が要求される。円筒状セルコンデンサ（通常、コンテナ型コンデンサと呼ばれる ） は、比較的製造が容易であり、かつ積重ねの高さを増すだけで容量を増やせるた め、これらは６４メガビットのＤＲＡＭに好まれて使用されている。しかし、高 さの高い構造は一般に製造工程の早い時期に（すなわち、コンテナ型コンデンサ を製造する前に）Ｐチャネル装置の工程を必要とする。これに伴う問題は、Ｐチ ャネルソース／ドレイン領域にドープするのに通常使用される不純物である三フ ッ化ホウ素が上昇する温度条件下で比較的急速に拡散するということである。ド ーピングが工程の早期に生じると、工程中に蓄えられて残った熱がＰチャネル不 純物をチャネル領域に拡散させ、そこでショートチャネル効果が生じる。この効 果の最も重要な点は、ゲートに高レベルの信号が印加された時の装置リークであ る。 従って、要求されているのは、マスキング工程の工程数が少なく、Ｐチャネル 工程を工程の遅い時期に行える、効果的な工程の流れにおいてコンテナ型コンデ ンサを組み入れたスプリットポリシリコンＣＭＯＳ・ＤＲＡＭの製造方法である 。 これは、シリコン基板或いはウエハーの上部層にＣＭＯＳ・ＤＲＡＭを製造す る方法である。本発明のポイントは、コンデンサの形成後に、Ｐチャネルソース ／ドレインドーピングを行うスプリットポリシリコンＣＭＯＳの製造工程の流れ においてコンテナ型セルコンデンサを統合することに当てられる。スプリットポ リシリコン工程の流れでは、Ｎチャネル装置ゲート及びＰチャネル装置ゲートが パターン化されて工程の流れの異なる段階で同じ第１導電（ドープされたポリシ リコン）層からエッチングされる。このスプリットポリシリコン工程で、Ｎチャ ネルゲートがパターン化され、第１ポリシリコン層からエッチングされ、この第 １ポリシリコン層のうちエッチングされなかった空間がＮウエル領域に残される 。この新規な方法の主な特徴はＮチャネル装置のパターン化後であって、Ｐチャ ネル装置のパターン化前に、厚い絶縁モールド層を堆積させて平面化することで ある。モールド層の堆積に続き、列内のＰ型領域におけるモールド層を介して蓄 積 ノード接触開口部がエッチングされる。次いで、第２導電層が堆積され、Ｎ型領 域及びＰ型領域の両方を覆い、蓄積ノード接触開口部に整列させられる。第２導 電層のうち型層の上面にある部分がその後除去され、蓄積ノード接触開口部に整 列したそれらの部分は残される。その後、オプションとして、型層は、第２導電 層のうち蓄積ノード接触開口部と整列した部分が型層の表面上に延出するまで薄 くしても良い。次いで第２導電層の上面にセル誘電層が形成された後、誘電層は 第３導電層に重ねられる。第２及び第３導電層のうちセル列の周囲にある部分は その後除去される。その後、Ｐチャネルゲートは第１導電層のエッチングされて いない空間からパターン化される。Ｐチャネルソース／ドレイン植え込みがその 後に続く。 本発明による製造方法の一実施態様では、Ｎウエル領域（Ｐチャネル装置が形 成されることになる領域）を覆うモールド層の部分は蓄積ノード接触エッチング の間に除去される。従って、Ｐチャネル装置をパターン化するのにアスペクト比 の低いエッチングを使用することができ、Ｐ型不純物をＮチャネル装置のソース ／ドレイン領域に植え付けることなしに、ブランケットＰ＋の植え込みを実行し ても良い。 図１は、製造段階での半製品状態のＤＲＡＭの一部断面図であり、軽くドープ されたＰ型基板内でＮウエル領域が形成され、二酸化シリコンの電界絶縁領域が 形成され、ゲート誘電層が活性エリア上に形成され、ドープされて導電体にされ た第１ポリシリコン層、二酸化シリコンバッファ層及び厚い窒化シリコン層の３ 層のサンドイッチが連続した堆積工程により形成されている。 図２は、図１の工程中のメモリの一部断面図であり、３層のサンドイッチをパ ターン化して、Ｎチャネル領域に一連のワードラインを、またＰチャネル領域（ 即ち、Ｎウエル領域）にエッチングしていない空間を形成した後の状態を示す。 図３は、図２の工程中のメモリの一部断面図であり、窒化シリコン層の堆積を 覆った後の状態を示す。 図４は、図３の工程中のメモリの一部断面図であり、窒化シリコンスペーサ層 を非等方性にエッチングしてワードラインの側壁、及び積重ねられたサンドイッ チ層のエッチングしていない空間の側壁にスペーサを形成し、活性エリアを覆う ことを主たる目的とする窒化物エッチング停止層の堆積を覆い、ホウ素燐光体ケ イ酸塩ガラス（ＢＰＳＧ）層の堆積を形成し、及びＢＰＳＧ層の平面化した後の 状態を示し、 図５Ａは、図４の工程中のメモリの一部断面図であり、ＢＰＳＧ層をパターン 化してエッチングし、蓄積ノード接触開口部を形成し、ＢＰＳＧ層のうち、Ｐチ ャネル領域と重なる部分を除去した後の状態を示し、 図６Ａは、図５Ａのメモリの一部断面図であり、第２ポリシリコン層を堆積さ せ、できた構造体を化学的・機械的に平面化した後の状態を示す。 図７Ａは、図６Ａの工程中のメモリの一部断面図であり、厚い絶縁層をエッチ バックし、セル誘電層を堆積させ、セルプレート層を堆積させ、かつ、窒化シリ コンキャッピング層を堆積させた後の状態を示し、 図８Ａは、図７Ａの工程中のメモリの一部断面図であり、容量性の層を、セル 列領域以外の全体から除去した後の状態を示し、 図９Ａは、図８Ａの工程中のメモリの一部断面図であり、Ｎチャネル領域をマ スキングし、Ｐチャネル領域におけるサンドイッチ層のエッチングされていない 空間をパターン化してエッチングした後の状態を示し、 図１０Ａは、図９Ａの工程中のメモリの一部断面図であり、フォトレジストス トリップ、酸化物スペーサの堆積、酸化物スペーサ層の非等方性エッチング、及 びＰチャネルソース／ドレインの埋め込み後の状態を示す。図５Ａは、図４Ａの 工程中のメモリの一部断面図であり、ＢＰＳＧ層をパターン化してエッチングし 、蓄積ノード接触開口部を形成した後の状態を示し、 図５Ｂは、図４の工程中のメモリの一部断面図であり、ＢＰＳＧ層をパターン 化してエッチングし、蓄積ノード接触開口部を形成した後の状態を示し、 図６Ｂは、図５Ｂの工程中のメモリの一部断面図であり、第２ポリシリコン層 を堆積させ、できた構造物を化学機械的に平面化した後の状態を示し、 図７Ｂは、図６Ｂの工程中のメモリの一部断面図であり、厚い絶縁層をエッチ バックし、セル誘電層を堆積させ、セルプレートを堆積させ、シリコン窒化物キ ャッピング層を光学的に堆積させた後の状態を示し、 図８Ｂは、図７Ｂの工程中のメモリの一部断面図であり、容量層をセル列を除 く全てから除去した後の状態を示し、 図９Ｂは、図８Ｂの工程中のメモリの一部断面図であり、Ｎチャネル領域をマ スキングし、Ｐチャネル領域におけるサンドイッチ層のエッチングされていない 空間をパターン化してエッチングした後の状態を示し、 図１０Ｂは、図９Ｂの工程中のメモリの一部断面図であり、フォトレジストス トリップ、酸化物スペーサの堆積、酸化物スペーサ層の非等方性エッチング、及 びＰチャネルソース／ドレインの埋め込み後の状態を示す。 図１の工程中のＤＲＡＭ回路の断面図を参照する。軽くドープされたＰ型基板 １２にＮウエル領域１１が形成され、二酸化シリコン電界絶縁領域１３が形成さ れ、活性エリア１５上にはゲート誘電層１４が形成され、第１導電層１７、二酸 化シリコン干渉層１８及び厚い窒化シリコン層１９からなる３層積重ね体１６が 連続した堆積工程により形成されている。この３層積重ね体１６からＮチャネル 及びＰチャネルトランジスタゲートが形成されることになる。本発明の方法の好 適な実施例では、第１導電層１７は、シート抵抗を低減させるべく、ドープされ た多結晶シリコン単体、或いは、耐熱性金属シリコンで被覆された、ドープされ た或いはされない多結晶シリコンの何れかである。 図２を参照し、図１の３層積重ね体１６がパターン化及びエッチングされて、 Ｎチャネル領域に一連のワードライン２２１を、またＰチャネル領域（即ち、Ｎ ウエル領域１１）にエッチングされない３層の空間２２を形成している。エッチ ングされていない３層空間２２は「スプリットポリシリコン」ＣＭＯＳ・ＤＲＡ Ｍ工程の際だった特徴である。この方法のこの時点で、ヒ素の植え込みによりＮ チャネルソース／ドレイン領域２３が形成される。 図３を参照する。製造中の回路全てに窒化シリコンスペーサ層３１が堆積され る。 図４を参照するに、窒化シリコンスペーサ層３１は非等方性にエッチングされ てワードライン２１の側壁及びエッチングされていない空間２２の側壁にスペー サ４１が形成される。非等方性エッチングは、スペーサ４１がサンドイッチ１６ の各残部の３つの層全ての縁部を覆う点で終了する。スペーサの形成後、窒化シ リコンエッチング停止層４２が製造中の回路全てに堆積される。エッチング停止 層４２の堆積後、厚い絶縁型層４３がエッチング停止層４２の頂部に堆積される 。ホウ素燐光体ケイ酸塩ガラスは、モールド層４３が形成される好適な誘電体で あると考えられる。モールド層４３が堆積された後、それは平面化される。この 技術分野では数多くの平面化技術が知られているが、化学機械的な平面化が好ま しい方法と思われる。図４は２つの異なる方法のバリエーションの出発点を示し ている。従って、本工程は図５Ａ或いは５Ｂの何れかに続くものである。 図５Ａを参照する。図５Ａは本発明の製造方法の第１対の変形例の第２実施例 の出発点を示すものであり、モールド層４３は接触フォトレジストマスク５１で パターン化され、エッチングされて蓄積ノード接触開口部５２を形成し、またモ ールド層４３のうち、Ｐチャネル（Ｎウエル）領域に重なる部分を除去し、エッ チングしていない空間２２の上方でモールド層４３内に凹部領域５３を生成する 。 図５Ｂを参照する。モールド層４３に接触フォトレジストマスク５１をパター ン化してエッチングし、蓄積ノード接触開口部５２だけを形成する。 図６Ａを参照する。第２導電層６１をブランケット堆積させる（即ち、製造中 の回路の全てを覆うように）。容量向上の特徴として、第２導電層６１はドープ された半球上の粒状（ＨＳＧ）シリコンであるのが好ましい。ドーピングは堆積 工程中に行っても良く、或いは堆積後に行っても良い。その後、オプションとし て、ポリシリコンに並んだＮウエル領域及び接触開口部にフォトレジスト等の充 填材６２を充填する。その結果できた構造物はその後、第２ポリシリコン層６１ の水平部６３を除去するために、プラズマエッチバック或いは化学機械的な平面 化法により、２回平面化される。第２ポリシリコン層６１の残りの部分はＮウエ ル及び蓄積ノード接触開口部５１の上方のモールド層４３内の凹部に整列させら れる。後者の部分は蓄積ノードコンデンサプレート６４として機能することにな る。 図４を参照して説明した第１平面化工程を省略して、図６Ａ及び６Ｂの両方を 参照しながら説明した第２平面化工程をモールド層４３の平面化に使用して蓄積 ノードコンデンサプレート６４を単一化しても良い。 図７Ａに示すように、充填材６２は除去される。第２導電層６１のうち、エッ チングされていない３層の空間２２の上方にある凹部と、蓄積ノード接触開口部 ５１との両方に整列した部分が、モールド層４３の表面上に延出するまで、モー ルド層４３はエッチバック工程の間に薄くされる。その後、第２ポリシリコン層 ６１の残部の少なくとも露出した表面上にセル誘電層７１が形成される。本発明 の好適な実施例では、セル誘電層は、シリコン、二酸化シリコン及び二酸化窒化 シリコン物のサンドイッチであり、このサンドイッチの窒化シリコン層は化学的 蒸着によりブランケット堆積される。セル誘電層７１の形成後、その頂部に導電 セルプレート層７２が形成される。本発明の好適な実施例では、セルプレート層 ７２もドープされたポリシリコン層である。その後、窒化シリコンエッチング停 止層７３がセルプレート層７２の頂部に堆積される。 図７Ｂを参照するに、充填材６２は除去されている。第２導電層６１のうち蓄 積ノード接触開口部５１に整列した部分が、モールド層４３の表面上に延出する まで、モールド層４３はエッチバック工程の間に薄くされる。その後、第２ポリ シリコン層６１の残部の少なくとも露出した表面上にセル誘電層７１が形成され る。本発明の好適な実施例では、セル誘電層は、シリコン、二酸化シリコン及び 二酸化窒化シリコンのサンドイッチであり、このサンドイッチの窒化シリコン層 は化学的蒸着によりブランケット堆積される。セル誘電層７１の形成後、その頂 部に導電セルプレート層７２が形成される。本発明の好適な実施例では、セルプ レート層７２もドープされたポリシリコンの層である。その後、窒化シリコンエ ッチング停止層７３がセルプレート層７２の頂部に堆積される。図７Ａはこの方 法の２つの異なるバリエーションの分岐点である。従って、この方法は図８Ｂ或 いは図８Ｃのどちらかに続く。 図８Ａ或いは図８Ｂを参照し、容量層（第２導電層６１、セル誘電層７１及び セルプレート層７２）は一連の選択的エッチング工程を用いて、セル列領域を除 く全てから除去される。 図８Ｃを参照し、容量層（第２導電層６１、セル誘電層７１及びセルプレート 層７２）は一連の選択的エッチング工程を用いて、セル列領域を除く全てから除 去され、従って、モールド層４３を露出する。その後、モールド層４３は、エッ チングされていない３層空間２２の上面が露出する程度、しかしセル列の周囲の Ｎチャネルトランジスタ８２のソース／ドレイン領域８１は露出しない程度に薄 くされる。 図９Ａを参照し、Ｎチャネル領域全体をフォトレジストでマスキングし、エッ チングされていない３層空間２２をマスキングしてＰチャネル装置ゲートのため のマスクパターンを提供した後、製造中の回路をエッチングしてＰチャネル装置 ゲート９１を形成する。 図９Ｂを参照し、Ｎチャネル領域全体をフォトレジストでマスキングし、Ｐチ ャネル装置ゲートのためのマスクパターンを提供するためにＮウエル領域内のモ ールド層をマスキングした後、製造中の回路をエッチングしてＰチャネル装置ゲ ート９１を形成する。この段階における図９Ａ及び９Ｂの方法の主な違いは、図 ９ＢにおけるＰチャネルのパターン化が、３層空間２２をエッチング可能になる 前にモールド層４３によるエッチングを必要とすることである。 図９Ｃを参照する。Ｎチャネル領域全体をフォトレジストでマスキングし、Ｐ チャネル装置ゲートのためのフォトレジストマスクパターンを提供するためにエ ッチングされていない３層空間２２をマスキングした後、製造中の回路をエッチ ングしてＰチャネル装置ゲート９３を形成する。 図１０Ａ、図１０Ｂ或いは図１０Ｃを参照するに、フォトレジストストリップ 工程の後、二酸化シリコンスペーサ層（図示せず）が堆積され、続いて非等方性 にエッチングしてＰチャネルゲート９１の垂直な側壁上にスペーサ１０２を形成 する。Ｎチャネル領域における全ての垂直構造物の側壁上に機能しないスペーサ １０３も形成される。スペーサの形成後、ブランケット三フッ化ホウ素の植え込 みによってＰチャネルソース／ドレイン領域１０１が形成される。 本発明の新規な方法の幾つかの実施例のみをここに記載したが、以下に請求す る方法の精神から逸脱することなしに、変形及び変更を行えることは当業者にと って明らかであろう。例えば、上述した方法はＮウエル法を背景として記載され ているが、Ｐウエル法或いは「ツインタブ」を使用しても同様な結果が得られる 。「Ｎ型領域」及び「Ｐ型領域」という用語は上記３つの例の何れにも適用され ることを意図しているものである。

【手続補正書】 【提出日】１９９７年１２月１７日 【補正内容】 【図５】 【図５】 【図６】 【図６】 【図９】 【図９】 【図１０】 【図１０】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＴ， ＵＡ，ＵＧ，ＵＺ，ＶＮ 【要約の続き】 え込みを実行することもできる。本発明の別の重要な特 徴は、Ｐチャネルゲートの側壁のスペース及びＰチャネ ルの植え込みのずれを工程の流れの中に組み込んだこと である。

Claims (1)

1. 【特許請求の範囲】 １． （ａ）シリコン基板の上層部内にＮ型領域及びＰ型領域を成形する工程 と、 （ｂ）電界絶縁領域を形成する工程と、 （ｃ）前記基板の上面のうち前記電界絶縁領域により覆われていない部 分を覆うゲート誘電層を形成する工程と、 （ｄ）前記電界絶縁領域及び前記ゲート誘電層を覆う第１導電層を形成 する工程と、 （ｅ）前記第１導電層の前記Ｐ型領域を覆う第１部分からＮチャネルゲ ートをパターン化し、前記第１導電層のエッチングされていない前記Ｎ型領域を 覆う第２部分を残す工程と、 （ｆ）少なくとも１つのＮチャネルソース／ドレインの植え込みを行う 工程と、 （ｇ）Ｎ型領域及びＰ型領域の両方を覆う絶縁モールド層を堆積させる 工程と、 （ｈ）前記絶縁モールド層を介して蓄積ノード接触開口部をエッチング する工程と、 （ｉ）Ｎ型領域及びＰ型領域の両方を覆うと共に前記蓄積ノード接触開 口部と整列した第２導電層を形成する工程と、 （ｊ）前記モールド層の上面上にある前記第２導電層の選択された部分 を除去し、前記蓄積ノード接触開口部に整列した前記第２導電層の他の部分、す なわち個々のメモリセルのための個々の蓄積ノードコンデンサプレートになる部 分を残す工程と、 （ｋ）前記第２導電層の上方にセル誘電層を形成する工程と、 （ｌ）前記セル誘電層の上方に第３導電層を形成する工程と を有するＣＭＯＳ・ＤＲＡＭの製造方法。 ２． （ａ）前記第１導電層のエッチングされていない部分においてほぼ垂直 な側壁を有するＰチャネルゲートをパターン化する工程と、 （ｂ）誘電スペーサ層を堆積させる工程と、 （ｃ）前記スペーサ層をエッチングして前記Ｐチャネルゲートの前記垂 直な側壁上にスペーサを形成する工程と、 （ｄ）ブランケットＰチャネルソース／ドレインの植え込みを行う工程 と を更に有する、請求項１記載のＣＭＯＳ・ＤＲＡＭの製造方法。 ３． 各蓄積ノードプレートの外面を露出するために、前記モールド層が、そ の上面からモールド層材料を除去することにより前記工程（ｊ）と（ｋ）との間 で薄くされる、請求項１記載のＣＭＯＳ・ＤＲＡＭの製造方法。 ４． 前記モールド層のうち前記Ｎ型領域を覆っている部分が、前記蓄積ノー ド接触開口部のエッチングと同時に除去される、請求項３記載のＣＭＯＳ・ＤＲ ＡＭの製造方法。 ５． 前記第１導電層が導電的にドープされたポリシリコンである、請求項１ 記載のＣＭＯＳ・ＤＲＡＭの製造方法。 ６． 前記第１、第２及び第３導電層が導電的にドープされたポリシリコンで ある、請求項１記載のＣＭＯＳ・ＤＲＡＭの製造方法。 ７． 前記セル誘電層が窒化シリコンを含んでいる、請求項１記載のＣＭＯＳ ・ＤＲＡＭの製造方法。 ８． 前記Ｐチャネルソース／ドレインの注入に使用される不純物が三フッ化 ホウ素である、請求項１記載のＣＭＯＳ・ＤＲＡＭの製造方法。 ９． （ａ）シリコンウエハーの上面に第１導電層を形成する工程と、 （ｂ）前記第１導電層の第１部分からＮチャネルゲートをパターン化し 、後にＰチャネルゲートがパターン化される前記第１導電層のエッチングされて いない第２部分を残す工程と、 （ｃ）少なくとも１つのＮチャネルソース／ドレインの植え込みを行う 工程と、 （ｄ）前記上面を完全に覆う絶縁モールド層を堆積させる工程と、 （ｅ）前記モールド層を介して蓄積ノード接触開口部をエッチングする 工程と、 （ｆ）第１導電層から前記蓄積ノード接触開口部内に蓄積ノードプレー トを形成する工程と、 （ｇ）前記蓄積ノードプレートの露出した面にセル誘電層を形成する工 程と、 （ｈ）前記セル誘電層を覆う第３導電層を形成する工程と、 （ｉ）前記第１導電層の前記第２部分から、垂直な側壁を有するＰチャ ネルゲートをパターン化する工程と、 （ｊ）前記ウエハーの上面を覆う誘電スペーサ層を堆積させる工程と、 （ｋ）前記スペーサ層を非等方性にエッチングして、前記Ｐチャネルゲ ートの垂直な側壁にスペーサを形成する工程と、 （ｌ）前記スペーサにより前記Ｐチャネルゲートの側壁からずらして、 Ｐチャネルソース／ドレインの植え込みを行う工程と を有する、シリコンウエハー上にＣＭＯＳ・ＤＲＡＭを製造する方法。 １０． 前記蓄積ノードプレートを形成した後、前記各蓄積ノードプレートの 少なくとも上部が前記モールド層内にそれ以上埋め込まれないように、前記モー ルド層を薄くする工程を更に有する、請求項９記載の方法。 １１． 前記モールド層のうち、前記第１導電層の前記第２部分を覆う部分が 、前記蓄積ノード接触開口部のエッチングと同時に除去される、請求項９記載の 方法。 １２． 前記第１、第２及び第３導電層が導電的にドープされたポリシリコン である、請求項９記載のＣＭＯＳ・ＤＲＡＭの製造方法。 １３． （ａ）シリコンウエハーの上面に導電層を形成する工程と、 （ｂ）前記導電層の第１部分から第１導電型のチャネルを有するトラン ジスタのためのゲートをパターン化し、前記導電層のエッチングされていない第 ２部分すなわち後に第２導電型のチャネルを有するトランジスタのためのゲート がパターン化される部分を残す工程と、 （ｃ）前記第１導電型のチャネルを有するトランジスタのために、少な くとも１つのソース／ドレインの注入を行う工程と、 （ｄ）前記上面を完全に覆う絶縁モールド層を堆積させる工程と、 （ｅ）各メモリセルの場所の上方に、それぞれ前記第１導電型のチャネ ルを有する前記トランジスタの１つのソース／ドレイン領域に電気接触している フロアを有する空洞をエッチングする工程と、 （ｆ）各メモリセルの場所の空洞をモールドとして使用して各メモリセ ルの場所にセルコンデンサを製造して前記コンデンサの少なくとも１つのプレー トを形成する工程と、 （ｇ）前記導電層の前記第２部分から側壁を有する第２導電型のチャネ ルを有するトランジスタのためのゲートをパターン化する工程と、 （ｈ）前記側壁上にスペーサを形成する工程と、 （ｉ）前記第２導電型のチャネルを有するトランジスタのために、前記 スペーサにより第２導電型のチャネルを有するトランジスタのためのゲートの側 壁からずれている少なくとも１つのソース／ドレインの植え込みを行う工程と を有する、シリコンウエハー上にＣＭＯＳ・ＤＲＡＭセル列を製造する方法。 １４． 各コンデンサの第１プレートを形成した後、前記モールド層の少なく とも一部をエッチングで除去する工程を更に有する、請求項１３記載の方法。 １５． 前記第１導電型がＮ型であり、前記第２導電型がＰ型である、請求項 １３記載の方法。 １６． コンデンサプレートが、導電的にドープされたポリ結晶シリコンから 形成されている、請求項１３記載の方法。 １７． 前記コンデンサプレートが、窒化シリコンからなる誘電層により互い に絶縁されている、請求項１６記載の方法。 １８． 前記モールド層がホウ素燐光シリコンガラスである、請求項１３記載 の方法。 １９． 前記導電層のエッチングされていない前記第２部分を覆う前記モール ド層の部分が、前記空洞のエッチングの間に除去される、請求項１４記載の方法 。