DE4234992B4 - Verfahren zur Herstellung einer integrierten Schaltung mit komplementären n-Kanal und p-Kanal Vorrichtungen - Google Patents

Verfahren zur Herstellung einer integrierten Schaltung mit komplementären n-Kanal und p-Kanal Vorrichtungen Download PDF

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Abstract

Verfahren zur Herstellung einer integrierten Schaltung mit darin vorhandenen komplementären n-Kanal- und p-Kanal-Vorrichtungen, wobei die n-Kanal-Vorrichtungen in NMOS-Bereichen und die p-Kanal-Vorrichtungen in PMOS-Bereichen vorgesehen sind, mit folgenden Schritten:
a) Bilden von mehreren übereinander befindlichen Schichten (14, 22, 24, 26) aus leitfähigen (22, 24) und nichtleitfähigen (14, 26) Transistor-Gatematerialien, die sich über einen Speicheranordnungsbereich und einen daran angrenzenden Randanordnungsbereich eines Halbleitersubstrats (10) erstrecken;
b) photolithographisches Definieren von n-Kanal-Transistor-Gates innerhalb des Speicheranordnungsbereichs und innerhalb von NMOS-Bereichen in dem Randanordnungsbereich unter Belassung der Gate-Elektrodenschichten dort, wo sie sich über zukünftigen Transistorbereichen (126, 128) innerhalb der PMOS-Bereiche in dem Randanordnungsbereich befinden;
c) Implantieren von zu n-Leitfähigkeit führenden Dotierstoffionen in den Speicheranordnungsbereich unter Verwendung der n-Kanal-Transistor-Gates als Implantationsmasken;
d) Bilden von ersten dielektrischen Abstandselementen (56, 58, 60, 62, 64, 66, 68, 70, 72) gleichzeitig in dem Speicheranordnungsbereich und in den NMOS-Bereichen in dem Randanordnungsbereich;
e) Implantieren von Source-/Drain-Bereichen (82,...

Description

  • Die vorliegende Erfindung bezieht sich auf Halbleiter-CMOS-Prozesse mit Integration sehr hohen Grades und betrifft im spezielleren Implantationen von Dotierstoff in p-Wannen- und n-Wannen-Bereiche zur Herstellung von n-Kanal- und p-Kanal-Speicheranordnungen sowie zugehöriger peripherer Schaltungseinrichtungen. Die Erfindung ist insbesondere bei dynamischen RAMs oder DRAMs anwendbar.
  • Eine elektronische Schaltung wird chemisch und physisch in ein Substrat, wie z.B. einen Siliziumwafer integriert, und zwar durch Mustergebung von Bereichen in dem Substrat sowie Mustergebung von Schichten auf dem Substrat. Diese Bereiche und Schichten können für die Leiter- und Widerstandsherstellung leitfähig sein. Sie können auch unterschiedliche Leitfähigkeits-Typen aufweisen, was für die Transistor- und Diodenherstellung wesentlich ist. Die Werte von Widerstand, Kapazität oder Leitfähigkeit sind steuerbar, wie auch die körperlichen Abmessungen und Positionen der in Muster gebrachten Bereiche und Schichten steuerbar sind, wodurch eine Schaltungsintegration möglich wird.
  • In der vorliegenden Offenbarung bezeichnet "n" Silizium, das mit Atomen dotiert worden ist, die mehr als vier Valenzelektronen (Gruppe V oder höher) aufweisen, wie z.B. Arsen oder Phosphor, die negativ geladene Majoritätsladungsträger in das Silizium einbringen, und "p" bezeichnet Silizium, das mit Atomen dotiert ist, die weniger als vier Valenzelektronen (Gruppe III oder niedriger) aufweisen, wie z.B. Bor, die positiv geladene Majoritätsladungsträger einbringen. Der Majoritätsladungsträger-Typ wird auch als Leitfähigkeits-Typ bezeichnet. Ein Pluszeichen oder ein Minuszeichen bei einem n oder p zeigt eine starke bzw. schwache Dotierung an. "Poly oder Polysilizium" bezeichnet polykristallines Silizium.
  • Wo elektrische Funktionen und Verbindungen beschrieben sind, versteht es sich, daß es im Rahmen der vorliegenden Erfindung möglich ist, äquivalente Schaltungen zur Durchführung der beschriebenen Funktionen zu verwenden. Z.B. kann ein Transistor als Diode oder Widerstand verwendet werden. Gleichermaßen können zwischen zwei miteinander verbunden elektrischen Komponenten zwischengeordnete Komponenten vorhanden sein, die die beiden elektrischen Komponenten körperlich voneinander trennen. Der Begriff "verbunden" schließt also solche Komponenten ein, die sich trotz zwischengeordneter Komponenten in elektrischer Verbindung miteinander befinden.
  • DRAM-Zellen, die sowohl n-Kanal- als auch p-Kanal-Transistoren sowie zugehörige Bitstellen- oder Ziffernleitungen verwenden, sind im Stand der Technik allgemein bekannt und wurden unter Verwendung herkömmlicher photolithographischer Maskier-und Ätztechniken sowie Ionenimplantations-Dotierprozesse hergestellt. Einige dieser DRAM-Zellen verwenden eine Stapelkondensatoranordnung, bei der ein Speicherkondensator einer integrierten Schaltung auf photolithographischem Weg definiert und oben auf den Bitstellenleitungen der DRAM-Zelle gebildet wird und zur Aufnahme, Speicherung sowie Übertragung elektrischer Ladung zu und von der Bitstellenleitung über die Wortleitungs-Transistoren während des Speicherschaltungsbetriebs betrieben wird. Eine integrierte DRAM-Schaltung dieses Stapelkondensator-Typs ist von Kimura et al in einem Artikel mit dem Titel "A New Stacked Capacitor DRAM Cell Characterized By A Storage Capacitor On A Bit Line Structure" in dem International Electron Device Meeting (IEDM), 1988, Seiten 596-599 der IEDM Proceedings offenbart worden, wobei dieser Artikel durch Bezugnahme zu einem Bestandteil der vorliegenden Offenbarung gemacht wird.
  • Der herkömmliche Weg zur Herstellung dieser Stapelkondensator-DRAM-Zellen des in der von Kimura et al in der genannten Veröffentlichung offenbarten Typs besteht in der anfänglichen photolithographischen Definition und somit Bildung der n-Kanal- und p-Kanal-Transistor-Gates auf der Oberfläche eines Halbleitersubstrats in einem einzigen photolithographischen Schritt sowie in der anschließenden Ausführung einer Ionenimplantations-Dotierung für NMOS- und PMOS-Transistor-Gates unter Verwendung einer Photomaske.
  • Bei Verwendung dieses Verfahrens erfolgen die Ausführung der Ionenimplantationsschritte sowohl für die n-Kanal- als auch für die p-Kanal-Transistoren sowohl in dem Datenspeicherbereich als auch in dem peripheren Zwischenverbindungs-Schaltungsbereich des Halbleitersubstrats parallel miteinander. Bei dieser herkömmlichen Verfahrensweise der Definition sowohl der NMOS-als auch der PMOS-Transistoren in einem einzigen Maskierschritt ist es notwendig, eine photolithographische Maskierung der PMOS-Vorrichtungen vorzunehmen, wenn die erforderlichen NMOS-Ionenimplantationen vollständig sind; dasselbe gilt in entsprechender Weise für die erforderlichen PMOS-Implantationen. Dies bedeutete z.B., daß die p-Kanal-Transistoren und die n-Kanal-Transistoren gegen eine Ionenimplantations-Dotierung des jeweils anderen Transistor-Leitfähigkeits-Typs während der Bildung der n-Kanal- und p-Kanal-Transistoren abwechselnd maskiert werden mußten (vgl. DE 40 34 169 A1 ). Da jede Transistorart (NMOS und PMOS) wenigstens zwei Ionenimplantations-Dotierschritte erfordert, bedeutete dies wiederum, daß allein fünf Maskierschritte zur Bildung der vorstehend beschriebenen n-Kanal und p-Kanal-DRAM-Speicheranordnung sowie der peripheren Treiberschaltungseinrichtungen dafür erforderlich waren.
  • Die Notwendigkeit dieser großen Anzahl von Maskierschritten zur Schaffung der vorstehend erforderlichen selektiven Ionenimplantation schlägt sich in erhöhten Wafer-Bearbeitungskosten sowie einer geringeren Verfahrensausbeute und einer geringeren Zuverlässigkeit der Vorrichtungen nieder. Bei dem beschriebenen verfahren des Standes der Technik, bei dem die p-Kanal- und die n-Kanal-Transistoren in der beschriebenen Weise parallel gebildet werden, werden außerdem die peripheren PMOS-Schaltungseinrichtungen allen Temperaturzyklen ausgesetzt, die bei der Konstruktion der Speicheranordnungs-Datenspeicher-Schaltungseinrichtungen verwendet werden. Diese Tatsache kann wiederum eine nachteilige Auswirkung auf die Zuverlässigkeit und die Leistung der p-Kanal-Vorrichtungen in den Schaltungseinrichtungen in der peripheren Anordnung haben und reduziert die Skalierbarkeit der PMOS-Vorrichtungen auf ein Minimum. Die zusätzlichen zyklischen Temperaturänderungen sind für PMOS-Vorrichtungen aufgrund des höheren Diffusionsvermögens von Bor (verwendet für PMOS-Source/Drains) im Vergleich zu As (verwendet für NMOS-Source/Drains) schädlicher. Bei diesen peripheren Vorrichtungen handelt es sich z.B. um logische Anordnungen, Leseverstärker, Decoder und Treiberschaltungen und dergleichen, die typischerweise im Randbereich des Halbleitersubstrats unmittelbar angrenzend an den darin vorhandenen Speicheranordnungsbereich ausgebildet sind. Die Tatsache, daß die Schaltungseinrichtungen im peripheren Bereich während der vorstehend beschriebenen parallelen Bearbeitung zyklischen Temperaturänderungen ausgesetzt werden, bedeutet z.B., daß in einem frühen Stadium des Gesamtvorgangs in den Schaltungseinrichtungen in dem peripheren Bereich gebildete PMOS-P+-Source/Drain-Übergänge dann den zyklischen Temperaturübergängen des gesamten Verfahrens ausgesetzt werden. Dies hat wiederum die Tendenz, die PMOS-P+-Source/Drain-Übergänge der Schaltungseinrichtungen in dem peripheren Bereich tiefer in das Halbleitersubstrat hineinzutreiben, wodurch sich die Skalier -barkeit der PMOS-Transistoren vermindert. Bei dieser Verfahrenscharakteristik besteht somit eine Tendenz zur Verschlechterung der Hochfrequenz-Leistung dieser Schaltungstypen, wo man ansonsten PMOS-Transistoren mit kürzerem Kanal bevorzugen würde.
  • Das sogenannte gespaltene Polysilizium-DRAM-Verfahren schafft eine drastische Reduzierung der Anzahl von Verfahrensschritten, einschließlich der Maskierschritte, und dies hat direkte Auswirkungen auf die Kosten, die Zuverlässigkeit und die Herstellbarkeit des Produkts. Die letzte Generation der DRAM-Produkte macht eine Größenverminderung bzw. Miniaturisierung zu immer kleineren und feineren Geometrien erforderlich. Dies hat große Auswirkungen auf die Kosten zur Ausführung eines photolithographischen Schritts. Für diese zusätzlichen Kosten gibt es vielerlei Ursachen. Mit den photolithographischen Gerätschaften des "Standes der Technik" sind hohe Kapitalkosten verbunden. Feinere Geometrien benötigen eine komplexere photographische Bearbeitung in Form einer größeren Anzahl photolithographischer Verfahrensschritte pro Ebene sowie zusätzlich erforderliche Gerätschaften, wodurch zusätzliche Kosten entstehen und teurer Platz in einem Ultrareinraum verbraucht wird. Mit jeder zusätzlichen Photomaskier-Schicht erhöht sich unweigerlich die Fehlerdichte, und dies geht auf Kosten der Produktionsstraßenausbeute, der Prüfausbeute sowie der Zuverlässigkeit. Bei allen photolithographischen Schichten ist ein anschließender Schritt erforderlich, und zwar entweder ein Implantier- oder ein Ätzschritt. Dabei handelt es sich um zusätzliche Schritte, die sich zu den Kosten hinzuaddieren.
  • Das Umkehr-Polysilizium-Verfahren wurde ursprünglich für ein NMOS-Verfahren entwickelt, um die Maskierschritte zu reduzieren und eine verbesserte Ausrichtung von Schaltungskomponenten zu schaffen, die durch die mehreren Maskierschritte eines DRAM-Verfahrens gebildet wurden. Ein Ausführungsbeispiel dieses Verfahrens, das zwei Polysiliziumschichten verwendet, ist in der US-PS 4 871 688 beschrieben.
  • Die Erfindung ist zwar in bezug auf DRAMs beschrieben, doch hierbei handelt es sich lediglich um die bevorzugte Ausführungsform, für die die erfindungsgemäßen Techniken entwickelt wurden. DRAM-Verfahrenstechniken sind auch anwendbar bei verwandten Halbleiterschaltungsvorrichtungen, wie z.B. Video-RAMs (VRAMs) und anderen RAMs mit mehreren Ports sowie anderen Vorrichtungen, die von DRAM-Ausbildungstechniken Gebrauch machen, wie z.B. optische Erfassungsanordnungen. Signifikanterweise sind DRAM-Verfahrenstechniken normalerweise auch bei anderen Arten von Halbleitervorrichtungen anwendbar. In dieser Hinsicht wird die DRAM-Technologie als "treibende Technologie" für andere integrierte Schaltungstechnologien betrachtet, und daher ist zu erwarten, daß die erfindungsgemäßen Techniken auch für andere Arten integrierter Schaltungen anwendbar sind.
  • Die Aufgabe der vorliegenden Erfindung besteht in der Schaltung einer alternativen Verfahrensweise, bei der sich die Verfahrensausbeute steigern läßt und gleichzeitig die Herstellungskosten reduzieren sowie die Vorrichtungsleistung steigern lassen.
  • Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst, wobei die Merkmale a – e, g und h aus der US 5 026 657 bekannt sind.
  • Mit der vorliegenden Erfindung gelingt die Schaffung eines neuartigen verbesserten Verfahrens zur Bildung von komplementären integrierten Schaltungsstrukturen mit n-Kanal und p-Kanal, das sich in aufeinanderfolgenden Schritten derart durchführen läßt, daß p-Kanal-Vorrichtungen, die sich in Schaltungseinrichtungen peripher zu der Hauptspeicheranordnung befinden, nicht allen Transistor- und Bitstellenleitungs-Herstellungsschritten und den zugehörigen zyklischen Temperaturänderungen ausgesetzt werden, die bei der Konstruktion der Hauptspeicheranordnung bzw. des Hauptspeicherfelds zum Einsatz kommen. Dieses Merkmal schafft wiederum eine Verbesserung der Zuverlässigkeit der Vorrichtung als Ganzes sowie der Leistung der auf diese Weise hergestellten integrierten Schaltungen im Betrieb.
  • Bei einem bevorzugten Ausführungsbeispiel der Erfindung werden die Bitstellen- oder Ziffernleitungen in dem Speicheranordnungsbereich der Vorrichtung mit Stapelkondensatorstrukturen versehen, die angrenzend an darin vorhandene Zugriffstransistoren gebildet werden, um eine Ladungsspeicherfähigkeit des integrierten Schaltungsspeichers zu schaffen. Außerdem werden Abstandselemente aus isolierendem Oxid sowohl auf den Seitenwänden der p-Kanal- als auch der n-Kanal-Transistor-Gate-Elektroden sowohl in dem Speicheranordnungsbereich als auch in dem Randanordnungsbereich der Vorrichtung sowie angrenzend an die Bitstellenleitungsstrukturen innerhalb des Speicheranordnungsbereichs gebildet. Diese isolierenden Abstandselemente dienen zur Schaffung der erforderlichen elektrischen Isolierung zwischen verschiedenen Komponenten der hergestellten integrierten Schaltungsvorrichtungen und sind zum Optimieren der Gesamtbetriebsleistung sowie der Hochfrequenzleistung dieser Vorrichtungen von Nutzen.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines bevorzugten Ausführungsbeispiels noch näher erläutert.
  • Die 1 bis 9 zeigen eine Reihe fragmentarischer schematischer Querschnittsansichten unter Veranschaulichung der wesentlichen Waferverarbeitungsschritte, die gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung nacheinander ausgeführt werden. Dabei zeigen:
  • 1 eine Ansicht des Wafers mit darin definierten n-Wannen, sowie mit Gateoxid und Feldoxid, auf denen eine erste Schicht aus Polysilizium, WSix sowie eine dielektrische Schicht gebildet sind, wobei der Wafer geätzt worden ist;
  • 2 die Bildung der isolierenden Seitenwände sowie die weitere Dotierung des p-Wannenbereichs des Wafers;
  • 3 eine darauf aufgebrachte Schicht aus Dielektrikum, über der eine Silizidschicht und Dielektrikum angeordnet sind;
  • 4 die Ätzung der Silizidschicht;
  • 5 die Ätzung und Dotierung des Wafers über den n-Wannen zur Bildung von Transistor-Gates;
  • 6 die Seitenwandbildung sowie die Verwendung einer vollflächigen BF2-Implantation;
  • 7 die Aufbringung einer Polysiliziumschicht zur Bildung von Kondensatorplatten;
  • 8 die Wegätzung der Polysiliziumschicht von dem Randbereich; und
  • 9 einen im Randbereich verwendeten wahlweisen Implantierschritt.
  • Unter Bezugnahme auf 1 ist ein Ausgangs-Halbleitersubstrat 4 dargestellt, das bei dem vorliegenden Ausführungsbeispiel aus p-leitendem Silizium besteht, in dem eine n-leitende Wanne 12 unter Verwendung herkömmlicher Ionenimplantations- oder Diffusions-Dotierverfahren gebildet worden ist.
  • Die obere Oberfläche des p-leitenden Siliziumsubstrats 10 wird in herkömmlicher Weise unter Verwendung allgemein bekannter Verfahren zum Niederschlagen von Oxid sowie zum Maskieren und Ätzen behandelt, um dadurch ein dünnes Gate-Dielektrikum 14 auf der Oberfläche zu bilden. Vorzugsweise handelt es sich bei dem Gate-Dielektrikum 14 um eine Oxidschicht aus SiO2, die sich seitlich über die gesamte obere Oberfläche des Substrats 10 erstreckt und dabei in mehrere dickere Feldoxidbereiche 16, 18 und 20 übergeht, wie dies in der Zeichnung zu sehen ist. Die dickeren Feldoxidbereiche 16, 18 und 20 werden in allgemein bekannter Weise zur Schaffung einer elektrischen Isolierung von Transistoren und anderen elektrischen Vorrichtungen verwendet, die in der nachfolgend beschriebenen Weise auf jeder Seite dieser dickeren Feldoxidbereiche 16, 18 und 20 hergestellt werden.
  • Die integrierte Schaltungsstruktur der 1 wird zu Beginn derart behandelt, daß drei kontinuierliche konforme Schichten 22, 24 und 26 über der gesamten Oberfläche der Struktur gebildet werden, wobei diese Schichten unter Verwendung von im Stand der Technik einzeln allgemein bekannten und nachfolgend ausführlicher beschriebenen Verfahren zur Bildung von Halbleiterschichten und Isolierschichten nacheinander niedergeschlagen werden. Bei der ersten Schicht 22 handelt es sich um polykristallines Silizium, und diese wird nachfolgend auch als Polysiliziumschicht 1 bezeichnet; die zweite Schicht 24 besteht aus Wolframsilizid und wird nachfolgend auch als WSix-Schicht 1 bezeichnet. Bei der dritten Schicht 26 handelt es sich um eine Schicht aus Siliziumdioxid SiO2, die nachfolgend auch als Oxidschicht 1 bezeichnet wird.
  • Nach dem Niederschlagen der drei Schichten 22, 24 und 26 aus Polysilizium, Wolframsilizid bzw. Siliziumdioxid über der gesamten Oberfläche des p-leitenden Siliziumsubstrats 10 einschließlich des n-leitenden Wannenbereichs 12 in der dargestellten Weise erfolgen herkömmliche photolithographische Maskier- und Ätzverfahren zur Bildung einer Mehrzahl von Öffnungen 28, 30, 32 und 34, die sich vollständig durch die drei zuvor beschriebenen konformen Schichten 22, 24 und 26 hindurcherstrecken. Nach der Bildung dieser Öffnungen 28, 30, 32 und 34 in der dargestellten Weise wird die in 1 gezeigte integrierte Schaltungsstruktur zu einer herkömmlichen Ionenimplantationsstation verbracht, wo n-Typ-Ionen, wie z.B. Phosphor implantiert werden, um dadurch eine entsprechende Mehrzahl von n-leitenden Oberflächen-Kanalbereichen 36, 38, 40, 42 und 44 für die Transistoren und anderen Vorrichtungen der in Herstellung befindlichen integrierten Schaltung zu schaffen.
  • Der in 1 gezeigte Bereich 46 ist zum Zweck der Unterbringung eines zukünftigen Bitstellenleitungs oder Ziffernleitungskontakts vorgesehen, während der Bereich 48 zum Zweck der Unterbringung eines zukünftigen Speicherknotenkontakts der integrierten Schaltung geschaffen worden ist. Weiter fortschreitend von links nach rechts in 1 ist der Bereich 50 zum Zweck der Unterbringung eines zukünftigen Abstandselement-Isolierbereichs geschaffen worden, und die Bereiche 52 und 54 der in 1 gezeigten integrierten Schaltungsstruktur werden zur Aufnahme (von links nach rechts) einer zukünftigen Wall-Isolierbarriere sowie eines zukünftigen p-Kanal-Transistor bearbeitet.
  • Der vorstehend beschriebene Schritt zum Implantieren von Phosphorionen, der zur Bildung der verschiedenen n-leitenden Bereiche 36, 38, 40, 42 und 44 verwendet wird, wird als Drain-Implantation mit leichter Dotierung bezeichnet, die zum Festlegen der Gate-Spannung oder Einschaltspannung VT der auf der Oberfläche des Siliziumsubstrats 10 gebildeten Transistoren verwendet wird. Nach Ausführung dieses Implantierschrittes wird die in 1 gezeigte Struktur zunächst zu einer Station zum Niederschlagen von Abstandselement-Oxid sowie zum anisotropen Ätzen verbracht, bei der mehrere Abstandselemente bildende Oxidbereiche aus Siliziumdioxid um die Ränder aller vier zuvor gebildeter Inseln oder Muster herum ausgebildet werden, die zuvor in der dargestellten Weise innerhalb der Polysiliziumschicht 22, der Wolframsilizidschicht 24 und der Siliziumdioxidschicht 26 gebildet worden sind.
  • Wie in 2 zu sehen ist, werden diese Siliziumdioxid-Abstandselemente in dieser Figur als die verschiedenen Seitenwandbereiche 56, 58, 60, 62, 64, 66, 68, 70 und 72 bezeichnet, die in der gezeigten, konformen Geometrie an den Seiten der vier Verbundinseln 74, 76, 78 und 80 aus Polysilizium, Wolframsilizid und Siliziumdioxid geätzt werden. Diese Abstandselemente werden gleichzeitig auch an den Seiten des zukünftigen Wallbereichs 52 über dem Feldoxidbereich 18 sowie um die in 2 auf der rechten Seite dargestellten, p-leitenden Transistorbereiche 54 herum ausgebildet. Wie allgemein bekannt ist, werden diese Abstandselemente bildenden Oxidbereiche 56, 58, 60, 62, 64, 66, 68, 70 und 72, die zum elektrischen Isolieren verschiedener auf dem Silizium-Chip gebildeter Vorrichtungen voneinander dienen, dadurch gebildet, daß man zu erst eine kontinuierliche Oxidschicht (nicht gezeigt) über der gesamten freiliegenden oberen Oberfläche der gesamten, in 1 gezeigten Struktur niederschlägt und man dann ein anisotropes Ätzmittel an der niedergeschlagenen SiO2-Schicht anwendet, so daß das die Oberseiten der Verbundschichtinseln 74, 76, 78 und 80 zuvor überdeckende Abstandselement-Oxid entfernt wird. Dieser Schritt erfolgt unter Anwendung eines anisotropen Trockenätzverfahren, wodurch die Oxid-Abstandselemente 56, 58 usw. in der in 2 gezeigten Geometrie übrigbleiben. Das Abstandselement-Oxid in den Regionen, wie z.B. den Bereichen 58 und 60 kann nun als Ionenimplantationsmaske für den Ionenimplantationsschritt dienen, der zur Bildung der tieferen Arsenionenimplantationen in sowie durch den zentralen Bereich 82 der leicht dotierten Drain-Implantation 38 für die Zugriffstransistorstruktur 76 verwendet wird.
  • Dieser Arsenionenimplantationsschritt bildet auch die tieferen arsenimplantierten Bereiche 84, 86 und 88, wie diese in 2 von links nach rechts zu sowie außerdem die n+-Speicherknoten sehen sind, für eine Stapelkondensatorstruktur, die über dem Bereich 84 auf der linken Seite des Feldoxidbereichs 90 gebildet wird. Dieser Feldoxidbereich 90 dient zum elektrischen Isolieren der in dem offenen Bereich 92 auf der einen Seite der Verbundschichtinsel 78 herzustellenden Stapelkondensatorzelle gegenüber anderen Vorrichtungen, die auf der rechten Seite der Insel 78 zu bilden sind. Somit dienen die Oxid-Abstands elemente, wie z.B. die Abstandselemente 58 und 60, zweierlei Zwecken, nämlich der elektrischen Isolierung der benachbarten Inseln, wie z.B. der Inseln 74 und 76 in 2, sowie als Ionenimplantationsmaske zum Freilassen der tiefer mit Arsen implantierten Bereiche 82, durch die hindurch elektrische Ladung zu und von einem Zugriffstransistor übertragen wird. Dieser Zugriffstransistor wird innerhalb der in 2 gezeigten Insel 76 gebildet, und Ladung wird von diesem Transistor zu einem nachfolgend in dem in 2 gezeigten Bereich 94 auszubildenden Bitstellenleitungs- oder Ziffernleitungs-Kontakt übertragen bzw. von diesem Kontakt zu dem Transistor übertragen.
  • Die verkürzte, schematische Querschnittsansicht der 3 soll zuerst die Bildung einer dünnen Schicht 96 aus Siliziumdioxid veranschaulichen, die auf den freiliegenden oberen Oberflächen der in 2 gezeigten integrierten Schal tungsstruktur in einer Dicke von ca. 150 nm unter Verwendung eines herkömmlichen Verfahrens zum Aufbringen von Tetraethylorthosilikat-Oxid (TEOS-Oxid) niedergeschlagen worden ist. Nach der vollständigen Bildung der TEOS-Siliziumdioxidschicht 96 wird eine anschließende Schicht 98 aus polykristallinem Silizium (Polysiliziumschicht 2) in der dargestellten Weise auf der oberen Oberfläche der SiO2-Schicht 96 gebildet, und danach wird eine zweite Schicht 100 aus Wolframsilizid WSix in der dargestellten Weise auf der oberen Oberfläche der zweiten Schicht 98 aus polykristallinem Silizium gebildet.
  • Nach der vollständigen Ausbildung dieser drei zusätzlichen konformen Schichten 96, 98 und 100 in der vorstehend beschriebenen Weise wird die nun gebildete Struktur zu einer Station zum Aufbringen von Oxid verbracht, bei der eine dicke Abdeckschicht 102 aus Siliziumdioxid mit einer Dicke von ca. 450 nm in einem Verfahren zum Aufbringen von TEOS-Oxid derart niedergeschlagen wird, daß sie die gesamte freiliegende obere Oberfläche der zweiten Wolframsilizidschicht 100 in der dargestellten Weise überdeckt.
  • Wie in 4 gezeigt ist, wird die zuvor gebildete und unter Bezugnahme auf 3 beschriebene, dicke TEOS-Siliziumdioxidschicht 102 nur in dem Bereich 104 selektiv maskiert, wie dies in 4 links dargestellt ist, und zwar unter Verwendung eines Photoresist-Streifens 106. Die Photoresist-Maske 106 dient zum Schützen des TEOS-SiO2-Oxidstreifens 104, der wiederum zum Schützen der Bitstellenleitung bzw. Ziffernleitung verwendet wird, die sich in dem Bereich 94 (siehe 2) zwischen den zuvor unter Bezugnahme auf die 1 und 2 beschriebenen Verbundinseln 74 und 76 erstreckt. Der zum Wegätzen der dicken TEOS-SiO2-Schicht 102 unter Belassung des Streifens 104 dicken Oxids auf der in dem Bereich 94 gebildeten Bitstellenleitung verwendete Ätzschritt setzt sich nach unten fort, und es erfolgt eine Ätzung durch die darunter liegenden Schichten aus Wolframsilizid 108 und Polysilizium 110 (Polysiliziumschicht 2), wie dies am besten in 4 auf der linken Seite zu sehen ist.
  • Der zum Definieren der beschriebenen Geometrie in den gezeigten Stapelschichten 104, 106, 108 und 110 verwendete Ätzschritt setzt sich nach unten bis zu der Oberfläche der zuvor gebildeten TEOS-Oxidschicht 96 fort, und es er folgt dann eine geringfügige Ätzung in die Oberfläche dieser TEOS-Oxidschicht 96 hinein. Durch diesen Ätzschritt wird somit die Dicke der SiO2-Schicht 96 von ihrer ursprünglichen Dicke von ca. 150 nm auf eine neue Dicke in der Größenordnung von ca. 100 nm reduziert.
  • Die in 4 gezeigte, nun gebildete Schaltungsstruktur wird wiederum zu einer herkömmlichen Station zum Aufbringen von Photoresist sowie zum Ätzen verbracht, in der ein dickes Muster 112 aus Photoresist aufgebracht und in der in 5 gezeigten Geometrie 114, 116 ausgebildet wird. Unter Verwendung dieses Maskiervorgangs werden alle der 20 Ziffernleitungen, Zugriffstransistoren und Speicherkondensatoren, die in den zuvor definierten Bereichen 94, 76, 92 und 78 in 2 hergestellt werden, nunmehr mittels des Photoresist-Musters 112 vollständig gegen einen nachfolgenden Ioneneimplantationsschritt maskiert, der zur Herstellung entweder eines p-Kanal-Transistors oder eines n-Kanal-Transistors innerhalb der n-leitenden Wanne 12 für die peripheren Vorrichtungen der integrierten Schaltung verwendet wird, wie dies in dem unteren Bereich der 5 zu sehen ist.
  • Während das in 5 links gezeigte Photoresist-Muster 112 nunmehr die Vorrichtungen in diesem Bereich der integrierten Schaltung und des Silizium-Chips innerhalb des Hauptspeicherbereichs der integrierten Schaltungs-Chips vollständig überdeckt, ist das in 5 auf der rechten Seite gezeigte Photoresist-Muster 114 in der dargestellten Geometrie derart konfiguriert worden, um Öffnungen 118 und 120 in Vorbereitung für eine anschließende p-Typ-BF2-Ionenimplantation in die in dieser Figur untere Vorrichtungsstruktur im Randbereich zu schaffen. Dieser p-Typ-BF2-Ionenimplantationsschritt ist durch p-Typ-Ionen dargestellt, die zur Bildung der p+-Source- und Drain-Bereiche 126 und 128 eines p-Kanal-Transistors verwendet werden, der in dem zuvor ausgebildeten n-leitenden Wannenbereich 12 zentral angeordnet dargestellt ist. Dadurch wird eine n-leitende Phosphor-"Halo"-Implantation zum Verbessern der Leistung der Kurzkanal-PMOS-Vorrichtungen gebildet.
  • Wie in 6 zu sehen ist, ist die zuvor unter Bezugnahme auf 5 beschriebene, dicke Photoresist-Maske 112, 114 entfernt worden. Nach dem Entfernen der Photoresist-Maske wird eine zweite Anzahl von Siliziumdioxid-Abstandselementen 131 bis 141 gebildet. Diese Oxid-Abstandselemente 131 bis 141, wie sie in 6 gezeigt sind, werden in ähnlicher Weise gebildet, wie dies vorstehend in Verbindung mit 2 zur Bildung der anfangs ausgebildeten SiO2-Abstandselemente beschrieben worden ist. Bei diesem Verfahren handelt es sich um eine Kombination aus der Aufbringung einer Siliziumdioxidschicht sowie einem anschließenden anisotropen Ätzvorgang, und dabei wird keinerlei Maskierung zur Bildung der konformen Bereiche 131 bis 141 usw. der in 6 gezeigten Abstandselemente benötigt. Diese Abstandselemente werden zur Schaffung der elektrischen Isolierung zwischen den verschiedenen gebildeten Schaltungsvorrichtungen verwendet. Insbesondere werden diese Abstandselemente zur Schaffung einer Isolierung zwischen Ziffernleitungen und zukünftigen Polysilizumschicht-3-Speicherknoten verwendet.
  • Zu diesem Zeitpunkt ist es möglich, eine BF2-Implantation vorzusehen, die eine Source/Drain-Implantation für die p-Kanal-Transistoren schafft. Während es sich bei der BF2-Implantation um eine p-Typ-Implantation, d.h. eine zu p-Leitfähigkeit führende Implantation, handelt, schließt die dünne Oxidschicht 96 oder die Photoresist-Schicht 112 (5) eine in beträchtlichem Ausmaß erfolgende Implantation in das p-leitende Siliziumsubstrat 10 hinein aus. In dem Ausmaß, in dem BF2 in das p-leitende Siliziumsubstrat 10 implantiert wird, erfolgt eine Kompensation dieses Substrats 10 mittels weiterer Implantationen, um dadurch die Notwendigkeit für eine zusätzliche Photomaske zu umgehen. Alternativ hierzu ist es möglich, die BF2 Implantation in einem späteren Stadium durchzuführen, wie dies in Verbindung mit 9 beschrieben wird.
  • Wie in 7 zu sehen ist, wird die zuvor unter Bezugnahme auf 6 beschriebene Struktur zuerst zu einer Aufbringstation verbracht, wo die dünne Oxidschicht 145 auf den freiliegenden Flächen der in 2 gezeigten integrierten Schaltungsstruktur aufgebracht wird. Als dünne Oxidschicht 145 wird vorzugsweise TEOS-Oxid aufgebracht.
  • Die Struktur wird dann zur Schaffung von Öffnungen 152 geätzt, wie dies in 7 gezeigt ist. Eine dritte Schicht 153 aus Polysilizium, die sich in dem Bereich 154 der integrierten Schaltungsstruktur befindet, bildet eine einzelne Schicht eines Stapelkondensators, der über dem dicken Feldoxidbereich 90 gebildet wird, wie dies vorstehend in Verbindung mit 2 beschrieben worden ist.
  • Als nächstes wird eine dünne Kondensatorzellen-Dielektrikumschicht 156 aus Siliziumnitrid (Si3N4) mit einer Dicke von ca. 10 nm über der freiliegenden Fläche der dritten Polysiliziumschicht 153 aufgebracht, um dadurch die gewünschte hohe Dielektrizitätskonstante sowie die geringe Dicke für die Kondensator-Dielektrikumschicht zu schaffen, um dadurch die Kapazität pro Flächeneinheit des gebildeten Stapelkondensators zu maximieren. Danach wird eine vierte Schicht 158 aus polykristallinem Silizium (Polysiliziumschicht 4) über der oberen Oberfläche des dünnem Siliziumnitrids Si3N4 156 aufgebracht, wie dies in 7 gezeigt ist, um dadurch die zweite und obere Platte der Stapelkondensatorzelle zu bilden, die in dem allgemeinen Bereich 154 über dem dicken Feldoxid 90 ausgebildet wird. Die dünne Schicht 156 aus Si3N4 wird ebenfalls über den freiliegenden Flächen des in Bezug auf die Zeichnungen rechten Bereichs oder Randbereichs der integrierten Schaltung gebildet, um dadurch eine schützende Beschichtung über diesem Bereich der integrierten Schaltung zu belassen.
  • Wie in 8 gezeigt ist, wird die obere Polysiliziumschicht 4 von dem Randbereich des Wafers einschließlich der PMOS-Transistoren entfernt. Dies gestattet eine anschließende Metallmaskenverbindung der Schaltungseinrichtungen im Randbereich sowie die Ausführung einer wahlweisen BF2-Implantation an den PMOS-Transistoren im Randbereich. Dabei kann eine Maske verwendet werden, um eine vollflächige Implantation des BF2 zu vermeiden, wie dies in 9 veranschaulicht ist.
  • Im Rahmen der vorliegenden Erfindung sind verschiedene Modifikationen möglich. Außerdem versteht es sich für den Fachmann, daß die verkürzten Darstellungen der Ausbildung nur einer einzelnen Bitstellenleitung bzw. Ziffernleitung, eines einzelnen Zugriffstransistors, einer einzelnen Stapelkondensator-Speicherzelle und der zugehörigen Wortleitungen auf jeder Seite derselben sowie eines einzelnen p-Kanal-Transistors in dem Randbereich der integrierten Schaltungsstruktur nur repräsentativ für die vielen hunderte und möglicherweise tausende dieser Vorrichtungen stehen, die während eines Fertigungsverfahrens zur chargenweisen Herstellung hochintegrierter Schaltungen gleichzeitig gebildet werden können.
    •

Claims (5)

  1. Verfahren zur Herstellung einer integrierten Schaltung mit darin vorhandenen komplementären n-Kanal- und p-Kanal-Vorrichtungen, wobei die n-Kanal-Vorrichtungen in NMOS-Bereichen und die p-Kanal-Vorrichtungen in PMOS-Bereichen vorgesehen sind, mit folgenden Schritten: a) Bilden von mehreren übereinander befindlichen Schichten (14, 22, 24, 26) aus leitfähigen (22, 24) und nichtleitfähigen (14, 26) Transistor-Gatematerialien, die sich über einen Speicheranordnungsbereich und einen daran angrenzenden Randanordnungsbereich eines Halbleitersubstrats (10) erstrecken; b) photolithographisches Definieren von n-Kanal-Transistor-Gates innerhalb des Speicheranordnungsbereichs und innerhalb von NMOS-Bereichen in dem Randanordnungsbereich unter Belassung der Gate-Elektrodenschichten dort, wo sie sich über zukünftigen Transistorbereichen (126, 128) innerhalb der PMOS-Bereiche in dem Randanordnungsbereich befinden; c) Implantieren von zu n-Leitfähigkeit führenden Dotierstoffionen in den Speicheranordnungsbereich unter Verwendung der n-Kanal-Transistor-Gates als Implantationsmasken; d) Bilden von ersten dielektrischen Abstandselementen (56, 58, 60, 62, 64, 66, 68, 70, 72) gleichzeitig in dem Speicheranordnungsbereich und in den NMOS-Bereichen in dem Randanordnungsbereich; e) Implantieren von Source-/Drain-Bereichen (82, 84, 86, 88) in den Speicheranordnungsbereich und in die NMOS-Bereiche in dem Randanordnungsbereich; f) Ausbilden von Bitleitungen auf freigelegten Bereichen (94) der Halbleiteroberfläche; g) Maskieren und Ätzen von p-Kanal-Transistor-Gates (116) innerhalb des PMOS-Bereichs des Randanordnungsbereichs, während der Speicheranordnungsbereich maskiert ist, und danach stattfindendes Entfernen der Maske (112) von den PMOS- und NMOS-Bereichen (10, 12) und Implantieren von zu p-Leitfähigkeit führenden Dotierstoffen in die PMOS-Bereiche (12) zwischen den PMOS-Gates; h) Bilden von zweiten dielektrischen Abstandselementen (131-141) entlang von freiliegenden Bitleitungen und den p-Kanal-Transistor-Gates (116); i) Implantieren von zu p-Leitfähigkeit führenden Dotierstoffionen im Randanordnungsbereich; und j) Bilden von Stapelkondensatorstrukturen (153) über den Bitleitungen für die n-Kanal-Transistoren.
  2. Verfahren nach Anspruch 1, mit folgenden Schritten: a) Bilden einer dielektrischen Schicht (96) neben und über den ersten dielektrischen Abstandselementen (56, 58, 60, 62, 64, 66, 68, 70, 72) nach deren Bildung; b) Hindurchätzen durch die dielektrische Schicht (96) zur Bildung von Bitleitungskontaktöffnungen.
  3. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß die n-Kanal- und p-Kanal-Gates gebildet werden durch Ausbilden einer ersten Schicht (22) aus polykristallinem Silizium, gefolgt von einer zweiten Schicht (24) aus Wolframsilizid, der eine dritte (26) Schicht aus Siliziumdioxid folgt.
  4. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß die Stapelkondensatorstrukturen gebildet werden durch Ausbilden einer ersten Lage (153) aus polykristallinem Silizium, gefolgt von einer zweiten Lage (156) aus Zellendielektrikum, gefolgt von einer darüber liegenden dritten Schicht (158) aus polykristallinem Silizium zur Bildung einer darüberliegenden Kondensatorplattenschicht (158).
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Bitleitung gebildet wird durch Ausbilden einer ersten Bitleitungsschicht aus polykristallinem Silizium (22), gefolgt von einer zweiten Bitlei tungsschicht aus Wolframsilizid (24) auf der ersten Bitleitungsschicht aus polykristallinem Silizium, gefolgt von einer dritten Bitleitungsschicht aus Siliziumdioxid auf der zweiten Bitleitungsschicht aus Wolframsilizid.
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