DE19604260C2 - Festwert-Speicherzellenvorrichtung und ein Verfahren zu deren Herstellung - Google Patents

Description

Die Erfindung bezieht sich auf eine Festwert-Speicherzellen­ vorrichtung und ein Verfahren zur Herstellung einer Festwert- Speicherzellenvorrichtung mit einem aus Halbleitermaterial bestehenden Substrat, welches im Bereich einer Hauptfläche in einem Zellenfeld matrixförmig in Spalten und Zeilen angeord­ nete Speicherzellen aufweist, wobei jede Speicherzelle je­ weils wenigstens einen MOS-Transistor mit einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, einem Gatedielektrikum und einer Gateelektrode aufweist, wobei die MOS-Transistoren einer Spalte nacheinander in Serie geschaltet sind, jede Spalte mit einer Bitleitung und die Gateelektroden der MOS-Tran­ sistoren einer Zeile mit einer Wortleitung verbunden sind.

Gattungsgemäße Festwert-Speicherzellenvorrichtungen sind bei­ spielsweise aus R. Cuppens und L. H. M. Sevat, "A 256 kbit ROM with Serial ROM Cell Structure", IEEE JOURNAL OF SOLID- STATE CIRCUITS, VOL. SC-18, Nr. 3, Juni 1983, Seiten 340-344, sowie aus S. Kamuro, et.al., "High Density CMOS Read-Only Me­ mories for a Handheld Electronics Language Translator", IEEE Transactions on Consumer Electronics, Vol. CE-27, Nr. 4, No­ vember 1981, Seiten 605 ff. Bei diesen Nur-Lese-Speichern wird zur Erhöhung der Speicherdichte pro Flächeneinheit eine seriell hintereinander geschaltete Speicherzellenanordnung mit einer NAND-Schaltungs-Konfiguration verwendet, bei der die Ausbildung von Kontaktlöchern im Speicherzellenfeld ver­ mieden werden kann, wodurch eine sehr kleine ROM-Speicherzel­ le hergestellt werden kann. Gegenüber den Nur-Lese-Speichern in parallel geschalteter Anordnung der Speicherzellen mit NOR-Schaltungs-Konfiguration muß allerdings eine verringerte Zugriffsgeschwindigkeit in Kauf genommen werden. Zur Speiche­ rung erheblicher Datenmengen in vielen heutigen elektroni­ schen Systemen steht jedoch die möglichst große Speicherdich­ te im Vordergrund, um bei hinreichend niedrigen Prozeßkosten zur Realisierung eines entsprechenden Kostenvorteils eine möglichst große Anzahl von Speicherzellen pro Flächeneinheit unterbringen zu können. Bei den bekannten ROM- oder OTP-Spei­ cherzellen kann mit üblichen CMOS-Technologien unter Verwen­ dung einer seriellen Schaltungsanordnung der Speicherzellen in NAND-Zellen-Konfiguration eine Zellengröße von 5F² erzielt werden, wobei F die in der jeweiligen Technologie kleinste herstellbare bzw. auflösbare Strukturgröße bedeutet.

In der US-Patentschrift 5,308,777 ist eine Festwert-Speicher­ zellenvorrichtung mit einer parallelen ROM-Zellstruktur be­ schrieben, wobei die Bitleitung im Halbleitersubstrat vergra­ ben angeordnet ist. Um die Zuverlässigkeit bei erhöhter Spei­ cherzelldichte zu gewährleisten, wird die Programmierimplan­ tation in das Kanalgebiet lediglich in den zentralen Teil des Kanalgebietes durchgeführt. Eine weitere ROM-Speicherzellen­ anordnung ist in der US-Patentschrift 4,151,020 beschrieben. Die Bitleitung sowie die Source- und Draingebiete sind als n⁺-dotierte Gebiete an der Oberfläche des Substrats ausge­ führt, die Wortleitung als quer dazu verlaufende Polysilizi­ um-Leitbahn. Je nachdem, ob in einem Zellbereich die Wortlei­ tung über ein dickes Feldoxid oder ein dünnes Gateoxid ver­ läuft, besitzt diese Zelle den Speicherwert 0 oder 1. Der Platzbedarf einer solchen Zelle ist sehr hoch.

Weiterhin sind beispielsweise in den Patentschriften DE 44 34 725 C1 und DE 44 37 581 C2 der gleichen Anmelderin weiterent­ wickelte Festwert-Speicherzellenvorrichtungen und Verfahren zu ihrer Herstellung bekanntgeworden, bei denen die Speicher­ zellentransistoren in einer gegenüber der Hauptfläche des Si­ liziumsubstrats vertikalen Anordnung ausgebildet sind. Solche fortschrittlichere, allerdings aufwendiger herzustellende Festwert-Speicherzellenvorrichtungen besitzen eine Speicher­ dichte von 2F²-Zellen.

Der Erfindung liegt die Aufgabe zugrunde, eine Festwert-Spei­ cherzellenvorrichtung und ein Verfahren zur Herstellung einer Festwert-Speicherzellenvorrichtung zur Verfügung zu stellen, welche bzw. welches bei einer hohen Packungsdichte der Spei­ cherzellen und einer hohen Ausbeute eine einfachere und ko­ stengünstigere Fertigung bietet.

Diese Aufgabe wird durch eine Festwert-Speicherzellenvorrich­ tung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 8 ge­ löst.

Erfindungsgemäß ist vorgesehen, daß die Source- und Drainge­ biete der MOS-Transistoren einer Spalte in im wesentlichen parallel zueinander mit einem vorbestimmten Abstand verlau­ fenden, elektrisch voneinander isolierten, und aus dem Halb­ leitermaterial des Substrates gefertigten Source/Drain-Stegen ausgebildet sind, die ausgehend von der Hauptfläche des Substrates eine vorbestimmte Stegtiefe besitzen, und die Wortleitungen für den Anschluß der Gateelektroden der MOS-Tran­ sistoren quer zur Längsrichtung der Source/Drain-Stege verlaufend angeordnet sind. Ein wesentliches Merkmal der Er­ findung besteht sonach darin, eine Speicherzellenanordnung mit sich kreuz enden Source/Drain- und Gate-Bahnen mit der Möglichkeit einer Zellengröße von 1F² anstelle der bisher ma­ ximal möglichen Speicherdichte von 2F² vorzusehen, so daß ge­ nau eine Speicherzelle pro Grundfläche F² realisiert werden kann.

Dem Prinzip der Erfindung folgend kann vorgesehen sein, daß das in der Hauptfläche eines Source/Drain-Steges ausgebildete Draingebiet eines MOS-Transistors einer Spalte gleichzeitig das Sourcegebiet des auf dem Source/Drain-Steg unmittelbar benachbarten MOS-Transistors derselben Spalte darstellt. Auf diese Weise können die Speicherzellen in sogenannter NAND-Schal­ tungs-Konfiguration ausgebildet sein, was eine besonders große Speicherdichte bei einer technologisch einfach her zu­ stellenden Zellenstruktur ermöglicht.

Bei einer besonders bevorzugten Ausführung der Erfindung ist vorgesehen, daß das Verhältnis der an der Hauptfläche quer zur Längsrichtung des Steges gemessenen Stegbreite b zum Ab­ stand a der Source/Drain-Stege etwa 0,2 bis 0,4, insbesondere etwa ein Drittel beträgt, wobei a ≧ F gilt. Bei einer im we­ sentlichen durch die Auflösung der verwendeten Phototechnik vorgegebenen maximalen Strukturgröße F von etwa 1 µm beträgt die Stegbreite b des Source/Drain-Steges vorzugsweise etwa 0,3 µm bei einem Abstand a der Source/Drain-Stege entspre­ chend der auflösbaren Strukturgröße F, also etwa ebenfalls 1 µm. Bei diesen Abmessungen ergibt sich bei einer planaren Ausbildung der Speicherzellen die mit herkömmlichen lithogra­ phischen Technologien maximal mögliche Speicherzellendichte von genau einer Speicherzelle pro Grundfläche F².

Entsprechend der Ausbildung der erfindungsgemäßen Festwert- Speicherzellenvorrichtung mit seriell geschalteten Speicher­ transistoren in NAND-Zellen-Konfiguration ist vorgesehen, daß jeder der auf der Hauptfläche der Source/Drain-Stege ausge­ bildeten MOS-Transistoren einer Speicherzelle als Transistor vom Verarmungstyp oder Anreicherungstyp programmiert ist.

Die Erfindung eignet sich sowohl zur Herstellung von einmalig elektrisch programmierbaren Festwert-Speichern, bei denen das Gatedielektrikum insbesondere ein ONO-Formierungsmaterial aufweist (sogenannte OTP-Speicher = One-Time-Programmable- Memory), oder, alternativ, zur Fertigung von maskenprogram­ mierbaren Festwert-Speichern (sogenannte maskenprogrammierba­ re ROM = Read-Only-Memory), bei denen das Gatedielektrikum insbesondere ein Gateoxid aufweist.

Bei einer weiterhin bevorzugten Ausbildung der Erfindung ist vorgesehen, daß der Raumbereich zwischen den Source/Drain- Stegen mit einem elektrisch isolierenden Material, insbeson­ dere einem SiO₂ enthaltenden Material aufgefüllt ist.

Bei der Herstellung der erfindungsgemäßen Festwert-Speicher­ zellenvorrichtung erfolgt sowohl die Fertigung der eine vor­ bestimmte Stegbreite b aufweisenden Source/Drain-Stege, als auch die Fertigung bzw. Einstellung der in der Hauptfläche entlang der Längsrichtung der Source/Drain-Stege verlaufenden Source- und Drainbereiche jeweils durch einen selbstjustie­ renden Verfahrensschritt vermittels Abstandhalter, sogenann­ ten Spacern, die anschließend als "harte" Maske zur Struktu­ rierung der darunterliegenden Schichten verwendet werden. Durch die zweimalige Anwendung aufeinanderfolgender Spacer- Techniken in orthogonal zueinanderliegenden Richtungen paral­ lel zur Hauptfläche des Substrates gelingt es, eine periodi­ sche Anordnung der Speicherzellen mit der kleinsten auflösba­ ren Strukturgröße F mit genau einer Speicherzelle pro Grund­ fläche F² auszubilden.

Jeder selbstjustierende Verfahrensschritt kann hierbei fol­ gende Unterschritte aufweisen:

• - Abscheiden einer Maskierungsschicht auf der Hauptfläche des aus Halbleitermaterial bestehenden Substrates,
• - Abscheiden und Strukturieren einer Hilfsschicht auf die Maskierungsschicht,
• - ganzflächiges Abscheiden einer Abstandhalterschicht auf die strukturierte Hilfsschicht und Rückätzen der Abstandhalter­ schicht unter Bildung von seitlich an der strukturierten Hilfsschicht angeordneten Abstandhaltern,
• - Entfernen der strukturierten Hilfsschicht, dabei Stehenlas­ sen der Abstandhalter, und
• - Ätzen der Maskierungsschicht unter Verwendung der Abstand­ halter als Ätzmaske.

Bei dem zunächst auszuführenden selbstjustierenden Verfah­ rensschritt zur Herstellung der Source/Drain-Stege kann die strukturierte Maskierungsschicht als Ätzmaske verwendet wer­ den, während bei dem nachfolgend auszuführenden selbstjustie­ renden Verfahrensschritt zur Fertigung der Source- und Drain­ gebiete die strukturierte Maskierungsschicht als Implantati­ onsabdeckmaske verwendet werden kann.

Es liegt im Rahmen der Erfindung, bei der Herstellung des Zellenfeldes der Speicherzellenvorrichtung gleichzeitig MOS-Tran­ sistoren zur Ansteuerung der Speicherzellenvorrichtung an der Peripherie auf dem Substrat zu bilden. Das Gateoxid und die Gateelektroden der MOS-Transistoren in der Peripherie können hierbei mit den gleichen Prozeßschritten wie das Gate­ oxid und die Gateelektroden im Zellenfeld gebildet werden.

Merkmale, Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausfüh­ rungsbeispielen anhand der Zeichnung.

Es zeigt:

Fig. 1 eine schematische Schnittansicht einer auf einem p-Sili­ zium-Wafer auszubildeten Festwert-Speicherzellen­ vorrichtung gemäß einem Ausführungsbeispiel der Er­ findung nach Abscheiden einer als Maskierungsschicht dienenden SiO₂- und Si₃N₄-Schicht;

Fig. 2 eine schematische Schnittansicht des Wafers nach Ab­ scheidung und Strukturierung einer als Hilfsschicht dienenden CVD-SiO₂-Schicht;

Fig. 3 eine schematische Schnittansicht des Wafers nach Ab­ scheiden einer Poly-Si-Schicht, aus der die Abstand­ halter gebildet werden;

Fig. 4 eine schematische Schnittansicht des Wafers nach an­ isotroper Ätzung der Poly-Si-Schicht;

Fig. 5 eine schematische Schnittansicht des Wafers nach Ent­ fernen der verbleibenden SiO₂-Hilfsschicht;

Fig. 6 eine schematische Schnittansicht des Wafers nach Strukturierung der darunterliegenden SiO₂- und Si₃N₄-Schich­ ten und nachfolgender Entfernung der Poly-Si- Spacer;

Fig. 7 eine schematische Schnittansicht des Wafers nach Strukturierung des Silizium-Substrates zur Herstel­ lung der Source/Drain-Stege;

Fig. 8 eine schematische Schnittansicht des Wafers nach kon­ former Abscheidung und Auffüllung einer TEOS-SiO₂-Schicht;

Fig. 9 eine schematische Schnittansicht des Wafers nach Rückätzen der TEOS-SiO₂-Schicht;

Fig. 10 eine entlang der Linie X-X nach Fig. 9 genommene schematische Schnittansicht des Wafers, zur Erläute­ rung der Programmierung der einzelnen Speicherzellen vermittels lackmaskierter Ionenimplantation,

Fig. 11 eine schematische Schnittansicht des Wafers nach Ab­ scheidung und Strukturierung einer TEOS-Schicht;

Fig. 12 eine schematische Schnittansicht des Wafers nach Ab­ scheiden eines SiO₂/Gate-Oxids;

Fig. 13 eine schematische Schnittansicht des Wafers nach Ab­ scheidung einer Poly-Si-Schicht, Dotierung, und Aus­ heilung;

Fig. 14 eine schematische Schnittansicht des Wafers nach anisotroper Zurückätzung der Poly-Si-Schicht;

Fig. 15 eine schematische Schnittansicht des Wafers nach Entfernung der Oxidschichten;

Fig. 16 eine schematische Schnittansicht des Wafers nach Ausführung einer Ionenimplantation zur Formierung der Source/Drain-Bereiche;

Fig. 17 eine schematische Ansicht einer Festwert-Speicher­ zellenvorrichtung gemäß einem Ausführungsbeispiel der Erfindung; und

Fig. 18 eine schematische Draufsicht auf die Festwert-Spei­ cherzellenvorrichtung.

Auf der Hauptoberfläche 1 eines Substrates 2 aus zum Beispiel p-dotiertem monokristallinem Silizium wird gemäß Fig. 1 ganzflächig eine dünne SiO₂-Schicht 3 und hierauf eine Si₃N₄-Schicht 4 mit einer jeweiligen Dicke von etwa 100 nm bis 200 nm aufgewachsen bzw. abgeschieden. Daran anschließend wird vollflächig eine als Hilfsschicht dienende CVD-SiO₂-Schicht 5 mit einer Dicke von etwa 300 nm bis 400 nm abgeschieden und gemäß Fig. 2 vermittels üblicher photolithographischer Ver­ fahren strukturiert. Gemäß Fig. 3 wird daran anschließend eine Poly-Si-Schicht 6 mit einer Dicke von etwa 300 nm ganz­ flächig abgeschieden und anschließend anisotrop zurückgeätzt, so daß sich die aus Fig. 4 ersichtliche Anordnung ergibt. Vorzugsweise vermittels einem chemischen Ätzmittel wie insbe­ sondere Flußsäure wird daran anschließend gemäß Fig. 5 die strukturierte CVD-SiO₂-Schicht 5 isotrop entfernt, wobei die aus Polysilizium bestehenden Abstandhalter 7 stehengelassen werden, die in einem nachfolgenden Prozeßschritt gemäß Fig. 5 als "harte" Maske zur Strukturierung der darunterliegenden Si₃N₄-Schicht 4 verwendet werden. Nach Strukturierung der Si₃N₄-Schicht 4 werden die Poly-Si-Abstandhalter 7 entfernt und die Si₃N₄-Struktur vorzugsweise vermittels einem ani­ sotropen Ätzmittel auf die SiO₂-Schicht 3 übertragen (siehe Fig. 6). Der Verbund bestehend aus den strukturierten SiO₂- und Si₃N₄-Schichten 3, 4 dient anschließend als "harte" Maske zur weiteren Strukturierung des Siliziumsubstrates 2 gemäß Fig. 7. Hierbei werden im wesentlichen parallel zueinander mit einem vorbestimmten Abstand a verlaufende, elektrisch voneinander isolierte Source/Drain-Stege 8 ausgebildet, die ausgehend von der Hauptfläche 1 des Substrates 2 eine Tiefe t von etwa 400 nm besitzen. Das Verhältnis von Stegbreite b zum Abstand a der Source/Drain-Stege 8 beträgt etwa ein Drittel. Daran anschließend wird die gesamte Anordnung gemäß Fig. 8 mit einer konform abgeschiedenen TEOS-SiO₂-Schicht 9 aufge­ füllt, welche eine Dicke von etwa 600 nm bis 800 nm besitzt, und daran anschließend gemäß Fig. 9 zurückgeätzt oder durch einen "Chemical Mechanical Polishing"-Prozeßschritt zurückge­ schliffen.

Die nachfolgenden Schnittansichten zeigen jeweils einen or­ thogonalen Schnitt zur Ebene X-X nach Fig. 9.

Gemäß Fig. 10 wird daran anschließend die Einsatzspannung der Speicherzellentransistoren T, sowie gegebenenfalls der außerhalb des Zellenfeldes im Peripheriebereich liegenden, nicht näher dargestellten planaren Transistoren über einen Implantationsschritt definiert. Hierzu wird auf die Hauptflä­ che 1 jeweils eine geeignete Implantationsmaske 10 beispiels­ weise in der Form eines Photolackes aufgetragen und struktu­ riert, und eine Einstellung der Transistoren durch geeignete Dosiswahl gemäß Pfeile 11 angedeuteten Implantation vorgenom­ men. Die Öffnung 12 der Lackmaske 10 sollte im Minimalfall F . F betragen, um die Verjustier-Toleranzen bei den nachfol­ genden Photolithographieschritten abfangen zu können. Die Im­ plantation kann beispielsweise mit Bor durchgeführt werden, wobei die Implantationsenergie beispielsweise etwa 25 keV und die Dosis beispielsweise 1 . 10¹²cm⁻² betragen kann.

Die Fertigung der Gateelektroden erfolgt in ähnlicher Weise wie die Herstellung der Source/Drain-Stege vermittels einem weiteren selbstjustierenden Verfahrensschritt. Gemäß Fig. 11 wird wiederum eine als Hilfsschicht dienende TEOS-SiO₂-Schicht 13 abgeschieden und strukturiert. Daran anschließend erfolgt im Falle eines maskenprogrammierten Nur-Lese-Spei­ chers eine Gateoxidabscheidung, oder, wie im Falle eines ein­ mal elektrisch programmierbaren Nur-Lese-Speichers, eine ONO-For­ mierung. Im Falle der Herstellung eines Gateoxids wird nach- Entfernen der Implantationsmaske beispielsweise eine thermische Oxidation bei zum Beispiel 750° durchgeführt. Da­ bei entsteht an freiliegenden Siliziumflächen ein dünnes Ga­ teoxid 14 mit einer skalierbaren Dicke von etwa 5 nm bis 10 nm, so daß sich die in Fig. 12 dargestellte Anordnung er­ gibt. Daran anschließend wird eine Poly-Si-Schicht 15 gemäß Fig. 13 abgeschieden, gegebenenfalls durch Ionenimplantation oder Belegung dotiert und ausgeheilt, und anschließend gemäß Fig. 14 anisotrop zurückgeätzt. Gemäß Fig. 15 werden die Oxidschichten 13 und 14 trocken entfernt, so daß Abstandhal­ ter 16 stehen bleiben, die als "harte" Maske zur Ionenimplan­ tation für die Formierung der Source/Drain-Bereiche 17 ver­ wendet werden (siehe Fig. 16). Die Source/Drain-Bereiche 17 werden durch Implantation mit zum Beispiel Arsen bei einer Energie von 50 keV mit einer Dosis von 5 . 10¹⁵cm⁻² gebildet. Gleichzeitig können auch die Source/Drain-Gebiete der nicht näher dargestellten MOS-Transistoren in dem Peripherie ohne weitere zusätzliche Maske hergestellt werden. Ferner können zur Herstellung sämtlicher lateralen MOS-Transistoren in dem Zellenfeld und im Peripheriebereich weitere, aus der MOS-Tech­ nik an sich bekannte Verfahrensschritte wie Einstellung eines LDD-Profils, Salizid-Technik und ähnliches durchge­ führt werden. Anschließend werden - nach Entfernung der Ab­ standhalter 16 - durch einen üblichen Metallisierungsschritt Wortleitungen 18 für den Anschluß der Gateelektroden der MOS-Tran­ sistoren T quer zur Längsrichtung der Source/Drain-Stege 8 verlaufend angeordnet. Fig. 17 zeigt in einer schemati­ schen räumlichen Darstellung ein Ausführungsbeispiel der auf diese Weise realisierten Anordnung.

Für die Verdrahtung der so hergestellten Leiterbahnen mit ei­ ner Standardmetallisierung sind zwei zusätzliche Prozeß schritte erforderlich, die unter Bezugnahme auf die Fig. 18 näher erläutert werden. Die Fig. 18 zeigt eine schematische Draufsicht der Anordnung entsprechend dem Zustand nach Fig. 3, wobei mit den Bezugsziffern Y und Y die Lage der Kontakt­ löcher 19 und 20 für den Anschluß von Bitleitungen, und an­ hand der strichpunktierten Linie 21 der Verlauf eines Zellen­ feldes angedeutet ist. Die Kontaktlöcher besitzen wiederum Abmessungen von F . F.

Claims (13)

1. Festwert-Speicherzellenvorrichtung mit einem aus Halblei­ termaterial bestehenden Substrat (2), welches im Bereich ei­ ner Hauptfläche (1) in einem Zellenfeld matrixförmig in Spal­ ten und Zeilen angeordnete Speicherzellen aufweist, wobei je­ de Speicherzelle jeweils wenigstens einen MOS-Transistor mit einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, ei­ nem Gatedielektrikum und einer Gateelektrode aufweist, wobei die MOS-Transistoren einer Spalte nacheinander in Serie ge­ schaltet sind, jede Spalte mit einer Bitleitung und die Gate­ elektroden der MOS-Transistoren einer Zeile mit einer Wort­ leitung (18) verbunden sind, dadurch gekennzeichnet, daß die Source- und Draingebiete (17) der MOS-Transistoren einer Spalte in im wesentlichen parallel zueinander mit einem vor­ bestimmten Abstand verlaufenden, elektrisch voneinander iso­ lierten, und aus dem Halbleitermaterial des Substrates (2) gefertigten Source/Drain-Stegen (8) ausgebildet sind, die ausgehend von der Hauptfläche (1) des Substrates (2) eine vorbestimmte Stegtiefe (t) besitzen, und die Wortleitungen (18) für den Anschluß der Gateelektroden der MOS-Transistoren quer zur Längsrichtung der Source/Drain-Stege (8) verlaufend angeordnet sind.

2. Festwert-Speicherzellenvorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß das in der Hauptfläche (1) eines Source/Drain-Steges (8) ausgebildete Draingebiet eines MOS-Tran­ sistors einer Spalte gleichzeitig das Sourcegebiet des auf dem Source/Drain-Steg (8) unmittelbar benachbarten MOS-Tran­ sistors derselben Spalte darstellt.

3. Festwert-Speicherzellenvorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Verhältnis der an der Haupt­ fläche (1) quer zur Längsrichtung des Steges gemessenen Steg­ breite b zum Abstand a der Source/Drain-Stege (8) etwa 0,2 bis 0,4, insbesondere etwa ein Drittel beträgt, wobei a ≧ F ist (F: auflösbare Strukturgröße).

4. Festwert-Speicherzellenvorrichtung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die Anordnung der Speicherzellen auf der Hauptfläche (1) des Substrates (2) periodisch mit der auflösbaren Strukturgröße F ausgebildet ist, und jeder Grund­ fläche von F² genau eine Speicherzelle zugeordnet ist.

5. Festwert-Speicherzellenvorrichtung nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß jeder der auf der Hauptfläche (1) der Source/Drain-Stege (8) ausgebildeten MOS-Transistoren ei­ ner Speicherzelle als Transistor vom Verarmungstyp oder An­ reicherungstyp programmiert ist.

6. Festwert-Speicherzellenvorrichtung nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß das Gatedielektrikum ein Gateoxid aufweist und die Festwert-Speicherzellenvorrichtung einen maskenprogrammierten Nur-Lesespeicher darstellt, oder das Gatedielektrikum ein ONO-Formierungsmaterial aufweist und die Festwert-Speicherzellenvorrichtung einen einmal elektrisch programmierbaren Nur-Lesespeicher darstellt.

7. Festwert-Speicherzellenvorrichtung nach Anspruch 1 bis 6, dadurch gekennzeichnet, daß der Raumbereich zwischen den Source/Drain-Stegen (8) mit einem elektrisch isolierenden Ma­ terial, insbesondere einem SiO₂ enthaltenden Material aufge­ füllt ist.

8. Verfahren zur Herstellung einer Festwert-Speicherzellen­ vorrichtung mit einem aus Halbleitermaterial bestehenden Substrat (2), welches im Bereich einer Hauptfläche (1) in ei­ nem Zellenfeld matrixförmig in Spalten und Zeilen angeordnete Speicherzellen aufweist, wobei jede Speicherzelle jeweils we­ nigstens einen MOS-Transistor mit einem Sourcegebiet, einem Draingebiet, einem Kanalgebiet, einem Gatedielektrikum und einer Gateelektrode aufweist, wobei die MOS-Transistoren ei­ ner Spalte nacheinander in Serie geschaltet sind, jede Spalte mit einer Bitleitung und die Gateelektroden der MOS-Transi­ storen einer Zeile mit einer Wortleitung (18) verbunden sind, dadurch gekennzeichnet, daß die Source- und Draingebiete der MOS-Transistoren einer Spal­ te in im wesentlichen parallel zueinander mit einem vorbe­ stimmten Abstand verlaufenden, elektrisch voneinander iso­ lierten, und aus dem Halbleitermaterial des Substrates (2) gefertigten Source/Drain-Stegen (8) ausgebildet werden, die ausgehend von der Hauptfläche (1) des Substrates (2) eine vorbestimmte Stegtiefe (t) besitzen, und die Wortleitungen (18) für den Anschluß der Gateelektroden der MOS-Transistoren quer zur Längsrichtung der Source/Drain-Stege (8) verlaufend angeordnet werden.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß so­ wohl die Herstellung der eine vorbestimmte Stegbreite b auf­ weisenden Source/Drain-Stege (8), als auch die Herstellung bzw. Einstellung der in der Hauptfläche (1) entlang der Längsrichtung der Source/Drain-Stege (8) verlaufenden Source- und Drainbereiche (17) durch einen selbstjustierenden Verfah­ rensschritt vermittels Abstandhalter (16) erfolgt.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der selbstjustierende Verfahrensschritt folgende Unterschrit­ te aufweist:

• - Abscheiden einer Maskierungsschicht auf der Hauptfläche (1) des aus Halbleitermaterial bestehenden Substrates (2),
• - Abscheiden und Strukturieren einer Hilfsschicht auf die Maskierungsschicht,
• - ganzflächiges Abscheiden einer Abstandhalterschicht auf die strukturierte Hilfsschicht und Rückätzen der Abstandhalter­ schicht unter Bildung von seitlich an der strukturierten Hilfsschicht angeordneten Abstandhaltern (16),
• - Entfernen der strukturierten Hilfsschicht, dabei Stehenlas­ sen der Abstandhalter (16), und
• - Ätzen der Maskierungsschicht unter Verwendung der Abstand­ halter (16) als Ätzmaske.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die strukturierte Maskierungsschicht als Ätzmaske zur Bildung der Source/Drain-Stege (8) verwendet wird.

12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die strukturierte Maskierungsschicht als Abdeckmaske zur Im­ plantation der Source- und Draingebiete (17) verwendet wird.

13. Verfahren nach Anspruch 10 oder 12, dadurch gekennzeich­ net, daß die Maskierungsschicht und/oder die Hilfsschicht aus einem Material hergestellt wird, welches Polysilizium auf­ weist.