DE4220497A1

DE4220497A1 - Halbleiterspeicherbauelement und verfahren zu dessen herstellung

Info

Publication number: DE4220497A1
Application number: DE4220497A
Authority: DE
Inventors: Hyun-Jin Cho; Taek-Yong Jang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1991-10-17
Filing date: 1992-06-23
Publication date: 1993-04-22
Anticipated expiration: 2012-06-24
Also published as: JP2531473B2; DE4220497B4; KR940006682B1; GB2260645B; US5346844A; TW212248B; GB2260645A; JPH05218332A; KR930009087A; GB9213848D0

Description

Die vorliegende Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und ein Verfahren zu dessen Herstellung.

In letzter Zeit wurden Packungsdichte und Leistungsfähigkeit von VLSI-Bauelemen ten beträchtlich verbessert. Auf dem Gebiet der DRAMs vom MOS-Typ wurde für solche mit 16 Mb mit der Massenproduktion begonnen, wobei sich die Forschung nun auf DRAMs mit Integrationsdichten von 64 Mb und mehr konzentriert. Bei diesen DRAMs mit höherem Integrationsgrad wurden, da ihre Zellengröße winzig klein wird (kleiner als ungefähr 1,5 µm²), verschiedene dreidimensionale Konden satorstrukturen oder Dielektrika mit hoher Dielektrizitätskonstante, wie z. B. eine Ta₂O₅-Schicht, erwogen.

Eine kleinere Zellengröße wird durch Reduzierung des Abstands zwischen den eine Zelle bildenden Leiterschichten möglich. Aufgrund der höheren Integrationsdichte wird in DRAMs der Abstand zwischen Gate-Elektroden, die gemäß Entwurfsregel auf eine minimale Strukturgröße gesetzt sind, mindestens so klein wie die minimale Strukturgröße einer Kontaktöffnung für die Verbindung einer Bitleitung mit einem Drain-Bereich oder einer solchen für die Verbindung einer Speicherelektrode mit einem Source-Bereich. Dies verschlechtert die Bauelementzuverlässigkeit.

Fig. 3 zeigt ein Layout eines Halbleiterspeicherbauelements zur Erläuterung eines bekannten und eines erfindungsgemäßen Herstellungsverfahrens. In Fig. 3 stellt ein Bereich, der durch eine ein zickzackförmiges Gebiet umreißende, gestrichelte Linie definiert ist, eine Maskenstruktur (P1) für die Bildung einer Feldoxidschicht zur Einteilung eines Substrats in einen aktiven und einen nicht-aktiven Bereich dar. Die von durchgezogenen Linien über das Substrat verteilt definierten Rechteck-Bereiche sind Maskenstrukturen (P2) zur Bildung von Gate-Elektroden (Wortleitung). Ein Bereich, der in der Mitte des Substrats durch ein durchgezogenes Quadrat mit sich diagonal kreuzenden Linien definiert ist, stellt eine Maskenstruktur (P3) für die Bildung eines Kontaktlochs zur Verbindung eines Drain-Bereichs eines Transistors mit einer Bitleitung dar. Ein Bereich, der durch eine strichpunktierte Linie definiert ist, die ein horizontales Rechteck umreißt und die Maskenstruktur (P3) enthält, stellt eine Maskenstruktur (P4) zur Bildung der Bitleitung dar. Bereiche innerhalb der Enden der Maskenstruktur (P1), die durch ein durchgezogenes Quadrat mit einer diagonal kreuzenden Linie definiert sind, stellen eine Maskenstruktur (PS) für die Verbindung einer Speicherelektrode mit einem Source-Bereich des Transistors dar.

Das Layout nach Fig. 3 dient der Erzeugung einer Speicherzelle minimaler Größe, die gemäß ihrer Entwurfsregel mit minimaler Strukturgröße gebildet ist. In Fig. 3 bezeichnen elliptische Bereiche I, II und III Teilgebiete, in denen Leiterschichten, die wegen ihrer unterschiedlichen Funktionen nicht miteinander in Kontakt sein sollten, teilweise miteinander in Kontakt kommen, wenn die Speicherzelle gemäß des Entwurfs hergestellt wird. Hierbei bezeichnet der Bereich I ein mit der Spei cherelektrode und der Bitleitung in Kontakt stehendes Gebiet, der Bereich II ein mit der Speicherelektrode und der Gate-Elektrode in Kontakt stehendes Gebiet und der Bereich III ein mit der Bitleitung und der Gate-Elektrode in Kontakt stehendes Gebiet.

Fig. 2 zeigt einen Querschnitt eines mit einem bekannten Verfahren hergestellten Halbleiterspeicherbauelements entlang der Linie A-A′ von Fig. 3.

In Fig. 2 bezeichnen kreisförmige Gebiete (A), die den Bereich III des Layouts ver anschaulichen, Kontaktgebiete einer Bitleitung (30) mit Gate-Elektroden (18). Um die Zellengröße zu minimieren, ist der Abstand zwischen den Gate-Elektroden gleich der Breite eines Kontaktlochs zur Bitleitungsverbindung gewählt. In dem gemäß dieses Layouts hergestellten Halbleiterspeicherbauelement von Fig. 2 stehen jedoch die Gate-Elektroden und die Bitleitung - im Gebiet (A) - miteinander in Kontakt, da eine Seite der Gate-Elektroden aufgrund eines Ätzprozesses zur Erzeugung des Kontaktlochs im Inneren des Kontaktlochs freiliegt. Das Kontaktproblem zwischen Leiterschichten unterschiedlicher Funktion tritt außer im Gebiet (A) im allgemeinen in den Bereichen I, II und III von Fig. 3 auf. Dies ist ein Hauptgrund für eine Lahmlegung der normalen Betriebsweise. Kreisförmige Bereiche (B) bezeichnen Gebiete mit einer wegen darunterliegender Strukturen (Transistor und Bitleitung in Fig. 2) übermäßig eingebuchteten Oberfläche. In diesen Bereichen besteht eine hohe Wahrscheinlichkeit für die Erzeugung von Längsbrücken ("Stringer") während eines Prozesses, bei dem leitendes Material abgeschieden und geätzt wird, um eine Speicherelektrode zu bilden. Solche Längsbrücken tragen zur Abnahme der Bau elementzuverlässigkeit bei und werden häufig in Gebieten mit stark eingebuchteten Oberflächen gebildet.

Da das mit dem obigen herkömmlichen Verfahren hergestellte Halbleiterspeicherbau element das Problem der Längsbrückenerzeugung in Gebieten aufweist, die stark ein gebuchtete Oberflächen aufweisen oder mit den Leiterschichten in Kontakt stehen, ist ein solches Halbleiterbauelement für Speicherbauelemente mit Integrationsdich ten von 64 Mb und mehr ungeeignet.

Aufgabe der Erfindung ist die Schaffung eines Halbleiterspeicherbauelements mit ho her Integrationsdichte und Zuverlässigkeit sowie die Bereitstellung eines geeigneten Verfahrens zur Herstellung eines derartigen Halbleiterspeicherbauelements.

Diese Aufgabe wird durch ein Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 1 sowie durch ein Verfahren zu dessen Herstellung mit den Merkma len des Patentanspruchs 11 oder des Patentanspruchs 19 gelöst. Dabei werden Zu verlässigkeit und Integrationsdichte des Halbleiterspeicherbauelements z. B. dadurch gesteigert, daß Längsbrücken wegen Oberflächeneinbuchtungen durch Planarisierung der Oberfläche der unter den Leiterschichten liegenden Materialschicht verhindert werden. Des weiteren wird ein Kontakt zwischen Leiterschichten durch Abscheidung von Abstandsschichten an den inneren Seitenwänden von Kontaktlöchern verhindert.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Unteransprüchen.

Bevorzugte Ausführungsformen der Erfindung, die nachfolgend beschrieben werden, sowie zu deren besserem Verständnis das oben beschriebene bekannte Halbleiter speicherbauelement sind in den beigefügten Zeichnungen dargestellt.

Fig. 1A bis 1E zeigen Querschnitte eines erfindungsgemäßen Halbleiterspeicher bauelements zur Veranschaulichung eines ersten Verfahrensbei spiels zu dessen Herstellung,

Fig. 2 einen Querschnitt eines mit einem bekannten Verfahren hergestell ten Halbleiterspeicherbauelements,

Fig. 3 ein Layout eines Halbleiterspeicherbauelements zur Veranschauli chung sowohl des bekannten als auch erfindungsgemäßer Herstel lungsverfahren,

Fig. 4 einen Querschnitt eines weiteren erfindungsgemäßen Halbleiter speicherbauelements zur Veranschaulichung eines zweiten Verfah rensbeispiels zu dessen Herstellung,

Fig. 5A und 5B Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicher bauelements zur Veranschaulichung eines dritten Verfahrensbei spiels zu dessen Herstellung,

Fig. 6 ein Layout zur Veranschaulichung weiterer erfindungsgemäßer Ver fahren zur Herstellung von Halbleiterspeicherbauelementen,

Fig. 7A bis 7C Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicher bauelements zur Veranschaulichung eines vierten Verfahrensbei spiels zu dessen Herstellung und

Fig. 8A bis 8C Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicher bauelements zur Veranschaulichung eines fünften Verfahrensbei spiels zu dessen Herstellung.

In den Fig. 1A-1E veranschaulicht zunächst Fig. 1A einen Schritt zur Erzeugung eines ersten Kontaktlochs (5) zur Verbindung einer Bitleitung mit einem Drain- Bereich (16) eines Transistors und einer ersten Abstandsschicht (40) an den inneren Seitenwänden des ersten Kontaktlochs. Transistoren mit einer gemeinsamen Drain- Elektrode (16) und jeweiligen Source(14)- und Gate-Elektroden (18) werden auf einem aktiven Bereich eines Halbleitersubstrats (10) gebildet, das in aktive und nicht-aktive Bereiche aufgeteilt ist. Um die Transistoren von anderen, in späte ren Schritten gebildeten, Leiterschichten zu isolieren, wird eine dielektrische Schicht (20) gebildet, indem das gesamte Substrat dort, wo sich die Transistoren befin den, mit einem isolierenden Material, wie z. B. einem Hochtemperaturoxid (HTO), in einer Dicke von ungefähr 50 nm bis 200 nm bedeckt wird. Anschließend wird zur Erzeugung einer ebenen Oberfläche ein isolierendes Material, das aus einer oder einer Kombination der folgenden Schichten BPSG(Bor-Phosphorsilikatglas), TEOS(Tetra-Äthyl-Orthosilikat)-Oxid, Si₃N₄, SOG(Spin-on-Glas) und aus chemi scher Gasphasenabscheidung gewonnenes (CVD-) Oxid besteht, in einer Dicke von ungefähr 300 nm bis 500 nm und bei einer Temperatur von unter ungefähr 400°C aufgebracht. Danach wird das isolierende Material bei ungefähr 800°C bis 900°C auf geschmolzen, um eine erste Isolationsschicht (22) mit einer gleichmäßigen Oberfläche zu bilden. Unter Benutzung der Maskenstruktur (P3) von Fig. 3 werden die dielek trische Schicht (20) und die erste Isolationsschicht (22) teilweise geätzt, um das erste Kontaktloch (5) für die Verbindung der Bitleitung mit dem Drain-Bereich zu erzeugen. In diesem Beispiel wird von den obigen Materialien zur Bildung der ersten Isolationsschicht insbesondere BPSG verwendet. Das erste Kontaktloch legt hierbei eine Seite der Gate-Elektroden (18) frei, da der Prozeß gemäß des Layouts (Fig. 3) zur Bildung einer Zelle mit minimaler Größe durchgeführt wird.

Ein isolierendes Material mit einer von jener der ersten Isolationsschicht (22) ver schiedenen Ätzrate für anisotropes Ätzen, das aus einer oder einer Kombination der folgenden Schichten CVD-Oxid, Si₃N₄-Isolator, nicht-störstellendotiertes Poly silizium, monokristallines Silizium und plasmaverstärktes TEOS(PE-TEOS)-Oxid besteht, wird auf das gesamte Substrat, wo das erste Kontaktloch (5) ausgebildet ist, in einer Dicke von ungefähr 50 nm bis 200 nm (dargestellt durch die gestrichelte Linie) aufgebracht. An der resultierenden Struktur wird ein anisotroper Ätzprozeß ausgeführt, um die erste Abstandsschicht (40) an den inneren Seitenwänden des er sten Kontaktlochs (5) zu bilden. In diesem Beispiel wird von den die erste Abstands schicht bildenden Materialien insbesondere die CVD-Oxidschicht verwendet. Hier durch wird, da die erste Abstandsschicht zur Bedeckung der inneren Seitenwände des ersten Kontaktlochs gebildet wird, die an den inneren Seitenwänden des ersten Kontaktlochs freiliegende Seite der Gate-Elektroden davor bewahrt, mit einer in einem späteren Schritt gebildeten Bitleitung in Kontakt zu kommen. Dies vermag effektiv die Lahmlegung der Bauelementfunktion aufgrund des Kontakts zwischen Leiterschichten, der vom bekannten Verfahren verursacht wird, zu verhindern.

Fig. 1B veranschaulicht einen Schritt zur Erzeugung der Bitleitung (30), eines zwei ten Kontaktlochs (7) und einer zweiten Abstandsschicht (42). Wie aus Fig. 1B er sichtlich, wird ein leitendes Material für die Erzeugung der Bitleitung, z. B. störstel lendotiertes Polysilizium, das die gleiche Leitfähigkeit wie die Source-Bereiche auf weist, auf dem gesamten Substrat, wo sich die erste Abstandsschicht (40) befindet, in einer Dicke von ungefähr 50 nm und bis das erste Kontaktloch aufgefüllt ist abgeschieden. Ein Silizid, z. B. Wolframsilizid (WSi), bedeckt dünn die Polysili ziumschicht. Unter Verwendung der Maskenstruktur (P4) von Fig. 3 wird an der resultierenden Struktur ein anisotroper Ätzprozeß ausgeführt, um die Bitleitung (30) zu bilden. Hierbei werden das störstellendotierte Polysilizium und das Wolframsi lizid auf die erste Isolationsschicht (22), die eine gleichmäßige Oberfläche aufweist, geschichtet, so daß die durch Einbuchtungen aufgrund darunterliegender Strukturen erzeugten Längsbrücken verhindert werden.

Eine solche Längsbrücke kann leicht bei beträchtlich eingebuchteten Oberflächen, wie im Gebiet (B) von Fig. 2, auftreten. Eine Längsbrücke verbindet jedoch Leiter schichten, die elektrisch voneinander isoliert sein sollten, brückenartig, wodurch die Zuverlässigkeit des Bauelements verschlechtert wird.

Wie aus Fig. 1B zu ersehen, verhindert die Erfindung das Auftreten von Längsbrüc ken, da die Leiterschicht zur Bildung der Bitleitung erst abgeschieden wird, nachdem die Oberfläche der unter der Bitleitung (30) liegenden Struktur (eine Struktur, die vor der Bitleitung gebildet wird und aus einer Materialschicht besteht) planarisiert wurde. Eines oder eine Kombination der Materialien, die in der Beschreibung der Fig. 1A für die Bildung der ersten Isolationsschicht (22) erwähnt wurden, wird in einer Dicke von ungefähr 300 nm bis 500 nm auf der gesamten resultierenden Struk tur, wo die Bitleitung (30) gebildet wird, aufgebracht, bis die Oberfläche gleichmäßig ist, um so eine zweite Isolationsschicht (24) zu bilden. Die Erfindung verwendet ins besondere BPSG. Unter Verwendung der Maskenstruktur (PS) von Fig. 3 werden die auf den Source-Bereich (14) des Transistors geschichteten Materialien, das heißt die dielektrische Schicht (20), die erste (22) und die zweite (24) Isolationsschicht, teilweise geätzt, um das zweite Kontaktloch (7) zu bilden. Hierzu ist, wie bereits oben beschrieben, wiederum zu erwähnen, daß eine Seite jeder Gate-Elektrode an den inneren Seitenwänden des zweiten Kontaktlochs (7) freiliegt.

Eines oder eine Kombination der Materialien, die in der Beschreibung der Fig. 1A für die Bildung der ersten Abstandsschicht angeführt wurden, wird auf der gesamten re sultierenden Struktur, wo das zweite Kontaktloch gebildet wurde, in einer Dicke von ungefähr 50 nm bis 200 nm (mit einer gestrichelten Linie markiert) aufgebracht und anisotrop geätzt, um die zweite Abstandsschicht (42) zu erzeugen. Für die zweite Abstandsschicht (42) wird in diesem Beispiel der Erfindung die CVD-Oxidschicht verwendet. Die zweite Abstandsschicht wird gebildet, um die inneren Seitenwände des zweiten Kontaktlochs zu bedecken. Hierdurch wird erreicht, die freiliegende Seite jeder Gate-Elektrode mittels der zweiten Abstandsschicht (42) von einer an deren Leiterschicht, z. B. einer später gebildeten Speicherelektrode, zu isolieren.

Fig. 1C veranschaulicht einen Schritt zur Bildung einer Negativstruktur (28) für die Erzeugung der Speicherelektrode. Hierzu wird ein leitendes, die Speicherelek trode bildendes Material, zum Beispiel störstellendotiertes Polyzilizium, das dieselbe Leitfähigkeit wie der Source-Bereich (14) aufweist, auf der resultierenden Struktur, wo sich die zweite Abstandsschicht (42) befindet, abgeschieden und geätzt. Der Schritt wird wiederholt, bis das zweite Kontaktloch aufgefüllt ist (hier handelt es ich um einen Schritt, bei dem das zweite Kontaktloch aufgefüllt wird), um so eine Säulenelektrode (100a) zu bilden, die die Speicherelektrode mit dem Source-Bereich (14) verbindet. Ein Material zur Bildung einer Ätzstopp-Schicht (26), zum Beispiel ein Nitrid, wird in einer Dicke von ungefähr 100 nm auf die gesamte resultierende Struktur aufgebracht. Danach wird ein isolierendes Material, das hinsichtlich eines Naßätzprozesses eine Ätzrate aufweist, die gegenüber jener des Materials, aus dem die Ätzstopp-Schicht besteht, verschieden ist, zur Bildung der Negativstruktur auf der gesamten resultierenden Struktur in einer Dicke von ungefähr 600 nm aufge bracht. Die Negativstruktur (28) wird durch teilweises Ätzen der Ätzstopp-Schicht (26) und des isolierenden Materials für die Bildung der Negativstruktur unter Ver wendung einer in Fig. 3 nicht gezeigten Maskenstruktur fertiggestellt.

Fig. 1D veranschaulicht einen Schritt zur Erzeugung der Speicherelektrode (100). Ein die Speicherelektrode bildendes leitendes Material, zum Beispiel störstellendo tiertes Polysilizium, das dieselbe Leitfähigkeit wie der Source-Bereich (14) aufweist, wird auf die gesamte resultierende Struktur, wo sich die Negativstruktur (28) be findet, in einer vorgegebenen Schichtdicke (durch die gestrichelte Linie markiert) aufgebracht. Ein Photolack wird gleichmäßig bis zu dem Maß aufgebracht, daß das leitende Material bedeckt ist, und dann zurückgeätzt, bis die Oberfläche der abgeschiedenen leitenden Schicht teilweise freiliegt. Dabei wird durch Auffüllen des von den durch die Negativstruktur (28) gebildeten Wänden umgrenzten Raums eine Photolackstruktur (72) gebildet. Unter Verwendung der Photolackstruktur (72) als Ätzmaske wird das teilweise freiliegende leitende Material geätzt, um so die Spei cherelektrode (100) fertigzustellen.

Fig. 1E veranschaulicht einen Schritt zur Bildung einer dielektrischen Schicht (110) und einer Plattenelektrode (120). Zuerst werden die Photolack- und Negativstruk turen (72, 28 in Fig. 1D) durch einen Naßätzprozeß entfernt. Ein dielektrisches Material, z. B. eine Oxid/Nitrid/Oxid(ONO)-Struktur oder Ta₂O₅, wird auf die ge samte resultierende Struktur aufgebracht, um die dielektrische Schicht (110) zu bil den. Die Plattenelektrode (120) wird durch Abscheidung eines Materials wie zum Beispiel störstellendotiertes Polysilizium auf die gesamte resultierende Struktur her gestellt.

In dieser ersten Ausführungsform der vorliegenden Erfindung werden Längsbrücken wegen Oberflächeneinbuchtungen durch Planarisierung der Oberfläche der unter den Leiterschichten, z. B. Bitleitung und Speicherelektrode, ausgebildeten Mate rialschicht verhindert. Des weiteren wird ein Kontakt zwischen Leiterschichten durch Abscheidung von Abstandsschichten an den inneren Seitenwänden der Kon taktlöcher verhindert. Diese Maßnahmen steigern die Zuverlässigkeit des Speicher bauelements und sind vorteilhaft für eine höhere Integrationsdichte.

In der nachfolgenden Beschreibung weiterer in den Zeichnungen dargestellter Bei spiele bezeichnen dieselben Bezugszeichen wie in den Fig. 1A bis 1E funktions gleiche Komponenten.

Fig. 4 zeigt einen Querschnitt eines weiteren erfindungsgemäßen Halbleiterspeicher bauelements zur Veranschaulichung eines zweiten Verfahrensbeispiels zu dessen Her stellung. Das zweite Kontaktloch wird hier nach der Bildung einer Abstandsschicht (in Fig. 4 nicht gezeigt, da ein späterer Schritt diese Abstandsschicht wieder ent fernt) auf der in Fig. 1C gezeigten Ätzstopp-Schicht (26) gebildet, so daß sogar der Boden der Speicherelektrode (100) als effektive Kondensatorfläche zur Erhöhung der Zellenkapazität zur Verfügung steht. Die Ätzstopp-Schicht (26) ist zwischen den in neren Seitenwänden des zweiten Kontaktlochs und der zweiten Abstandsschicht (42) angeordnet, so daß die zweite Abstandsschicht später bei einem Naßätzschritt nicht beschädigt wird.

Dieses mit dem zweiten Verfahren hergestellte Halbleiterspeicherbauelement weist eine Zellenkapazität auf, die größer ist als jene des mit dem ersten Verfahren der vorliegenden Erfindung hergestellten Halbleiterspeicherbauelements.

Die Fig. 5A und 5B zeigen Querschnitte eines weiteren erfindungsgemäßen Halb leiterspeicherbauelements zur Veranschaulichung eines dritten Verfahrensbeispiels zu dessen Herstellung, das ein anderes Vorgehen bei der Bildung des ersten und des zweiten Kontaktlochs aufweist.

Unter Verwendung derselben Methode wie in Fig. 1A wird ein Material, das eine Strukturierung dadurch ermöglicht, daß es hinsichtlich anisotropen Ätzens eine von jener des die erste Isolationsschicht bildenden Materials verschiedene Ätzrate auf weist, zum Beispiel Polysilizium oder ein Photolack, auf der gesamten resultierenden Struktur, wo die erste Isolationsschicht (22) und ihre darunterliegende Struktur (das heißt ein Transistor) ausgebildet sind, in einer Dicke von ungefähr 100 nm bis 300 nm aufgebracht. Das abgeschiedene Material wird unter Verwendung der Maskenstruk tur (P3) von Fig. 3 anisotrop geätzt, um eine Struktur (50) für die Ausbildung des ersten Kontaktlochs zu erzeugen. Ein Material mit einer hinsichtlich anisotropen Ätzens von jener des die erste Isolationsschicht bildenden Materials verschiedenen Ätzrate, zum Beispiel Polysilizium im Fall, daß Polysilizium als Material zur Bil dung der Struktur (50) benutzt wird, oder eine eine niedrige Depositionstemperatur ermöglichende Oxidschicht im Fall, daß ein Photolack als Material zur Bildung der Struktur (50) verwendet wird, wird auf der gesamten resultierenden Struktur, wo die Struktur (50) ausgebildet ist, in einer Dicke von ungefähr 50 nm bis 200 nm aufgebracht. Danach wird ein anisotroper Ätzprozeß ausgeführt, um eine dritte Ab standsschicht (52) zu erzeugen. Das erste Kontaktloch (5) wird unter Verwendung der Struktur (50) und der dritten Abstandsschicht (52) als Ätzmaske durch einen anisotropen Ätzprozeß bis hinunter auf die Substratoberfläche gebildet.

Bei der oben beschriebenen ersten Ausführungsform wird, um das Kontaktproblem zwischen den Leiterschichten zu lösen, was die Schwierigkeit beim herkömmlichen Verfahren ausmacht, das erste Kontaktloch unter Verwendung der Maskenstruktur (P3) direkt in der ersten Isolationsschicht (22) und der dielektrischen Schicht (20) und außerdem die erste Abstandsschicht aus isolierendem Material an den inneren Seitenwänden des Kontaktlochs gebildet. Dagegen vermag die dritte Ausführungs form, wie in Fig. 5A gezeigt, die gleiche Isolationswirkung wie die erste Abstands schicht der ersten Ausführungsform dadurch zu erzielen, daß unter Verwendung der Maskenstruktur (P3) auf der ersten Isolationsschicht (22) die Struktur (50) zur Erzeugung des ersten Kontaktlochs, die dritte Abstandsschicht an den inneren Seitenwänden dieser Struktur sowie unter Verwendung der Struktur (50) und der dritten Abstandsschicht als Ätzmaske in der ersten Isolationsschicht (22) und der dielektrischen Schicht (20) das erste Kontaktloch schmaler als die kleinste Struktur breite gebildet werden.

Nachfolgend werden, wie aus Fig. 5b zu ersehen, die Bitleitung (30) und die zweite Isolationsschicht (24) nach dem gleichen Vorgehen wie in der ersten Ausführungs form gebildet. Danach werden mit der gleichen Methodik wie zu Fig. 1B beschrieben, die auf dem Source-Bereich aufgeschichteten Materialien, das heißt die zweite Isolationsschicht (24), die erste Isolationsschicht (22) und die dielektrische Schicht (20), teilweise entfernt, um das zweite Kontaktloch zu bilden, das schmaler als die klein ste Strukturbreite ist. Außerdem werden, wie in der ersten Ausführungsform, eine Speicherelektrode (100), eine dielektrische Schicht (110) und eine Plattenelektrode (120) gebildet, um ein Halbleiterbauelement fertigzustellen, bei dem Speicherzellen, von denen jede einen Transistor und einen Kondensator aufweist, in wiederholter Anordnung auf einem Substrat gebildet werden.

Fig. 6 zeigt ein Layout zur Veranschaulichung weiterer erfindungsgemäßer Verfahren zur Herstellung von Halbleiterspeicherbauelementen. Der Unterschied zum Layout von Fig. 3 besteht darin daß sowohl eine gemeinsame Maskenstruktur (P3) zur Bil dung des ersten und des zweiten Kontaktlochs als auch die Maskenstruktur (P4) zur Bildung der Bitleitung und der vergrabenen Leiterschicht in einer einzigen Mas kenplatte gebildet sind. Hierbei sollte erwähnt werden, daß, wenn die Bitleitung und die vergrabene Leiterschicht mit einer einzigen Maskenplatte gebildet sind, das Gebiet 1 von Fig. 3 in Fig. 6 nicht existiert, da die Maskenstrukturen gemäß ihrer Entwurfsregel erzeugt werden.

Die Fig. 7A, 7B und 7C zeigen Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicherbauelements (längs der Linie B-B′ der Fig. 6) zur Veranschauli chung eines vierten Verfahrensbeispiels zu dessen Herstellung. Im Gegensatz zum ersten, zweiten und dritten Beispiel bildet dieses vierte Verfahren das erste und das zweite Kontaktloch gleichzeitig.

Als erstes veranschaulicht Fig. 7A einen Schritt zur Erzeugung des ersten und des zweiten Kontaktlochs (5) und (7) sowie der ersten und der zweiten Abstandsschicht (40) und (42). Unter Verwendung der gleichen Vorgehensweise wie in Fig. 1A wer den unter Benutzung der Maskenstruktur (P3) von Fig. 6 die erste Isolationsschicht (22) und die dielektrische Schicht (20) teilweise geätzt, um das erste Kontaktloch (5) und erstmals das zweite Kontaktloch (7) auf der resultierenden Struktur, wo sich die erste Isolationsschicht (22) befindet, zu erzeugen. Die erste und die zweite Ab standsschicht (40) und (42) werden auf die gleiche Weise wie zu Fig. 1A beschrieben an den inneren Seitenwänden des ersten und des zweiten Kontaktlochs gebildet.

Fig. 7B veranschaulicht einen Schritt zur Bildung der Bitleitung (30) und einer ver grabenen Leiterschicht (32). Ein leitendes Material, z. B. störstellendotiertes Polysi lizium mit der gleichen Leitfähigkeit wie Source- und Drain-Bereiche (14,16), wird auf der resultierenden Struktur, wo sich die erste und die zweite Abstandsschicht (40) und (42) befinden, abgeschieden, bis das erste Kontaktloch und das zum er stenmal gebildete zweite Kontaktloch aufgefüllt sind. Das leitende Material wird in einer vorgegebenen Dicke bezüglich der Oberfläche der ersten Isolationsschicht (22) abgeschieden. Unter Verwendung der Maskenstruktur (P4) von Fig. 6 wird ein Photoätzprozeß ausgeführt, um die Bitleitung (30) und die vergrabene Leiterschicht (32) zu bilden. Hierbei wirkt die vergrabene Leiterschicht als Zwischenschicht zur Verbindung der Speicherelektrode und des Source-Bereichs (14) des Transistors.

Bei den obigen ersten, zweiten und dritten Verfahrensbeispielen könnte ungünsti genfalls, da das zweite Kontaktloch durch die zweite Isolationsschicht (24), die er ste Isolationsschicht (22) und die dielektrische Schicht (20) hindurch und wegen der Dicke der drei Schichten recht tief gebildet wird, in dem Loch ein Hohlraum erzeugt werden, der dann möglicherweise die Zuverlässigkeit des Bauelements ver mindert. Dagegen ist bei der vierten Verfahrensvariante, da die Speicherelektrode und der Source-Bereich durch die vergrabene Leiterschicht (32) verbunden sind, die Wahrscheinlichkeit für die Entstehung eines solchen Hohlraums ganz beträchtlich reduziert und das Kontaktloch wird funktionszuverlässig gebildet.

Fig. 7C veranschaulicht einen Schritt zur Erzeugung der Speicherelektrode (100), der dielektrischen Schicht (110) und der Plattenelektrode (120). Die zweite Isola tionsschicht (24) wird auf der resultierenden Struktur gebildet, wo sich die Bitleitung (30) und die vergrabene Leiterschicht (32) befinden. Danach wird zum zweitenmal ein zweites Kontaktloch zur Verbindung der vergrabenen Leiterschicht (32) und der Speicherelektrode erzeugt. Die Speicherelektrode (100), die dielektrische Schicht (110) und die Plattenelektrode (120) werden dann ebenso wie im ersten, zweiten und dritten Beispiel gebildet.

Bei der vierten Verfahrensvariante ist es möglich, einen Hohlraum, der im Kontakt loch erzeugt werden könnte, durch Verbindung der Speicherelektrode (100) und des Source-Bereichs (14) des Transistors unter Benutzung der vergrabenen Leiterschicht als Zwischenschicht zu verhindern.

Die Fig. 8A, 8B und 8C zeigen Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicherbauelements zur Veranschaulichung eines fünften Verfahrensbei spiels zu dessen Herstellung. Hierbei werden das erste und das zweite Kontaktloch unter Verwendung der Maskenstruktur von Fig. 6 und des dritten Verfahrensbei spiels gebildet.

Wie aus Fig. 8A zu entnehmen, wird die erste Isolationsschicht (22) unter Ver wendung desselben Verfahrens wie in Fig. 1A gebildet und unter Verwendung der Maskenstruktur von Fig. 6 und nach dem in Fig. 5A gezeigten Verfahren werden eine Struktur (54) zur Erzeugung der Kontaktlöcher und eine Seitenwand-Abstands schicht (56) gebildet. Ein anisotroper Ätzprozeß wird an der gesamten resultierenden Struktur unter Verwendung der Struktur (54) und der Seitenwand-Abstandsschicht (56) als Ätzmaske durchgeführt, um das erste Kontaktloch (5) und erstmals das zweite Kontaktloch (7) zu bilden. Nachfolgend werden, wie aus Fig. 8B ersichtlich, unter Verwendung des gleichen Verfahrens wie in Fig. 7B die Bitleitung (30) und die vergrabene Leiterschicht (32) gebildet. Wie aus Fig. 8C zu entnehmen, wer den unter Verwendung des gleichen Verfahrens wie in Fig. 7C die Speicherelektrode (100), die dielektrische Schicht (110) und die Plattenelektrode (120) erzeugt, um ein Speicherbauelement fertigzustellen, bei dem Speicherzellen in sich wiederholender Anordnung gebildet werden. Hierbei weist jede Speicherzelle einen Transistor und einen Kondensator auf.

Wie oben im Detail beschrieben, wird gemäß des erfindungsgemäßen Verfahrens zur Herstellung eines Halbleiterspeicherbauelements die unter den Leiterschichten, z. B. den Bitleitungen und Speicherelektroden, gebildete Materialschicht planarisiert, um Längsbrücken zu verhindern, die ansonsten aufgrund von deren Oberflächeneinbuch tungen entstehen können. Weiterhin wird, nachdem eine Abstandsschicht direkt an den Seitenwänden des Kontaktlochs oder an den Seitenwänden einer Struktur zur Bildung des Kontaktlochs aufgebracht wurde, ein Kontaktloch erzeugt, das einen Kontakt zwischen Leiterschichten verhindert. Folglich verbessert die vorliegende Erfindung die Zuverlässigkeit von Speicherbauelementen und ist vorteilhaft für die Realisierung einer hohen Bauelementdichte.

Während die Erfindung insbesondere unter Bezugnahme auf bevorzugte Ausfüh rungsformen gezeigt und beschrieben wurde, versteht es sich für den Fachmann, daß verschiedene Änderungen in Form und Details möglich sind, ohne Idee und Umfang der Erfindung, wie durch die beigefügten Ansprüche definiert, zu verlassen.

Claims

1. Halbleiterspeicherbauelement, gekennzeichnet durch

- einen Transistor, der aus einer Source(14)-, einer Drain(16)- und einer Gate- Elektrode (18) besteht,
- eine Bitleitung (30), die über ein erstes Kontaktloch (5) mit dem Drain-Bereich (16) des Transistors kontaktiert ist,
- eine Speicherelektrode (100), die über ein zweites Kontaktloch (7) mit dem Source- Bereich (14) des Transistors kontaktiert ist,
- eine unter der Bitleitung gebildete erste planarisierte Isolationsschicht (22) und
- eine unter der Speicherelektrode gebildete zweite planarisierte Isolationsschicht (24).

2. Halbleiterspeicherbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode unter der Bitleitung und diese unter der Speicherelektrode gebildet ist.

3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine erste Ätzstopp-Schicht (26), eine Plattenelektrode (120) und eine dielektri sche Schicht (110) zwischen der Speicherelektrode und der zweiten Isolationsschicht (24) angeordnet sind.

4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß an den inneren Seitenwänden des ersten und des zweiten Kon taktlochs Abstandsschichten (40) und (42) gebildet sind.

5. Halbleiterspeicherbauelement nach Anspruch 4, dadurch gekennzeichnet, daß eine zweite Ätzstopp-Schicht zwischen die inneren Seitenwände des zweiten Kon taktlochs (7) und die Abstandsschicht (42) eingebracht ist.

6. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, dadurch ge kennzeichnet, daß die erste und die zweite Isolationsschicht (22) und (24) jeweils aus einer oder einer Kombination der folgenden Schichten BPSG, TEOS, Siliziumnitrid, SOG-Schicht und CVD-Oxid bestehen.

7. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Abstandsschichten aus einer oder einer Kombination der folgenden Schichten CVD-Oxid, isolierendes Nitrid, undotiertes Polysilizium, mono kristallines Silizium und PE-TEOS-Oxid bestehen.

8. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 7, dadurch ge kennzeichnet, daß das erste und das zweite Kontaktloch mit einem leitenden Material aufgefüllt sind, das dieselbe Leitfähigkeit wie Drain- und Source-Bereich aufweist.

9. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß in der Mitte des zweiten Kontaktlochs für die Verbindung der Speicherelektrode mit dem Source-Bereich eine vergrabene Leiterschicht (32) ausge bildet ist.

10. Halbleiterspeicherbauelement nach Anspruch 9, dadurch gekennzeichnet, daß die vergrabene Leiterschicht den unteren Teil des zweiten Kontaktlochs füllt und daß die Bitleitung das erste Kontaktloch füllt, wobei die vergrabene Kontaktlochschicht und die Bitleitung eine einzige Schicht bilden.

11. Verfahren zur Herstellung eines Halbleiterspeicherbauelements nach einem der Ansprüche 1 bis 8, gekennzeichnet durch folgende Schritte:

- Bilden der ersten planarisierten Isolationsschicht (22) auf einem Halbleitersub strat, auf dem der Transistor mit der Source(14)-, der Drain(16)- und der Gate- Elektrode (18) ausgebildet ist;
- Erzeugen des ersten Kontaktlochs (5) durch teilweises Entfernen der auf dem Drain-Bereich ausgebildeten ersten Isolationsschicht;
- Bilden der Bitleitung (30), die über das erste Kontaktloch mit dem Drain-Bereich verbunden ist;
- Bilden der zweiten planarisierten Isolationsschicht (24) auf der gesamten resultie renden Struktur;
- Erzeugen des zweiten Kontaktlochs (7) durch teilweises Entfernen der auf dem Source-Bereich ausgebildeten ersten und zweiten Isolationsschicht; und
- Bilden der Speicherelektrode (100), die über das zweite Kontaktloch mit dem Source-Bereich verbunden ist.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß zusätzlich ein Schritt, bei dem eine Isolationsschicht gebildet wird, nach dem Schritt der Bildung des Transistors auf dem Substrat ausgeführt wird.

13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß ein isolie rendes Material, wie z. B. HTO, als Material für die Isolationsschichten verwendet wird.

14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß nach dem Schritt zur Erzeugung des ersten Kontaktlochs zusätzlich ein Schritt zur Bildung der ersten Abstandsschicht an den inneren Seitenwänden des ersten Kontaktlochs ausgeführt wird und daß nach dem Schritt zur Erzeugung des zweiten Kontaktlochs zusätzlich ein Schritt zur Bildung der zweiten Abstandsschicht an den inneren Seitenwänden des zweiten Kontaktlochs ausgeführt wird.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt zur Bil dung der ersten Abstandsschicht an den inneren Seitenwänden des Kontaktlochs un terteilt ist in einen Teilschritt, bei dem ein isolierendes Material mit einer hinsichtlich eines ersten anisotropen Ätzprozesses gegenüber jener der ersten Isolationsschicht verschiedenen Ätzrate auf die gesamte resultierende Struktur aufgebracht wird, und in einen Teilschritt, bei dem der erste anisotrope Ätzprozeß an der gesamten resul tierenden Struktur ausgeführt wird, und daß der Schritt zur Bildung der zweiten Abstandsschicht an den inneren Seitenwänden des zweiten Kontaktlochs unterteilt ist in einen Teilschritt, bei dem ein isolierendes Material mit einer hinsichtlich eines zweiten anisotropen Ätzprozesses gegenüber jener der zweiten Isolationsschicht ver schiedenen Ätzrate auf die gesamte resultierende Struktur aufgebracht wird, und in einen Teilschritt, bei dem der zweite anisotrope Ätzprozeß an der gesamten resul tierenden Struktur ausgeführt wird.

16. Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die erste und die zweite Isolationsschicht aus einer oder einer Kombination der folgenden Schichten BPSG, TEOS-Oxid, Siliziumnitrid, SOG und CVD-Oxid bestehen.

17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, daß die erste und die zweite Abstandsschicht aus einer oder einer Kombination der fol genden Schichten CVD-Oxid, isolierendes Nitridmaterial, undotiertes Polysilizium, monokristallines Silizium und PE-TEOS-Oxid bestehen.

18. Verfahren nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, daß der Schritt zur Bildung des ersten Kontaktlochs unterteilt ist in einen Teilschritt zur Abscheidung einer Materialschicht, auf welcher eine erste Struktur zur Bildung des ersten Kontaktlochs erzeugt wird, auf der gesamten resultierenden Struktur, auf welcher die erste Isolationsschicht gebildet ist, einen Teilschritt zur Bildung einer dritten Abstandsschicht auf den inneren Seitenwänden der ersten Struktur und ei nen Teilschritt zur Ausführung eines anisotropen Ätzprozesses an der resultierenden Struktur, wobei die erste Struktur und die dritte Abstandsschicht als Ätzmasken ver wendet werden und die Substratoberfläche als Endpunkt des Ätzvorgangs gewählt wird, und daß der Schritt zur Bildung des zweiten Kontaktlochs unterteilt ist in einen Teilschritt zur Abscheidung einer Materialschicht, auf welcher eine zweite Struktur zur Bildung des zweiten Kontaktlochs erzeugt wird, auf der gesamten resultieren den Struktur, auf welcher die zweite Isolationsschicht gebildet ist, einen Teilschritt zur Bildung einer vierten Abstandsschicht auf den inneren Seitenwänden der zwei ten Struktur und einen Teilschritt zur Ausführung eines anisotropen Ätzprozesses an der resultierenden Struktur, wobei die zweite Struktur und die vierte Abstands schicht als Ätzmasken verwendet werden und die Substratoberfläche als Endpunkt des Ätzvorgangs gewählt wird.

19. Verfahren zur Herstellung eines Halbleiterspeicherbauelements nach An spruch 9 oder 10, gekennzeichnet durch folgende Schritte:

- Bilden der ersten planarisierten Isolationsschicht (22) auf einem Halbleitersub strat, auf dem der Transistor mit der Source-, der Drain- und der Gate-Elektrode ausgebildet ist;
- Erzeugen des ersten Kontaktlochs (5) und erstmals des zweiten Kontaktlochs (7) durch teilweises Entfernen der auf dem Drain- und dem Source-Bereich ausgebilde ten ersten Isolationsschicht;
- Bilden der Bitleitung (30), die über das erste Kontaktloch mit dem Drain-Bereich kontaktiert ist, und der vergrabenen Leiterschicht (32), die über das erstmals er zeugte zweite Kontaktloch mit dem Source-Bereich kontaktiert ist;
- Bilden der zweiten planarisierten Isolationsschicht auf der gesamten resultieren den Struktur;
- erneutes Erzeugen des zweiten Kontaktlochs durch teilweises Entfernen der auf der vergrabenen Leiterschicht ausgebildeten zweiten Isolationsschicht; und
- Bilden der Speicherelektrode, die über die vergrabene Leiterschicht mit dem Source-Bereich verbunden ist.