DE4220497A1 - SEMICONDUCTOR MEMORY COMPONENT AND METHOD FOR THE PRODUCTION THEREOF - Google Patents

SEMICONDUCTOR MEMORY COMPONENT AND METHOD FOR THE PRODUCTION THEREOF

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Description

Die vorliegende Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und ein Verfahren zu dessen Herstellung.The present invention relates to a semiconductor memory device and a Process for its production.

In letzter Zeit wurden Packungsdichte und Leistungsfähigkeit von VLSI-Bauelemen­ ten beträchtlich verbessert. Auf dem Gebiet der DRAMs vom MOS-Typ wurde für solche mit 16 Mb mit der Massenproduktion begonnen, wobei sich die Forschung nun auf DRAMs mit Integrationsdichten von 64 Mb und mehr konzentriert. Bei diesen DRAMs mit höherem Integrationsgrad wurden, da ihre Zellengröße winzig klein wird (kleiner als ungefähr 1,5 µm2), verschiedene dreidimensionale Konden­ satorstrukturen oder Dielektrika mit hoher Dielektrizitätskonstante, wie z. B. eine Ta2O5-Schicht, erwogen.Packaging density and performance of VLSI devices have recently been significantly improved. In the field of MOS type DRAMs, mass production has started for those with 16 Mb, and research is now focused on DRAMs with integration densities of 64 Mb and more. In these DRAMs with a higher degree of integration, since their cell size becomes tiny (smaller than approximately 1.5 μm 2 ), various three-dimensional capacitor structures or dielectrics with a high dielectric constant, such as, for. B. a Ta 2 O 5 layer is considered.

Eine kleinere Zellengröße wird durch Reduzierung des Abstands zwischen den eine Zelle bildenden Leiterschichten möglich. Aufgrund der höheren Integrationsdichte wird in DRAMs der Abstand zwischen Gate-Elektroden, die gemäß Entwurfsregel auf eine minimale Strukturgröße gesetzt sind, mindestens so klein wie die minimale Strukturgröße einer Kontaktöffnung für die Verbindung einer Bitleitung mit einem Drain-Bereich oder einer solchen für die Verbindung einer Speicherelektrode mit einem Source-Bereich. Dies verschlechtert die Bauelementzuverlässigkeit.A smaller cell size is achieved by reducing the distance between the one Cell-forming conductor layers possible. Because of the higher integration density is the distance between gate electrodes in DRAMs, which according to the design rule are set to a minimum structure size, at least as small as the minimum Structure size of a contact opening for connecting a bit line to a Drain area or such for connecting a storage electrode a source area. This degrades device reliability.

Fig. 3 zeigt ein Layout eines Halbleiterspeicherbauelements zur Erläuterung eines bekannten und eines erfindungsgemäßen Herstellungsverfahrens. In Fig. 3 stellt ein Bereich, der durch eine ein zickzackförmiges Gebiet umreißende, gestrichelte Linie definiert ist, eine Maskenstruktur (P1) für die Bildung einer Feldoxidschicht zur Einteilung eines Substrats in einen aktiven und einen nicht-aktiven Bereich dar. Die von durchgezogenen Linien über das Substrat verteilt definierten Rechteck-Bereiche sind Maskenstrukturen (P2) zur Bildung von Gate-Elektroden (Wortleitung). Ein Bereich, der in der Mitte des Substrats durch ein durchgezogenes Quadrat mit sich diagonal kreuzenden Linien definiert ist, stellt eine Maskenstruktur (P3) für die Bildung eines Kontaktlochs zur Verbindung eines Drain-Bereichs eines Transistors mit einer Bitleitung dar. Ein Bereich, der durch eine strichpunktierte Linie definiert ist, die ein horizontales Rechteck umreißt und die Maskenstruktur (P3) enthält, stellt eine Maskenstruktur (P4) zur Bildung der Bitleitung dar. Bereiche innerhalb der Enden der Maskenstruktur (P1), die durch ein durchgezogenes Quadrat mit einer diagonal kreuzenden Linie definiert sind, stellen eine Maskenstruktur (PS) für die Verbindung einer Speicherelektrode mit einem Source-Bereich des Transistors dar. FIG. 3 shows a layout of a semiconductor memory component for explaining a known and an inventive manufacturing method. In FIG. 3, an area defined by a dashed line outlining a zigzag area represents a mask structure (P1) for the formation of a field oxide layer for dividing a substrate into an active and a non-active area. That of solid lines Rectangular areas defined over the substrate are mask structures (P2) for forming gate electrodes (word lines). A region defined in the center of the substrate by a solid square with diagonally crossing lines represents a mask structure (P3) for the formation of a contact hole for connecting a drain region of a transistor to a bit line A dash-dotted line is defined, which outlines a horizontal rectangle and contains the mask structure (P3), represents a mask structure (P4) for the formation of the bit line. Areas within the ends of the mask structure (P1), which are crossed by a solid square with a diagonally crossing Line defined are a mask structure (PS) for connecting a storage electrode to a source region of the transistor.

Das Layout nach Fig. 3 dient der Erzeugung einer Speicherzelle minimaler Größe, die gemäß ihrer Entwurfsregel mit minimaler Strukturgröße gebildet ist. In Fig. 3 bezeichnen elliptische Bereiche I, II und III Teilgebiete, in denen Leiterschichten, die wegen ihrer unterschiedlichen Funktionen nicht miteinander in Kontakt sein sollten, teilweise miteinander in Kontakt kommen, wenn die Speicherzelle gemäß des Entwurfs hergestellt wird. Hierbei bezeichnet der Bereich I ein mit der Spei­ cherelektrode und der Bitleitung in Kontakt stehendes Gebiet, der Bereich II ein mit der Speicherelektrode und der Gate-Elektrode in Kontakt stehendes Gebiet und der Bereich III ein mit der Bitleitung und der Gate-Elektrode in Kontakt stehendes Gebiet.The layout according to FIG. 3 is used to create a memory cell of minimal size, which is designed according to its design rule with a minimal structure size. In Fig. 3, elliptical areas I, II and III denote sub-areas in which conductor layers, which should not be in contact with one another because of their different functions, come into contact with one another when the memory cell is produced in accordance with the design. Here, the area I denotes an area in contact with the storage electrode and the bit line, the area II in an area in contact with the storage electrode and the gate electrode, and the area III in contact with the bit line and the gate electrode Territory.

Fig. 2 zeigt einen Querschnitt eines mit einem bekannten Verfahren hergestellten Halbleiterspeicherbauelements entlang der Linie A-A′ von Fig. 3. Fig. 2 shows a cross section of a semiconductor memory device produced by a known method along the line AA 'of Fig. 3rd

In Fig. 2 bezeichnen kreisförmige Gebiete (A), die den Bereich III des Layouts ver­ anschaulichen, Kontaktgebiete einer Bitleitung (30) mit Gate-Elektroden (18). Um die Zellengröße zu minimieren, ist der Abstand zwischen den Gate-Elektroden gleich der Breite eines Kontaktlochs zur Bitleitungsverbindung gewählt. In dem gemäß dieses Layouts hergestellten Halbleiterspeicherbauelement von Fig. 2 stehen jedoch die Gate-Elektroden und die Bitleitung - im Gebiet (A) - miteinander in Kontakt, da eine Seite der Gate-Elektroden aufgrund eines Ätzprozesses zur Erzeugung des Kontaktlochs im Inneren des Kontaktlochs freiliegt. Das Kontaktproblem zwischen Leiterschichten unterschiedlicher Funktion tritt außer im Gebiet (A) im allgemeinen in den Bereichen I, II und III von Fig. 3 auf. Dies ist ein Hauptgrund für eine Lahmlegung der normalen Betriebsweise. Kreisförmige Bereiche (B) bezeichnen Gebiete mit einer wegen darunterliegender Strukturen (Transistor und Bitleitung in Fig. 2) übermäßig eingebuchteten Oberfläche. In diesen Bereichen besteht eine hohe Wahrscheinlichkeit für die Erzeugung von Längsbrücken ("Stringer") während eines Prozesses, bei dem leitendes Material abgeschieden und geätzt wird, um eine Speicherelektrode zu bilden. Solche Längsbrücken tragen zur Abnahme der Bau­ elementzuverlässigkeit bei und werden häufig in Gebieten mit stark eingebuchteten Oberflächen gebildet.In Fig. 2 denote circular areas (A), which illustrate the area III of the layout, contact areas of a bit line ( 30 ) with gate electrodes ( 18 ). In order to minimize the cell size, the distance between the gate electrodes is selected to be equal to the width of a contact hole for the bit line connection. In the semiconductor memory device of FIG. 2 manufactured according to this layout, however, the gate electrodes and the bit line - in region (A) - are in contact with one another, since one side of the gate electrodes is exposed inside the contact hole due to an etching process for producing the contact hole . The contact problem between conductor layers of different functions generally occurs in areas I, II and III of FIG. 3, except in area (A). This is a major reason for the normal operation to be paralyzed. Circular areas (B) denote areas with an excessively indented surface because of underlying structures (transistor and bit line in FIG. 2). In these areas, there is a high likelihood of stringer formation during a process in which conductive material is deposited and etched to form a storage electrode. Such longitudinal bridges contribute to the decrease in building element reliability and are often formed in areas with heavily indented surfaces.

Da das mit dem obigen herkömmlichen Verfahren hergestellte Halbleiterspeicherbau­ element das Problem der Längsbrückenerzeugung in Gebieten aufweist, die stark ein­ gebuchtete Oberflächen aufweisen oder mit den Leiterschichten in Kontakt stehen, ist ein solches Halbleiterbauelement für Speicherbauelemente mit Integrationsdich­ ten von 64 Mb und mehr ungeeignet.Since the semiconductor memory device manufactured by the above conventional method element has the problem of longitudinal bridge generation in areas that are heavily have booked surfaces or are in contact with the conductor layers, is such a semiconductor device for memory devices with integration 64 Mb and more unsuitable.

Aufgabe der Erfindung ist die Schaffung eines Halbleiterspeicherbauelements mit ho­ her Integrationsdichte und Zuverlässigkeit sowie die Bereitstellung eines geeigneten Verfahrens zur Herstellung eines derartigen Halbleiterspeicherbauelements.The object of the invention is to provide a semiconductor memory device with ho integration density and reliability as well as the provision of a suitable Method for producing such a semiconductor memory component.

Diese Aufgabe wird durch ein Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 1 sowie durch ein Verfahren zu dessen Herstellung mit den Merkma­ len des Patentanspruchs 11 oder des Patentanspruchs 19 gelöst. Dabei werden Zu­ verlässigkeit und Integrationsdichte des Halbleiterspeicherbauelements z. B. dadurch gesteigert, daß Längsbrücken wegen Oberflächeneinbuchtungen durch Planarisierung der Oberfläche der unter den Leiterschichten liegenden Materialschicht verhindert werden. Des weiteren wird ein Kontakt zwischen Leiterschichten durch Abscheidung von Abstandsschichten an den inneren Seitenwänden von Kontaktlöchern verhindert.This object is achieved by a semiconductor memory component with the features of Claim 1 and by a method for its production with the Merkma len of claim 11 or claim 19 solved. Doing so Reliability and integration density of the semiconductor memory device z. B. thereby increased longitudinal bridges due to surface indentations through planarization prevents the surface of the material layer lying under the conductor layers will. Furthermore, there is contact between conductor layers by deposition prevented by spacing layers on the inner side walls of contact holes.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Unteransprüchen.Further features and advantages of the invention emerge from the subclaims.

Bevorzugte Ausführungsformen der Erfindung, die nachfolgend beschrieben werden, sowie zu deren besserem Verständnis das oben beschriebene bekannte Halbleiter­ speicherbauelement sind in den beigefügten Zeichnungen dargestellt.Preferred embodiments of the invention, which are described below, as well as the known semiconductor described above for their better understanding memory device are shown in the accompanying drawings.

Fig. 1A bis 1E zeigen Querschnitte eines erfindungsgemäßen Halbleiterspeicher­ bauelements zur Veranschaulichung eines ersten Verfahrensbei­ spiels zu dessen Herstellung, Figs. 1A to 1E show cross-sections of a semiconductor memory device according to the invention for illustrating a first Verfahrensbei game for the preparation thereof,

Fig. 2 einen Querschnitt eines mit einem bekannten Verfahren hergestell­ ten Halbleiterspeicherbauelements, Fig. 2 shows a cross section of a hergestell th by a known method the semiconductor memory device,

Fig. 3 ein Layout eines Halbleiterspeicherbauelements zur Veranschauli­ chung sowohl des bekannten als auch erfindungsgemäßer Herstel­ lungsverfahren, Fig. 3 shows a layout of a semiconductor memory device for Veranschauli monitoring both the transmission method known as well as the invention herstel,

Fig. 4 einen Querschnitt eines weiteren erfindungsgemäßen Halbleiter­ speicherbauelements zur Veranschaulichung eines zweiten Verfah­ rensbeispiels zu dessen Herstellung, Fig. 4 is a cross sectional view of another semiconductor inventive memory device for illustrating a second procedural rensbeispiels for its production,

Fig. 5A und 5B Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicher­ bauelements zur Veranschaulichung eines dritten Verfahrensbei­ spiels zu dessen Herstellung, Fig. 5A and 5B are cross-sections of another semiconductor memory device according to the invention for illustrating a third Verfahrensbei game, for its preparation

Fig. 6 ein Layout zur Veranschaulichung weiterer erfindungsgemäßer Ver­ fahren zur Herstellung von Halbleiterspeicherbauelementen, Fig. 6 is a layout of further illustrating the invention Ver drive for the production of semiconductor memory devices,

Fig. 7A bis 7C Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicher­ bauelements zur Veranschaulichung eines vierten Verfahrensbei­ spiels zu dessen Herstellung und FIGS. 7A to 7C are cross sections of another semiconductor memory device according to the invention for illustrating a fourth Verfahrensbei game for its preparation and

Fig. 8A bis 8C Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicher­ bauelements zur Veranschaulichung eines fünften Verfahrensbei­ spiels zu dessen Herstellung. FIGS. 8A to 8C are cross-sections of another semiconductor memory device according to the invention for illustration of a fifth game Verfahrensbei for its production.

In den Fig. 1A-1E veranschaulicht zunächst Fig. 1A einen Schritt zur Erzeugung eines ersten Kontaktlochs (5) zur Verbindung einer Bitleitung mit einem Drain- Bereich (16) eines Transistors und einer ersten Abstandsschicht (40) an den inneren Seitenwänden des ersten Kontaktlochs. Transistoren mit einer gemeinsamen Drain- Elektrode (16) und jeweiligen Source(14)- und Gate-Elektroden (18) werden auf einem aktiven Bereich eines Halbleitersubstrats (10) gebildet, das in aktive und nicht-aktive Bereiche aufgeteilt ist. Um die Transistoren von anderen, in späte­ ren Schritten gebildeten, Leiterschichten zu isolieren, wird eine dielektrische Schicht (20) gebildet, indem das gesamte Substrat dort, wo sich die Transistoren befin­ den, mit einem isolierenden Material, wie z. B. einem Hochtemperaturoxid (HTO), in einer Dicke von ungefähr 50 nm bis 200 nm bedeckt wird. Anschließend wird zur Erzeugung einer ebenen Oberfläche ein isolierendes Material, das aus einer oder einer Kombination der folgenden Schichten BPSG(Bor-Phosphorsilikatglas), TEOS(Tetra-Äthyl-Orthosilikat)-Oxid, Si3N4, SOG(Spin-on-Glas) und aus chemi­ scher Gasphasenabscheidung gewonnenes (CVD-) Oxid besteht, in einer Dicke von ungefähr 300 nm bis 500 nm und bei einer Temperatur von unter ungefähr 400°C aufgebracht. Danach wird das isolierende Material bei ungefähr 800°C bis 900°C auf­ geschmolzen, um eine erste Isolationsschicht (22) mit einer gleichmäßigen Oberfläche zu bilden. Unter Benutzung der Maskenstruktur (P3) von Fig. 3 werden die dielek­ trische Schicht (20) und die erste Isolationsschicht (22) teilweise geätzt, um das erste Kontaktloch (5) für die Verbindung der Bitleitung mit dem Drain-Bereich zu erzeugen. In diesem Beispiel wird von den obigen Materialien zur Bildung der ersten Isolationsschicht insbesondere BPSG verwendet. Das erste Kontaktloch legt hierbei eine Seite der Gate-Elektroden (18) frei, da der Prozeß gemäß des Layouts (Fig. 3) zur Bildung einer Zelle mit minimaler Größe durchgeführt wird.In Figs. 1A-1E, first 1A illustrates Fig. A step of forming a first contact hole (5) for connecting a bit line to a drain region (16) of a transistor and a first spacer layer (40) on the inner side walls of the first contact hole . Transistors with a common drain electrode ( 16 ) and respective source ( 14 ) and gate electrodes ( 18 ) are formed on an active area of a semiconductor substrate ( 10 ), which is divided into active and non-active areas. In order to isolate the transistors from other conductor layers formed in later steps, a dielectric layer ( 20 ) is formed by covering the entire substrate where the transistors are with an insulating material, such as, for. B. a high temperature oxide (HTO), is covered in a thickness of about 50 nm to 200 nm. Subsequently, to produce a flat surface, an insulating material consisting of one or a combination of the following layers BPSG (boron-phosphorosilicate glass), TEOS (tetra-ethyl-orthosilicate) oxide, Si 3 N 4 , SOG (spin-on-glass ) and obtained from chemical vapor deposition (CVD) oxide, applied in a thickness of approximately 300 nm to 500 nm and at a temperature of below approximately 400 ° C. The insulating material is then melted at approximately 800 ° C to 900 ° C to form a first insulation layer ( 22 ) with a uniform surface. Using the mask structure (P3) of FIG. 3, the dielectric layer ( 20 ) and the first insulation layer ( 22 ) are partially etched to produce the first contact hole ( 5 ) for connecting the bit line to the drain region. In this example, BPSG is used in particular of the above materials to form the first insulation layer. The first contact hole exposes one side of the gate electrodes ( 18 ) since the process according to the layout ( FIG. 3) is carried out to form a cell with a minimal size.

Ein isolierendes Material mit einer von jener der ersten Isolationsschicht (22) ver­ schiedenen Ätzrate für anisotropes Ätzen, das aus einer oder einer Kombination der folgenden Schichten CVD-Oxid, Si3N4-Isolator, nicht-störstellendotiertes Poly­ silizium, monokristallines Silizium und plasmaverstärktes TEOS(PE-TEOS)-Oxid besteht, wird auf das gesamte Substrat, wo das erste Kontaktloch (5) ausgebildet ist, in einer Dicke von ungefähr 50 nm bis 200 nm (dargestellt durch die gestrichelte Linie) aufgebracht. An der resultierenden Struktur wird ein anisotroper Ätzprozeß ausgeführt, um die erste Abstandsschicht (40) an den inneren Seitenwänden des er­ sten Kontaktlochs (5) zu bilden. In diesem Beispiel wird von den die erste Abstands­ schicht bildenden Materialien insbesondere die CVD-Oxidschicht verwendet. Hier­ durch wird, da die erste Abstandsschicht zur Bedeckung der inneren Seitenwände des ersten Kontaktlochs gebildet wird, die an den inneren Seitenwänden des ersten Kontaktlochs freiliegende Seite der Gate-Elektroden davor bewahrt, mit einer in einem späteren Schritt gebildeten Bitleitung in Kontakt zu kommen. Dies vermag effektiv die Lahmlegung der Bauelementfunktion aufgrund des Kontakts zwischen Leiterschichten, der vom bekannten Verfahren verursacht wird, zu verhindern.An insulating material with a different from that of the first insulation layer ( 22 ) different etching rate for anisotropic etching, which consists of one or a combination of the following layers of CVD oxide, Si 3 N 4 insulator, non-impurity-doped poly silicon, monocrystalline silicon and plasma-reinforced TEOS (PE-TEOS) oxide is applied to the entire substrate, where the first contact hole ( 5 ) is formed, in a thickness of approximately 50 nm to 200 nm (represented by the dashed line). An anisotropic etching process is performed on the resulting structure to form the first spacer layer ( 40 ) on the inner side walls of the first contact hole ( 5 ). In this example, of the materials forming the first spacer layer, the CVD oxide layer in particular is used. Hereby, since the first spacer layer is formed to cover the inner side walls of the first contact hole, the side of the gate electrodes exposed on the inner side walls of the first contact hole is prevented from coming into contact with a bit line formed in a later step. This can effectively prevent the device function from being paralyzed due to the contact between conductor layers caused by the known method.

Fig. 1B veranschaulicht einen Schritt zur Erzeugung der Bitleitung (30), eines zwei­ ten Kontaktlochs (7) und einer zweiten Abstandsschicht (42). Wie aus Fig. 1B er­ sichtlich, wird ein leitendes Material für die Erzeugung der Bitleitung, z. B. störstel­ lendotiertes Polysilizium, das die gleiche Leitfähigkeit wie die Source-Bereiche auf­ weist, auf dem gesamten Substrat, wo sich die erste Abstandsschicht (40) befindet, in einer Dicke von ungefähr 50 nm und bis das erste Kontaktloch aufgefüllt ist abgeschieden. Ein Silizid, z. B. Wolframsilizid (WSi), bedeckt dünn die Polysili­ ziumschicht. Unter Verwendung der Maskenstruktur (P4) von Fig. 3 wird an der resultierenden Struktur ein anisotroper Ätzprozeß ausgeführt, um die Bitleitung (30) zu bilden. Hierbei werden das störstellendotierte Polysilizium und das Wolframsi­ lizid auf die erste Isolationsschicht (22), die eine gleichmäßige Oberfläche aufweist, geschichtet, so daß die durch Einbuchtungen aufgrund darunterliegender Strukturen erzeugten Längsbrücken verhindert werden. FIG. 1B illustrates a step for producing the bit line ( 30 ), a second contact hole ( 7 ) and a second spacer layer ( 42 ). As can be seen from FIG. 1B, a conductive material for the generation of the bit line, e.g. B. störstel lendotierte polysilicon, which has the same conductivity as the source regions, on the entire substrate where the first spacer layer ( 40 ) is located, in a thickness of about 50 nm and until the first contact hole is filled. A silicide, e.g. B. tungsten silicide (WSi), thinly covers the polysilicon layer. An anisotropic etching process is performed on the resulting structure using the mask structure (P4) of FIG. 3 to form the bit line ( 30 ). Here, the impurity-doped polysilicon and the Wolframsi lizid layered on the first insulation layer ( 22 ), which has a uniform surface, so that the longitudinal bridges generated by indentations due to underlying structures are prevented.

Eine solche Längsbrücke kann leicht bei beträchtlich eingebuchteten Oberflächen, wie im Gebiet (B) von Fig. 2, auftreten. Eine Längsbrücke verbindet jedoch Leiter­ schichten, die elektrisch voneinander isoliert sein sollten, brückenartig, wodurch die Zuverlässigkeit des Bauelements verschlechtert wird.Such a longitudinal bridge can easily occur on significantly indented surfaces, such as in area (B) of FIG. 2. However, a longitudinal bridge connects conductor layers, which should be electrically insulated from one another, in a bridge-like manner, as a result of which the reliability of the component is impaired.

Wie aus Fig. 1B zu ersehen, verhindert die Erfindung das Auftreten von Längsbrüc­ ken, da die Leiterschicht zur Bildung der Bitleitung erst abgeschieden wird, nachdem die Oberfläche der unter der Bitleitung (30) liegenden Struktur (eine Struktur, die vor der Bitleitung gebildet wird und aus einer Materialschicht besteht) planarisiert wurde. Eines oder eine Kombination der Materialien, die in der Beschreibung der Fig. 1A für die Bildung der ersten Isolationsschicht (22) erwähnt wurden, wird in einer Dicke von ungefähr 300 nm bis 500 nm auf der gesamten resultierenden Struk­ tur, wo die Bitleitung (30) gebildet wird, aufgebracht, bis die Oberfläche gleichmäßig ist, um so eine zweite Isolationsschicht (24) zu bilden. Die Erfindung verwendet ins­ besondere BPSG. Unter Verwendung der Maskenstruktur (PS) von Fig. 3 werden die auf den Source-Bereich (14) des Transistors geschichteten Materialien, das heißt die dielektrische Schicht (20), die erste (22) und die zweite (24) Isolationsschicht, teilweise geätzt, um das zweite Kontaktloch (7) zu bilden. Hierzu ist, wie bereits oben beschrieben, wiederum zu erwähnen, daß eine Seite jeder Gate-Elektrode an den inneren Seitenwänden des zweiten Kontaktlochs (7) freiliegt.As can be seen from FIG. 1B, the invention prevents longitudinal bridges from occurring, since the conductor layer for forming the bit line is only deposited after the surface of the structure lying under the bit line ( 30 ) (a structure which is formed in front of the bit line) and consists of a layer of material) was planarized. One or a combination of the materials mentioned in the description of FIG. 1A for the formation of the first insulation layer ( 22 ) is in a thickness of approximately 300 nm to 500 nm on the entire resulting structure, where the bit line ( 30 ) is applied until the surface is uniform so as to form a second insulation layer ( 24 ). The invention uses BPSG in particular. Using the mask structure (PS) of FIG. 3, the materials layered on the source region ( 14 ) of the transistor, i.e. the dielectric layer ( 20 ), the first ( 22 ) and the second ( 24 ) insulation layer, are partially etched to form the second contact hole ( 7 ). As already described above, it should again be mentioned that one side of each gate electrode is exposed on the inner side walls of the second contact hole ( 7 ).

Eines oder eine Kombination der Materialien, die in der Beschreibung der Fig. 1A für die Bildung der ersten Abstandsschicht angeführt wurden, wird auf der gesamten re­ sultierenden Struktur, wo das zweite Kontaktloch gebildet wurde, in einer Dicke von ungefähr 50 nm bis 200 nm (mit einer gestrichelten Linie markiert) aufgebracht und anisotrop geätzt, um die zweite Abstandsschicht (42) zu erzeugen. Für die zweite Abstandsschicht (42) wird in diesem Beispiel der Erfindung die CVD-Oxidschicht verwendet. Die zweite Abstandsschicht wird gebildet, um die inneren Seitenwände des zweiten Kontaktlochs zu bedecken. Hierdurch wird erreicht, die freiliegende Seite jeder Gate-Elektrode mittels der zweiten Abstandsschicht (42) von einer an­ deren Leiterschicht, z. B. einer später gebildeten Speicherelektrode, zu isolieren. One or a combination of the materials given in the description of FIG. 1A for the formation of the first spacer layer is deposited on the entire resulting structure where the second contact hole was formed in a thickness of approximately 50 nm to 200 nm ( marked with a broken line) and anisotropically etched to produce the second spacer layer ( 42 ). The CVD oxide layer is used for the second spacer layer ( 42 ) in this example of the invention. The second spacer layer is formed to cover the inner sidewalls of the second contact hole. This achieves the exposed side of each gate electrode by means of the second spacer layer ( 42 ) from one of its conductor layers, e.g. B. a later formed storage electrode to isolate.

Fig. 1C veranschaulicht einen Schritt zur Bildung einer Negativstruktur (28) für die Erzeugung der Speicherelektrode. Hierzu wird ein leitendes, die Speicherelek­ trode bildendes Material, zum Beispiel störstellendotiertes Polyzilizium, das dieselbe Leitfähigkeit wie der Source-Bereich (14) aufweist, auf der resultierenden Struktur, wo sich die zweite Abstandsschicht (42) befindet, abgeschieden und geätzt. Der Schritt wird wiederholt, bis das zweite Kontaktloch aufgefüllt ist (hier handelt es ich um einen Schritt, bei dem das zweite Kontaktloch aufgefüllt wird), um so eine Säulenelektrode (100a) zu bilden, die die Speicherelektrode mit dem Source-Bereich (14) verbindet. Ein Material zur Bildung einer Ätzstopp-Schicht (26), zum Beispiel ein Nitrid, wird in einer Dicke von ungefähr 100 nm auf die gesamte resultierende Struktur aufgebracht. Danach wird ein isolierendes Material, das hinsichtlich eines Naßätzprozesses eine Ätzrate aufweist, die gegenüber jener des Materials, aus dem die Ätzstopp-Schicht besteht, verschieden ist, zur Bildung der Negativstruktur auf der gesamten resultierenden Struktur in einer Dicke von ungefähr 600 nm aufge­ bracht. Die Negativstruktur (28) wird durch teilweises Ätzen der Ätzstopp-Schicht (26) und des isolierenden Materials für die Bildung der Negativstruktur unter Ver­ wendung einer in Fig. 3 nicht gezeigten Maskenstruktur fertiggestellt. Fig. 1C illustrates a step of forming a negative structure (28) for generating the storage electrode. For this purpose, a conductive material forming the storage electrode, for example impurity-doped polyilicon, which has the same conductivity as the source region ( 14 ), is deposited and etched on the resulting structure, where the second spacer layer ( 42 ) is located. The step is repeated until the second contact hole is filled (here I am dealing with a step in which the second contact hole is filled), so as to form a column electrode ( 100 a) which connects the storage electrode with the source region ( 14 ) connects. A material for forming an etch stop layer ( 26 ), for example a nitride, is applied to the entire resulting structure in a thickness of approximately 100 nm. Thereafter, an insulating material having an etching rate which is different from that of the material of which the etching stop layer is made with respect to a wet etching process is applied to form the negative structure on the entire resulting structure in a thickness of about 600 nm. The negative structure ( 28 ) is completed by partially etching the etch stop layer ( 26 ) and the insulating material for the formation of the negative structure using a mask structure not shown in FIG. 3.

Fig. 1D veranschaulicht einen Schritt zur Erzeugung der Speicherelektrode (100). Ein die Speicherelektrode bildendes leitendes Material, zum Beispiel störstellendo­ tiertes Polysilizium, das dieselbe Leitfähigkeit wie der Source-Bereich (14) aufweist, wird auf die gesamte resultierende Struktur, wo sich die Negativstruktur (28) be­ findet, in einer vorgegebenen Schichtdicke (durch die gestrichelte Linie markiert) aufgebracht. Ein Photolack wird gleichmäßig bis zu dem Maß aufgebracht, daß das leitende Material bedeckt ist, und dann zurückgeätzt, bis die Oberfläche der abgeschiedenen leitenden Schicht teilweise freiliegt. Dabei wird durch Auffüllen des von den durch die Negativstruktur (28) gebildeten Wänden umgrenzten Raums eine Photolackstruktur (72) gebildet. Unter Verwendung der Photolackstruktur (72) als Ätzmaske wird das teilweise freiliegende leitende Material geätzt, um so die Spei­ cherelektrode (100) fertigzustellen. Figure 1D illustrates a step to create the storage electrode ( 100 ). A conductive material forming the storage electrode, for example, polysilicon, which has the same conductivity as the source region ( 14 ), is applied to the entire resulting structure, where the negative structure ( 28 ) is, in a predetermined layer thickness (by the dashed line marked) applied. A photoresist is applied evenly to the extent that the conductive material is covered and then etched back until the surface of the deposited conductive layer is partially exposed. A photoresist structure ( 72 ) is formed by filling the space bounded by the walls formed by the negative structure ( 28 ). Using the photoresist structure ( 72 ) as an etching mask, the partially exposed conductive material is etched so as to complete the storage electrode ( 100 ).

Fig. 1E veranschaulicht einen Schritt zur Bildung einer dielektrischen Schicht (110) und einer Plattenelektrode (120). Zuerst werden die Photolack- und Negativstruk­ turen (72, 28 in Fig. 1D) durch einen Naßätzprozeß entfernt. Ein dielektrisches Material, z. B. eine Oxid/Nitrid/Oxid(ONO)-Struktur oder Ta2O5, wird auf die ge­ samte resultierende Struktur aufgebracht, um die dielektrische Schicht (110) zu bil­ den. Die Plattenelektrode (120) wird durch Abscheidung eines Materials wie zum Beispiel störstellendotiertes Polysilizium auf die gesamte resultierende Struktur her­ gestellt. Fig. 1E illustrates a step of forming a dielectric layer (110) and a plate electrode (120). First, the photoresist and negative structures ( 72 , 28 in Fig. 1D) are removed by a wet etch process. A dielectric material, e.g. B. an oxide / nitride / oxide (ONO) structure or Ta 2 O 5 , is applied to the entire resultant structure to form the dielectric layer ( 110 ). The plate electrode ( 120 ) is produced on the entire resulting structure by depositing a material such as, for example, impurity-doped polysilicon.

In dieser ersten Ausführungsform der vorliegenden Erfindung werden Längsbrücken wegen Oberflächeneinbuchtungen durch Planarisierung der Oberfläche der unter den Leiterschichten, z. B. Bitleitung und Speicherelektrode, ausgebildeten Mate­ rialschicht verhindert. Des weiteren wird ein Kontakt zwischen Leiterschichten durch Abscheidung von Abstandsschichten an den inneren Seitenwänden der Kon­ taktlöcher verhindert. Diese Maßnahmen steigern die Zuverlässigkeit des Speicher­ bauelements und sind vorteilhaft für eine höhere Integrationsdichte.In this first embodiment of the present invention, longitudinal bridges because of surface indentations by planarization of the surface of the under the conductor layers, e.g. B. bit line and storage electrode, formed mate rial layer prevented. Furthermore there is a contact between conductor layers by depositing spacer layers on the inner side walls of the con beats prevented. These measures increase the reliability of the storage components and are advantageous for a higher integration density.

In der nachfolgenden Beschreibung weiterer in den Zeichnungen dargestellter Bei­ spiele bezeichnen dieselben Bezugszeichen wie in den Fig. 1A bis 1E funktions­ gleiche Komponenten.In the following description of other games shown in the drawings, the same reference numerals as in FIGS. 1A to 1E denote functionally identical components.

Fig. 4 zeigt einen Querschnitt eines weiteren erfindungsgemäßen Halbleiterspeicher­ bauelements zur Veranschaulichung eines zweiten Verfahrensbeispiels zu dessen Her­ stellung. Das zweite Kontaktloch wird hier nach der Bildung einer Abstandsschicht (in Fig. 4 nicht gezeigt, da ein späterer Schritt diese Abstandsschicht wieder ent­ fernt) auf der in Fig. 1C gezeigten Ätzstopp-Schicht (26) gebildet, so daß sogar der Boden der Speicherelektrode (100) als effektive Kondensatorfläche zur Erhöhung der Zellenkapazität zur Verfügung steht. Die Ätzstopp-Schicht (26) ist zwischen den in­ neren Seitenwänden des zweiten Kontaktlochs und der zweiten Abstandsschicht (42) angeordnet, so daß die zweite Abstandsschicht später bei einem Naßätzschritt nicht beschädigt wird. Fig. 4 shows a cross section of a further semiconductor memory device according to the invention to illustrate a second method example for the manufacture thereof. The second contact hole is formed here after the formation of a spacer layer (not shown in FIG. 4, since a later step removes this spacer layer again) on the etching stop layer ( 26 ) shown in FIG. 1C, so that even the bottom of the storage electrode ( 100 ) is available as an effective capacitor area for increasing the cell capacity. The etching stop layer ( 26 ) is arranged between the inner side walls of the second contact hole and the second spacer layer ( 42 ), so that the second spacer layer is not damaged later in a wet etching step.

Dieses mit dem zweiten Verfahren hergestellte Halbleiterspeicherbauelement weist eine Zellenkapazität auf, die größer ist als jene des mit dem ersten Verfahren der vorliegenden Erfindung hergestellten Halbleiterspeicherbauelements.This semiconductor memory component produced using the second method has a cell capacity larger than that of the first method of Present invention manufactured semiconductor memory device.

Die Fig. 5A und 5B zeigen Querschnitte eines weiteren erfindungsgemäßen Halb­ leiterspeicherbauelements zur Veranschaulichung eines dritten Verfahrensbeispiels zu dessen Herstellung, das ein anderes Vorgehen bei der Bildung des ersten und des zweiten Kontaktlochs aufweist. FIGS. 5A and 5B show cross sections of a further semi-conductor memory device according to the invention for illustrating a third example method for its preparation, which has a different approach to the formation of the first and the second contact hole.

Unter Verwendung derselben Methode wie in Fig. 1A wird ein Material, das eine Strukturierung dadurch ermöglicht, daß es hinsichtlich anisotropen Ätzens eine von jener des die erste Isolationsschicht bildenden Materials verschiedene Ätzrate auf­ weist, zum Beispiel Polysilizium oder ein Photolack, auf der gesamten resultierenden Struktur, wo die erste Isolationsschicht (22) und ihre darunterliegende Struktur (das heißt ein Transistor) ausgebildet sind, in einer Dicke von ungefähr 100 nm bis 300 nm aufgebracht. Das abgeschiedene Material wird unter Verwendung der Maskenstruk­ tur (P3) von Fig. 3 anisotrop geätzt, um eine Struktur (50) für die Ausbildung des ersten Kontaktlochs zu erzeugen. Ein Material mit einer hinsichtlich anisotropen Ätzens von jener des die erste Isolationsschicht bildenden Materials verschiedenen Ätzrate, zum Beispiel Polysilizium im Fall, daß Polysilizium als Material zur Bil­ dung der Struktur (50) benutzt wird, oder eine eine niedrige Depositionstemperatur ermöglichende Oxidschicht im Fall, daß ein Photolack als Material zur Bildung der Struktur (50) verwendet wird, wird auf der gesamten resultierenden Struktur, wo die Struktur (50) ausgebildet ist, in einer Dicke von ungefähr 50 nm bis 200 nm aufgebracht. Danach wird ein anisotroper Ätzprozeß ausgeführt, um eine dritte Ab­ standsschicht (52) zu erzeugen. Das erste Kontaktloch (5) wird unter Verwendung der Struktur (50) und der dritten Abstandsschicht (52) als Ätzmaske durch einen anisotropen Ätzprozeß bis hinunter auf die Substratoberfläche gebildet.Using the same method as in Fig. 1A, a material that allows patterning by having an etch rate different from that of the material forming the first insulation layer, for example polysilicon or a photoresist, on the entire resulting structure, in terms of anisotropic etching where the first insulation layer ( 22 ) and its underlying structure (i.e. a transistor) are formed, applied in a thickness of approximately 100 nm to 300 nm. The deposited material is anisotropically etched using the mask structure (P3) of FIG. 3 to produce a structure ( 50 ) for forming the first via. A material having an anisotropic etching rate different from that of the material forming the first insulation layer, for example polysilicon in the case that polysilicon is used as the material for forming the structure ( 50 ), or a low deposition temperature oxide layer in the case that a photoresist used as the material for forming the structure ( 50 ) is applied to the entire resulting structure where the structure ( 50 ) is formed in a thickness of approximately 50 nm to 200 nm. An anisotropic etching process is then carried out to produce a third spacer layer ( 52 ). The first contact hole ( 5 ) is formed using the structure ( 50 ) and the third spacer layer ( 52 ) as an etching mask by an anisotropic etching process down to the substrate surface.

Bei der oben beschriebenen ersten Ausführungsform wird, um das Kontaktproblem zwischen den Leiterschichten zu lösen, was die Schwierigkeit beim herkömmlichen Verfahren ausmacht, das erste Kontaktloch unter Verwendung der Maskenstruktur (P3) direkt in der ersten Isolationsschicht (22) und der dielektrischen Schicht (20) und außerdem die erste Abstandsschicht aus isolierendem Material an den inneren Seitenwänden des Kontaktlochs gebildet. Dagegen vermag die dritte Ausführungs­ form, wie in Fig. 5A gezeigt, die gleiche Isolationswirkung wie die erste Abstands­ schicht der ersten Ausführungsform dadurch zu erzielen, daß unter Verwendung der Maskenstruktur (P3) auf der ersten Isolationsschicht (22) die Struktur (50) zur Erzeugung des ersten Kontaktlochs, die dritte Abstandsschicht an den inneren Seitenwänden dieser Struktur sowie unter Verwendung der Struktur (50) und der dritten Abstandsschicht als Ätzmaske in der ersten Isolationsschicht (22) und der dielektrischen Schicht (20) das erste Kontaktloch schmaler als die kleinste Struktur­ breite gebildet werden.In the first embodiment described above, in order to solve the contact problem between the conductor layers, which is the difficulty in the conventional method, the first contact hole is directly used in the first insulation layer ( 22 ) and the dielectric layer ( 20 ) using the mask structure (P3). and also forming the first spacer layer of insulating material on the inner sidewalls of the contact hole. In contrast, the third embodiment, as shown in Fig. 5A, can achieve the same insulation effect as the first spacer layer of the first embodiment by using the mask structure (P3) on the first insulation layer ( 22 ) to structure ( 50 ) Creation of the first contact hole, the third spacer layer on the inner side walls of this structure, and using the structure ( 50 ) and the third spacer layer as an etching mask in the first insulation layer ( 22 ) and the dielectric layer ( 20 ), the first contact hole narrower than the smallest structure broad are formed.

Nachfolgend werden, wie aus Fig. 5b zu ersehen, die Bitleitung (30) und die zweite Isolationsschicht (24) nach dem gleichen Vorgehen wie in der ersten Ausführungs­ form gebildet. Danach werden mit der gleichen Methodik wie zu Fig. 1B beschrieben, die auf dem Source-Bereich aufgeschichteten Materialien, das heißt die zweite Isolationsschicht (24), die erste Isolationsschicht (22) und die dielektrische Schicht (20), teilweise entfernt, um das zweite Kontaktloch zu bilden, das schmaler als die klein­ ste Strukturbreite ist. Außerdem werden, wie in der ersten Ausführungsform, eine Speicherelektrode (100), eine dielektrische Schicht (110) und eine Plattenelektrode (120) gebildet, um ein Halbleiterbauelement fertigzustellen, bei dem Speicherzellen, von denen jede einen Transistor und einen Kondensator aufweist, in wiederholter Anordnung auf einem Substrat gebildet werden.Subsequently, as shown in Fig. 5b can be seen, the bit line (30) and the second insulation layer (24) formed according to the same procedure as in the first form of execution. Thereafter, using the same methodology as described for FIG. 1B, the materials layered on the source region, that is to say the second insulation layer ( 24 ), the first insulation layer ( 22 ) and the dielectric layer ( 20 ), are partially removed in order to achieve this to form a second contact hole that is narrower than the smallest structure width. In addition, as in the first embodiment, a storage electrode ( 100 ), a dielectric layer ( 110 ) and a plate electrode ( 120 ) are formed to complete a semiconductor device in which memory cells each having a transistor and a capacitor are repeatedly formed Arrangement can be formed on a substrate.

Fig. 6 zeigt ein Layout zur Veranschaulichung weiterer erfindungsgemäßer Verfahren zur Herstellung von Halbleiterspeicherbauelementen. Der Unterschied zum Layout von Fig. 3 besteht darin daß sowohl eine gemeinsame Maskenstruktur (P3) zur Bil­ dung des ersten und des zweiten Kontaktlochs als auch die Maskenstruktur (P4) zur Bildung der Bitleitung und der vergrabenen Leiterschicht in einer einzigen Mas­ kenplatte gebildet sind. Hierbei sollte erwähnt werden, daß, wenn die Bitleitung und die vergrabene Leiterschicht mit einer einzigen Maskenplatte gebildet sind, das Gebiet 1 von Fig. 3 in Fig. 6 nicht existiert, da die Maskenstrukturen gemäß ihrer Entwurfsregel erzeugt werden. FIG. 6 shows a layout to illustrate further methods according to the invention for producing semiconductor memory components. The difference from the layout of Fig. 3 is that both a common mask structure (P3) to form the first and second contact holes and the mask structure (P4) to form the bit line and the buried conductor layer are formed in a single mask plate. It should be noted here that if the bit line and the buried conductor layer are formed with a single mask plate, area 1 of FIG. 3 in FIG. 6 does not exist because the mask structures are created according to their design rule.

Die Fig. 7A, 7B und 7C zeigen Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicherbauelements (längs der Linie B-B′ der Fig. 6) zur Veranschauli­ chung eines vierten Verfahrensbeispiels zu dessen Herstellung. Im Gegensatz zum ersten, zweiten und dritten Beispiel bildet dieses vierte Verfahren das erste und das zweite Kontaktloch gleichzeitig. FIGS. 7A, 7B and 7C show cross-sections of another semiconductor memory device according to the invention (along the line BB 'of FIG. 6) for monitoring Veranschauli a fourth example method for its production. In contrast to the first, second and third example, this fourth method forms the first and the second contact hole simultaneously.

Als erstes veranschaulicht Fig. 7A einen Schritt zur Erzeugung des ersten und des zweiten Kontaktlochs (5) und (7) sowie der ersten und der zweiten Abstandsschicht (40) und (42). Unter Verwendung der gleichen Vorgehensweise wie in Fig. 1A wer­ den unter Benutzung der Maskenstruktur (P3) von Fig. 6 die erste Isolationsschicht (22) und die dielektrische Schicht (20) teilweise geätzt, um das erste Kontaktloch (5) und erstmals das zweite Kontaktloch (7) auf der resultierenden Struktur, wo sich die erste Isolationsschicht (22) befindet, zu erzeugen. Die erste und die zweite Ab­ standsschicht (40) und (42) werden auf die gleiche Weise wie zu Fig. 1A beschrieben an den inneren Seitenwänden des ersten und des zweiten Kontaktlochs gebildet.First, FIG. 7A illustrates a step to create the first and second contact holes ( 5 ) and ( 7 ) and the first and second spacer layers ( 40 ) and ( 42 ). Using the same procedure as in Fig. 1A, using the mask structure (P3) of Fig. 6, the first insulation layer ( 22 ) and the dielectric layer ( 20 ) are partially etched around the first contact hole ( 5 ) and the first time the second To produce contact hole ( 7 ) on the resulting structure, where the first insulation layer ( 22 ) is located. The first and second spacer layers ( 40 ) and ( 42 ) are formed on the inner sidewalls of the first and second contact holes in the same manner as described in FIG. 1A.

Fig. 7B veranschaulicht einen Schritt zur Bildung der Bitleitung (30) und einer ver­ grabenen Leiterschicht (32). Ein leitendes Material, z. B. störstellendotiertes Polysi­ lizium mit der gleichen Leitfähigkeit wie Source- und Drain-Bereiche (14,16), wird auf der resultierenden Struktur, wo sich die erste und die zweite Abstandsschicht (40) und (42) befinden, abgeschieden, bis das erste Kontaktloch und das zum er­ stenmal gebildete zweite Kontaktloch aufgefüllt sind. Das leitende Material wird in einer vorgegebenen Dicke bezüglich der Oberfläche der ersten Isolationsschicht (22) abgeschieden. Unter Verwendung der Maskenstruktur (P4) von Fig. 6 wird ein Photoätzprozeß ausgeführt, um die Bitleitung (30) und die vergrabene Leiterschicht (32) zu bilden. Hierbei wirkt die vergrabene Leiterschicht als Zwischenschicht zur Verbindung der Speicherelektrode und des Source-Bereichs (14) des Transistors. FIG. 7B illustrates a step of forming the bit line (30) and a ver buried conductive layer (32). A conductive material, e.g. B. störstellendotiertes PolySi lizium with the same conductivity as the source and drain regions (14,16) is formed on the resultant structure where the first and the second spacer layer (40) and (42) are deposited until the first Contact hole and the second contact hole formed for the first time are filled. The conductive material is deposited in a predetermined thickness with respect to the surface of the first insulation layer ( 22 ). A photoetching process is performed using the mask structure (P4) of FIG. 6 to form the bit line ( 30 ) and the buried conductor layer ( 32 ). The buried conductor layer acts as an intermediate layer for connecting the storage electrode and the source region ( 14 ) of the transistor.

Bei den obigen ersten, zweiten und dritten Verfahrensbeispielen könnte ungünsti­ genfalls, da das zweite Kontaktloch durch die zweite Isolationsschicht (24), die er­ ste Isolationsschicht (22) und die dielektrische Schicht (20) hindurch und wegen der Dicke der drei Schichten recht tief gebildet wird, in dem Loch ein Hohlraum erzeugt werden, der dann möglicherweise die Zuverlässigkeit des Bauelements ver­ mindert. Dagegen ist bei der vierten Verfahrensvariante, da die Speicherelektrode und der Source-Bereich durch die vergrabene Leiterschicht (32) verbunden sind, die Wahrscheinlichkeit für die Entstehung eines solchen Hohlraums ganz beträchtlich reduziert und das Kontaktloch wird funktionszuverlässig gebildet.In the first, second and third method examples above, it could be unfavorable because the second contact hole is formed quite deeply through the second insulation layer ( 24 ), the first insulation layer ( 22 ) and the dielectric layer ( 20 ) and because of the thickness of the three layers is created in the hole, a cavity, which may then reduce the reliability of the component ver. In contrast, in the fourth method variant, since the storage electrode and the source region are connected by the buried conductor layer ( 32 ), the likelihood of such a cavity being reduced is considerably reduced and the contact hole is formed in a functionally reliable manner.

Fig. 7C veranschaulicht einen Schritt zur Erzeugung der Speicherelektrode (100), der dielektrischen Schicht (110) und der Plattenelektrode (120). Die zweite Isola­ tionsschicht (24) wird auf der resultierenden Struktur gebildet, wo sich die Bitleitung (30) und die vergrabene Leiterschicht (32) befinden. Danach wird zum zweitenmal ein zweites Kontaktloch zur Verbindung der vergrabenen Leiterschicht (32) und der Speicherelektrode erzeugt. Die Speicherelektrode (100), die dielektrische Schicht (110) und die Plattenelektrode (120) werden dann ebenso wie im ersten, zweiten und dritten Beispiel gebildet. Fig. 7C illustrates a step of forming the storage electrode (100), the dielectric layer (110) and the electrode plate (120). The second insulation layer ( 24 ) is formed on the resulting structure where the bit line ( 30 ) and the buried conductor layer ( 32 ) are located. A second contact hole for connecting the buried conductor layer ( 32 ) and the storage electrode is then produced for the second time. The storage electrode ( 100 ), the dielectric layer ( 110 ) and the plate electrode ( 120 ) are then formed in the same way as in the first, second and third examples.

Bei der vierten Verfahrensvariante ist es möglich, einen Hohlraum, der im Kontakt­ loch erzeugt werden könnte, durch Verbindung der Speicherelektrode (100) und des Source-Bereichs (14) des Transistors unter Benutzung der vergrabenen Leiterschicht als Zwischenschicht zu verhindern.In the fourth method variant, it is possible to prevent a cavity that could be generated in the contact hole by connecting the storage electrode ( 100 ) and the source region ( 14 ) of the transistor using the buried conductor layer as an intermediate layer.

Die Fig. 8A, 8B und 8C zeigen Querschnitte eines weiteren erfindungsgemäßen Halbleiterspeicherbauelements zur Veranschaulichung eines fünften Verfahrensbei­ spiels zu dessen Herstellung. Hierbei werden das erste und das zweite Kontaktloch unter Verwendung der Maskenstruktur von Fig. 6 und des dritten Verfahrensbei­ spiels gebildet. FIGS. 8A, 8B and 8 C show cross-sections of another semiconductor memory device according to the invention for illustration of a fifth game Verfahrensbei for its production. Here, the first and second contact holes are formed using the mask structure of FIG. 6 and the third method example.

Wie aus Fig. 8A zu entnehmen, wird die erste Isolationsschicht (22) unter Ver­ wendung desselben Verfahrens wie in Fig. 1A gebildet und unter Verwendung der Maskenstruktur von Fig. 6 und nach dem in Fig. 5A gezeigten Verfahren werden eine Struktur (54) zur Erzeugung der Kontaktlöcher und eine Seitenwand-Abstands­ schicht (56) gebildet. Ein anisotroper Ätzprozeß wird an der gesamten resultierenden Struktur unter Verwendung der Struktur (54) und der Seitenwand-Abstandsschicht (56) als Ätzmaske durchgeführt, um das erste Kontaktloch (5) und erstmals das zweite Kontaktloch (7) zu bilden. Nachfolgend werden, wie aus Fig. 8B ersichtlich, unter Verwendung des gleichen Verfahrens wie in Fig. 7B die Bitleitung (30) und die vergrabene Leiterschicht (32) gebildet. Wie aus Fig. 8C zu entnehmen, wer­ den unter Verwendung des gleichen Verfahrens wie in Fig. 7C die Speicherelektrode (100), die dielektrische Schicht (110) und die Plattenelektrode (120) erzeugt, um ein Speicherbauelement fertigzustellen, bei dem Speicherzellen in sich wiederholender Anordnung gebildet werden. Hierbei weist jede Speicherzelle einen Transistor und einen Kondensator auf.As seen from Fig. 8A, the first insulating layer (22) is under Ver application the same method as in Fig. Formed 1A and using the mask structure of FIG. 6 and the process shown in Fig. 5A, a structure (54) to produce the contact holes and a side wall spacing layer ( 56 ) is formed. An anisotropic etching process is performed on the entire resulting structure using the structure ( 54 ) and the sidewall spacer layer ( 56 ) as an etching mask to form the first contact hole ( 5 ) and for the first time the second contact hole ( 7 ). Using the bit line (30) and the buried conductive layer (32) Subsequently, as shown in FIG. 8B, apparent, the same method as in Fig. 7B formed. As shown in FIG. 8C, who uses the same method as in FIG. 7C to create the memory electrode ( 100 ), the dielectric layer ( 110 ) and the plate electrode ( 120 ) to complete a memory device in which memory cells are in itself repetitive arrangement. Here, each memory cell has a transistor and a capacitor.

Wie oben im Detail beschrieben, wird gemäß des erfindungsgemäßen Verfahrens zur Herstellung eines Halbleiterspeicherbauelements die unter den Leiterschichten, z. B. den Bitleitungen und Speicherelektroden, gebildete Materialschicht planarisiert, um Längsbrücken zu verhindern, die ansonsten aufgrund von deren Oberflächeneinbuch­ tungen entstehen können. Weiterhin wird, nachdem eine Abstandsschicht direkt an den Seitenwänden des Kontaktlochs oder an den Seitenwänden einer Struktur zur Bildung des Kontaktlochs aufgebracht wurde, ein Kontaktloch erzeugt, das einen Kontakt zwischen Leiterschichten verhindert. Folglich verbessert die vorliegende Erfindung die Zuverlässigkeit von Speicherbauelementen und ist vorteilhaft für die Realisierung einer hohen Bauelementdichte.As described in detail above, according to the inventive method for Manufacture of a semiconductor memory device under the conductor layers, for. B. the bit lines and storage electrodes, material layer formed in order To prevent longitudinal bridges, which otherwise due to their surface registration can arise. Furthermore, after a spacer layer is applied directly the side walls of the contact hole or on the side walls of a structure Formation of the contact hole was applied, created a contact hole that a Prevents contact between conductor layers. Consequently, the present improves Invention the reliability of memory devices and is advantageous for that Realization of a high component density.

Während die Erfindung insbesondere unter Bezugnahme auf bevorzugte Ausfüh­ rungsformen gezeigt und beschrieben wurde, versteht es sich für den Fachmann, daß verschiedene Änderungen in Form und Details möglich sind, ohne Idee und Umfang der Erfindung, wie durch die beigefügten Ansprüche definiert, zu verlassen.While the invention particularly with reference to preferred Ausfüh was shown and described, it is understood by those skilled in the art that Different changes in form and details are possible without any idea and scope to leave the invention as defined by the appended claims.

Claims (19)

1. Halbleiterspeicherbauelement, gekennzeichnet durch
  • - einen Transistor, der aus einer Source(14)-, einer Drain(16)- und einer Gate- Elektrode (18) besteht,
  • - eine Bitleitung (30), die über ein erstes Kontaktloch (5) mit dem Drain-Bereich (16) des Transistors kontaktiert ist,
  • - eine Speicherelektrode (100), die über ein zweites Kontaktloch (7) mit dem Source- Bereich (14) des Transistors kontaktiert ist,
  • - eine unter der Bitleitung gebildete erste planarisierte Isolationsschicht (22) und
  • - eine unter der Speicherelektrode gebildete zweite planarisierte Isolationsschicht (24).
1. Semiconductor memory component, characterized by
  • a transistor consisting of a source ( 14 ), a drain ( 16 ) and a gate electrode ( 18 ),
  • a bit line ( 30 ) which is contacted via a first contact hole ( 5 ) with the drain region ( 16 ) of the transistor,
  • - A storage electrode ( 100 ), which is contacted via a second contact hole ( 7 ) with the source region ( 14 ) of the transistor,
  • - A first planarized insulation layer ( 22 ) and formed under the bit line
  • - A second planarized insulation layer ( 24 ) formed under the storage electrode.
2. Halbleiterspeicherbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode unter der Bitleitung und diese unter der Speicherelektrode gebildet ist.2. The semiconductor memory component as claimed in claim 1, characterized in that that the gate electrode under the bit line and this under the storage electrode is formed. 3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine erste Ätzstopp-Schicht (26), eine Plattenelektrode (120) und eine dielektri­ sche Schicht (110) zwischen der Speicherelektrode und der zweiten Isolationsschicht (24) angeordnet sind.3. A semiconductor memory device according to claim 1 or 2, characterized in that a first etch stop layer ( 26 ), a plate electrode ( 120 ) and a dielectric layer ( 110 ) are arranged between the memory electrode and the second insulation layer ( 24 ). 4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß an den inneren Seitenwänden des ersten und des zweiten Kon­ taktlochs Abstandsschichten (40) und (42) gebildet sind.4. A semiconductor memory device according to one of claims 1 to 3, characterized in that spacer layers ( 40 ) and ( 42 ) are formed on the inner side walls of the first and the second contact hole. 5. Halbleiterspeicherbauelement nach Anspruch 4, dadurch gekennzeichnet, daß eine zweite Ätzstopp-Schicht zwischen die inneren Seitenwände des zweiten Kon­ taktlochs (7) und die Abstandsschicht (42) eingebracht ist.5. A semiconductor memory device according to claim 4, characterized in that a second etch stop layer is introduced between the inner side walls of the second contact hole ( 7 ) and the spacer layer ( 42 ). 6. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß die erste und die zweite Isolationsschicht (22) und (24) jeweils aus einer oder einer Kombination der folgenden Schichten BPSG, TEOS, Siliziumnitrid, SOG-Schicht und CVD-Oxid bestehen.6. Semiconductor memory component according to one of claims 1 to 5, characterized in that the first and the second insulation layer ( 22 ) and ( 24 ) each of one or a combination of the following layers BPSG, TEOS, silicon nitride, SOG layer and CVD Oxide exist. 7. Halbleiterspeicherbauelement nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Abstandsschichten aus einer oder einer Kombination der folgenden Schichten CVD-Oxid, isolierendes Nitrid, undotiertes Polysilizium, mono­ kristallines Silizium und PE-TEOS-Oxid bestehen.7. Semiconductor memory component according to one of claims 4 to 6, characterized characterized in that the spacer layers from one or a combination of the  following layers of CVD oxide, insulating nitride, undoped polysilicon, mono crystalline silicon and PE-TEOS oxide exist. 8. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 7, dadurch ge­ kennzeichnet, daß das erste und das zweite Kontaktloch mit einem leitenden Material aufgefüllt sind, das dieselbe Leitfähigkeit wie Drain- und Source-Bereich aufweist.8. A semiconductor memory device according to one of claims 1 to 7, characterized ge indicates that the first and the second contact hole with a conductive material are filled, which has the same conductivity as drain and source region. 9. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß in der Mitte des zweiten Kontaktlochs für die Verbindung der Speicherelektrode mit dem Source-Bereich eine vergrabene Leiterschicht (32) ausge­ bildet ist.9. A semiconductor memory device according to one of claims 1 to 8, characterized in that a buried conductor layer ( 32 ) is formed in the middle of the second contact hole for the connection of the storage electrode to the source region. 10. Halbleiterspeicherbauelement nach Anspruch 9, dadurch gekennzeichnet, daß die vergrabene Leiterschicht den unteren Teil des zweiten Kontaktlochs füllt und daß die Bitleitung das erste Kontaktloch füllt, wobei die vergrabene Kontaktlochschicht und die Bitleitung eine einzige Schicht bilden.10. A semiconductor memory device according to claim 9, characterized in that the buried conductor layer fills the lower part of the second contact hole and that the bit line fills the first contact hole, the buried contact hole layer and the bit line form a single layer. 11. Verfahren zur Herstellung eines Halbleiterspeicherbauelements nach einem der Ansprüche 1 bis 8, gekennzeichnet durch folgende Schritte:
  • - Bilden der ersten planarisierten Isolationsschicht (22) auf einem Halbleitersub­ strat, auf dem der Transistor mit der Source(14)-, der Drain(16)- und der Gate- Elektrode (18) ausgebildet ist;
  • - Erzeugen des ersten Kontaktlochs (5) durch teilweises Entfernen der auf dem Drain-Bereich ausgebildeten ersten Isolationsschicht;
  • - Bilden der Bitleitung (30), die über das erste Kontaktloch mit dem Drain-Bereich verbunden ist;
  • - Bilden der zweiten planarisierten Isolationsschicht (24) auf der gesamten resultie­ renden Struktur;
  • - Erzeugen des zweiten Kontaktlochs (7) durch teilweises Entfernen der auf dem Source-Bereich ausgebildeten ersten und zweiten Isolationsschicht; und
  • - Bilden der Speicherelektrode (100), die über das zweite Kontaktloch mit dem Source-Bereich verbunden ist.
11. A method for producing a semiconductor memory component according to one of claims 1 to 8, characterized by the following steps:
  • - Forming the first planarized insulation layer ( 22 ) on a semiconductor substrate on which the transistor with the source ( 14 ) -, the drain ( 16 ) - and the gate electrode ( 18 ) is formed;
  • - Creating the first contact hole ( 5 ) by partially removing the first insulation layer formed on the drain region;
  • - Forming the bit line ( 30 ) which is connected to the drain region via the first contact hole;
  • - Forming the second planarized insulation layer ( 24 ) on the entire resulting structure;
  • - creating the second contact hole ( 7 ) by partially removing the first and second insulation layers formed on the source region; and
  • - Forming the storage electrode ( 100 ) which is connected to the source region via the second contact hole.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß zusätzlich ein Schritt, bei dem eine Isolationsschicht gebildet wird, nach dem Schritt der Bildung des Transistors auf dem Substrat ausgeführt wird.12. The method according to claim 11, characterized in that an additional Step in which an insulation layer is formed after the step of forming of the transistor is executed on the substrate. 13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß ein isolie­ rendes Material, wie z. B. HTO, als Material für die Isolationsschichten verwendet wird.13. The method according to claim 11 or 12, characterized in that an isolie rendes material such. B. HTO, used as material for the insulation layers  becomes. 14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß nach dem Schritt zur Erzeugung des ersten Kontaktlochs zusätzlich ein Schritt zur Bildung der ersten Abstandsschicht an den inneren Seitenwänden des ersten Kontaktlochs ausgeführt wird und daß nach dem Schritt zur Erzeugung des zweiten Kontaktlochs zusätzlich ein Schritt zur Bildung der zweiten Abstandsschicht an den inneren Seitenwänden des zweiten Kontaktlochs ausgeführt wird.14. The method according to any one of claims 11 to 13, characterized in that that after the step of creating the first contact hole an additional step to form the first spacer layer on the inner sidewalls of the first Contact hole is executed and that after the step of generating the second Contact hole an additional step to form the second spacer layer on the inner side walls of the second contact hole is executed. 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt zur Bil­ dung der ersten Abstandsschicht an den inneren Seitenwänden des Kontaktlochs un­ terteilt ist in einen Teilschritt, bei dem ein isolierendes Material mit einer hinsichtlich eines ersten anisotropen Ätzprozesses gegenüber jener der ersten Isolationsschicht verschiedenen Ätzrate auf die gesamte resultierende Struktur aufgebracht wird, und in einen Teilschritt, bei dem der erste anisotrope Ätzprozeß an der gesamten resul­ tierenden Struktur ausgeführt wird, und daß der Schritt zur Bildung der zweiten Abstandsschicht an den inneren Seitenwänden des zweiten Kontaktlochs unterteilt ist in einen Teilschritt, bei dem ein isolierendes Material mit einer hinsichtlich eines zweiten anisotropen Ätzprozesses gegenüber jener der zweiten Isolationsschicht ver­ schiedenen Ätzrate auf die gesamte resultierende Struktur aufgebracht wird, und in einen Teilschritt, bei dem der zweite anisotrope Ätzprozeß an der gesamten resul­ tierenden Struktur ausgeführt wird.15. The method according to claim 14, characterized in that the step of Bil the first spacer layer on the inner side walls of the contact hole and is divided into a sub-step in which an insulating material with a a first anisotropic etching process compared to that of the first insulation layer different etching rate is applied to the entire resulting structure, and in a partial step in which the first anisotropic etching process on the entire resul ting structure is carried out, and that the step of forming the second Spacer layer divided on the inner side walls of the second contact hole is in a sub-step in which an insulating material with a with respect second anisotropic etching process compared to that of the second insulation layer ver different etching rate is applied to the entire resulting structure, and in a sub-step in which the second anisotropic etching process on the entire resul tive structure is executed. 16. Verfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die erste und die zweite Isolationsschicht aus einer oder einer Kombination der folgenden Schichten BPSG, TEOS-Oxid, Siliziumnitrid, SOG und CVD-Oxid bestehen.16. The method according to any one of claims 11 to 15, characterized in that the first and the second insulation layer from one or a combination the following layers BPSG, TEOS oxide, silicon nitride, SOG and CVD oxide consist. 17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, daß die erste und die zweite Abstandsschicht aus einer oder einer Kombination der fol­ genden Schichten CVD-Oxid, isolierendes Nitridmaterial, undotiertes Polysilizium, monokristallines Silizium und PE-TEOS-Oxid bestehen.17. The method according to any one of claims 14 to 16, characterized in that the first and the second spacer layer from one or a combination of fol layers CVD oxide, insulating nitride material, undoped polysilicon, monocrystalline silicon and PE-TEOS oxide exist. 18. Verfahren nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, daß der Schritt zur Bildung des ersten Kontaktlochs unterteilt ist in einen Teilschritt zur Abscheidung einer Materialschicht, auf welcher eine erste Struktur zur Bildung des ersten Kontaktlochs erzeugt wird, auf der gesamten resultierenden Struktur, auf welcher die erste Isolationsschicht gebildet ist, einen Teilschritt zur Bildung einer dritten Abstandsschicht auf den inneren Seitenwänden der ersten Struktur und ei­ nen Teilschritt zur Ausführung eines anisotropen Ätzprozesses an der resultierenden Struktur, wobei die erste Struktur und die dritte Abstandsschicht als Ätzmasken ver­ wendet werden und die Substratoberfläche als Endpunkt des Ätzvorgangs gewählt wird, und daß der Schritt zur Bildung des zweiten Kontaktlochs unterteilt ist in einen Teilschritt zur Abscheidung einer Materialschicht, auf welcher eine zweite Struktur zur Bildung des zweiten Kontaktlochs erzeugt wird, auf der gesamten resultieren­ den Struktur, auf welcher die zweite Isolationsschicht gebildet ist, einen Teilschritt zur Bildung einer vierten Abstandsschicht auf den inneren Seitenwänden der zwei­ ten Struktur und einen Teilschritt zur Ausführung eines anisotropen Ätzprozesses an der resultierenden Struktur, wobei die zweite Struktur und die vierte Abstands­ schicht als Ätzmasken verwendet werden und die Substratoberfläche als Endpunkt des Ätzvorgangs gewählt wird.18. The method according to any one of claims 11 to 17, characterized in that the step of forming the first contact hole is divided into a sub-step for depositing a layer of material on which a first structure for formation of the first contact hole is generated on the entire resulting structure which the first insulation layer is formed, a substep to form a  third spacer layer on the inner sidewalls of the first structure and ei NEN sub-step to perform an anisotropic etching process on the resulting Structure, wherein the first structure and the third spacer layer ver as etching masks are used and the substrate surface is chosen as the end point of the etching process and that the step of forming the second contact hole is divided into one Partial step for the deposition of a material layer on which a second structure is generated to form the second contact hole, resulting in the whole the structure on which the second insulation layer is formed, a partial step to form a fourth spacer layer on the inner sidewalls of the two structure and a partial step for carrying out an anisotropic etching process on the resulting structure, with the second structure and the fourth spacing Layer are used as etching masks and the substrate surface as an end point of the etching process is selected. 19. Verfahren zur Herstellung eines Halbleiterspeicherbauelements nach An­ spruch 9 oder 10, gekennzeichnet durch folgende Schritte:
  • - Bilden der ersten planarisierten Isolationsschicht (22) auf einem Halbleitersub­ strat, auf dem der Transistor mit der Source-, der Drain- und der Gate-Elektrode ausgebildet ist;
  • - Erzeugen des ersten Kontaktlochs (5) und erstmals des zweiten Kontaktlochs (7) durch teilweises Entfernen der auf dem Drain- und dem Source-Bereich ausgebilde­ ten ersten Isolationsschicht;
  • - Bilden der Bitleitung (30), die über das erste Kontaktloch mit dem Drain-Bereich kontaktiert ist, und der vergrabenen Leiterschicht (32), die über das erstmals er­ zeugte zweite Kontaktloch mit dem Source-Bereich kontaktiert ist;
  • - Bilden der zweiten planarisierten Isolationsschicht auf der gesamten resultieren­ den Struktur;
  • - erneutes Erzeugen des zweiten Kontaktlochs durch teilweises Entfernen der auf der vergrabenen Leiterschicht ausgebildeten zweiten Isolationsschicht; und
  • - Bilden der Speicherelektrode, die über die vergrabene Leiterschicht mit dem Source-Bereich verbunden ist.
19. A method for producing a semiconductor memory device according to claim 9 or 10, characterized by the following steps:
  • - Forming the first planarized insulation layer ( 22 ) on a semiconductor substrate on which the transistor with the source, the drain and the gate electrode is formed;
  • - Generating the first contact hole ( 5 ) and the first of the second contact hole ( 7 ) by partially removing the first insulating layer formed on the drain and source region;
  • - Forming the bit line ( 30 ), which is contacted via the first contact hole with the drain region, and the buried conductor layer ( 32 ), which is contacted via the second contact hole created for the first time with the source region;
  • - Forming the second planarized insulation layer on the entire resulting structure;
  • - Re-creating the second contact hole by partially removing the second insulation layer formed on the buried conductor layer; and
  • - Form the storage electrode, which is connected to the source region via the buried conductor layer.
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