JP3466102B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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Description
【０００１】
【発明の属する技術分野】本発明は、容量素子（以下、
キャパシタと称する）等にシリコン層を用いた半導体装
置に関し、特に、不純物が導入されたシリコン層を有す
る半導体装置及びその製造方法に関する。
キャパシタと称する）等にシリコン層を用いた半導体装
置に関し、特に、不純物が導入されたシリコン層を有す
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置においては、シリコン層を様
々な部分で用いている。例えば、シリコン層は、配線、
抵抗素子、ゲート電極、キャパシタ等に利用されてい
る。例えば、ダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称する）のメモリセルを構成するキャパ
シタがシリコン層を用いることが知られている。この場
合、キャパシタのストレージノード電極及びセルプレー
ト電極としてシリコン層が用いられる。このようなキャ
パシタを有する半導体装置の製造方法としては以下の文
献にも示されている。 文献名：特開平７ー２３５６１６号公報
々な部分で用いている。例えば、シリコン層は、配線、
抵抗素子、ゲート電極、キャパシタ等に利用されてい
る。例えば、ダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称する）のメモリセルを構成するキャパ
シタがシリコン層を用いることが知られている。この場
合、キャパシタのストレージノード電極及びセルプレー
ト電極としてシリコン層が用いられる。このようなキャ
パシタを有する半導体装置の製造方法としては以下の文
献にも示されている。 文献名：特開平７ー２３５６１６号公報
【０００３】
【発明が解決しようとする課題】上記文献においては、
キャパシタのストレージノード電極は、シリコン層とし
てポリシリコン膜とアモルファスシリコン膜とで構成し
ている。ここで、シリコン層を配線、ゲート電極、キャ
パシタ等に利用する場合、低抵抗化し導電性を持たせる
ため、高濃度の不純物が導入される。上記文献の場合に
おいても、半導体基板内に形成され、トランジスタのソ
ースあるいはドレインとなる拡散層と接続されるポリシ
リコン層に不純物を導入している。
キャパシタのストレージノード電極は、シリコン層とし
てポリシリコン膜とアモルファスシリコン膜とで構成し
ている。ここで、シリコン層を配線、ゲート電極、キャ
パシタ等に利用する場合、低抵抗化し導電性を持たせる
ため、高濃度の不純物が導入される。上記文献の場合に
おいても、半導体基板内に形成され、トランジスタのソ
ースあるいはドレインとなる拡散層と接続されるポリシ
リコン層に不純物を導入している。
【０００４】しかしながら、高濃度の不純物が導入され
たシリコン層から構成されるストレージノード電極を形
成後に行われる熱処理工程において、ストレージノード
電極を構成するシリコン層の不純物が半導体基板側に拡
散することがある。このような場合、ストレージノード
電極を構成するシリコン層の下方に位置するソースある
いはドレインとなる拡散層の不純物濃度が変化したり、
ストレージノード電極を形成後に用いられる熱処理によ
る拡散層の拡がりが所望の場合より大きく変化してしま
うこととなる。この結果、トランジスタのしきい値に代
表される特性が所望の値から大きく変化しまいこととな
り、半導体装置としての正常な動作を妨げる要因となっ
てしまう。
たシリコン層から構成されるストレージノード電極を形
成後に行われる熱処理工程において、ストレージノード
電極を構成するシリコン層の不純物が半導体基板側に拡
散することがある。このような場合、ストレージノード
電極を構成するシリコン層の下方に位置するソースある
いはドレインとなる拡散層の不純物濃度が変化したり、
ストレージノード電極を形成後に用いられる熱処理によ
る拡散層の拡がりが所望の場合より大きく変化してしま
うこととなる。この結果、トランジスタのしきい値に代
表される特性が所望の値から大きく変化しまいこととな
り、半導体装置としての正常な動作を妨げる要因となっ
てしまう。
【０００５】また、ストレージノード電極を構成するシ
リコン層の不純物を過剰に導入してしまった場合にも、
導入した不純物が半導体基板側に染み出してしまうこと
となる。この場合においても、上記と同様な問題が生じ
得ることとなる。
リコン層の不純物を過剰に導入してしまった場合にも、
導入した不純物が半導体基板側に染み出してしまうこと
となる。この場合においても、上記と同様な問題が生じ
得ることとなる。
【０００６】また、ＤＲＡＭにおいては、近年のセル面
積の縮小化に伴い、フィールド酸化膜の下を導通経路と
するようなメモリセル間のリークが無視できなくなって
きている。このため、ストレージノード電極を構成する
シリコン層に過剰に導入された不純物が半導体基板内に
染み出すと、このメモリセル間のリークをより大きくし
てしまうこととなる。この結果、データリテンションタ
イムが所望の時間より短くなってしまうこととなる。
積の縮小化に伴い、フィールド酸化膜の下を導通経路と
するようなメモリセル間のリークが無視できなくなって
きている。このため、ストレージノード電極を構成する
シリコン層に過剰に導入された不純物が半導体基板内に
染み出すと、このメモリセル間のリークをより大きくし
てしまうこととなる。この結果、データリテンションタ
イムが所望の時間より短くなってしまうこととなる。
【０００７】上記のような問題点を解決するためには、
半導体装置の縮小化や低コスト化が進んでいる近年にお
いては、構成の多大な追加は極力低減した方が望まし
い。
半導体装置の縮小化や低コスト化が進んでいる近年にお
いては、構成の多大な追加は極力低減した方が望まし
い。
【０００８】また、上記のような問題点を解決するため
には、低コスト化とともにより早く所望の半導体装置を
提供するため、半導体装置の製造工程の多大な増加も極
力低減した方が望ましい。
には、低コスト化とともにより早く所望の半導体装置を
提供するため、半導体装置の製造工程の多大な増加も極
力低減した方が望ましい。
【０００９】本発明は、上記問題点を解決し、データリ
テンションタイムやトランジスタの特性与える影響を低
減して、不純物が導入されたシリコン層を有する半導体
装置及びその製造方法を実現することを目的とする。
テンションタイムやトランジスタの特性与える影響を低
減して、不純物が導入されたシリコン層を有する半導体
装置及びその製造方法を実現することを目的とする。
【００１０】また、本願発明は、上記目的を、構成の多
大な追加や半導体装置の製造工程の多大な増加を極力低
減して実現することを他の目的とする。
大な追加や半導体装置の製造工程の多大な増加を極力低
減して実現することを他の目的とする。
【００１１】
【課題を解決するための手段】上記目的を実現するた
め、本発明は、半導体基体の上にシリコン層を有する半
導体装置において、シリコン層は第１のシリコン膜とこ
の第１のシリコン膜上に形成された第２のシリコン膜と
を有する積層構造であり、第２のシリコン膜は前記第１
のシリコン膜より不純物濃度が高いようにするものであ
る。
め、本発明は、半導体基体の上にシリコン層を有する半
導体装置において、シリコン層は第１のシリコン膜とこ
の第１のシリコン膜上に形成された第２のシリコン膜と
を有する積層構造であり、第２のシリコン膜は前記第１
のシリコン膜より不純物濃度が高いようにするものであ
る。
【００１２】また、本発明は、半導体基体の上にシリコ
ン層を有する半導体装置の製造方法において、シリコン
層は、第１のシリコン膜を設けた後、第１のシリコン膜
上に、第１のシリコン膜より濃度の高い不純物が導入さ
れた第２のシリコン膜を設けるものであって、第２のシ
リコン膜を設けた後に、第１及び前記第２のシリコン膜
をパターニングするようにするものである。
ン層を有する半導体装置の製造方法において、シリコン
層は、第１のシリコン膜を設けた後、第１のシリコン膜
上に、第１のシリコン膜より濃度の高い不純物が導入さ
れた第２のシリコン膜を設けるものであって、第２のシ
リコン膜を設けた後に、第１及び前記第２のシリコン膜
をパターニングするようにするものである。
【００１３】
【発明の実施の形態】本発明の半導体装置及びその製造
方法について以下に図面を用いて詳細に説明する。図１
は、本発明の第１の実施の形態における半導体装置の断
面図である。なお、以下の実施の形態においては、ＤＲ
ＡＭのキャパシタを例として説明する。
方法について以下に図面を用いて詳細に説明する。図１
は、本発明の第１の実施の形態における半導体装置の断
面図である。なお、以下の実施の形態においては、ＤＲ
ＡＭのキャパシタを例として説明する。
【００１４】図１において、半導体基体１内には、メモ
リセルを構成するトランジスタのソースあるいはドレイ
ンとなるｎ型拡散層３が配置されている。ここで、半導
体基体１は、例えば、Ｐ型シリコン基板や半導体基板に
形成されたＰウェル層である。半導体基体１の表面には
ゲート酸化膜１５及びゲート酸化膜１５より厚いフィー
ルド酸化膜５が配置されている。ゲート酸化膜１５上
の、拡散層３間には、メモリセルを構成するトランジス
タのゲート電極７が配置されている。このゲート電極７
は例えば、ポリシリコンで構成され、フィールド酸化膜
５上にも配置されている。
リセルを構成するトランジスタのソースあるいはドレイ
ンとなるｎ型拡散層３が配置されている。ここで、半導
体基体１は、例えば、Ｐ型シリコン基板や半導体基板に
形成されたＰウェル層である。半導体基体１の表面には
ゲート酸化膜１５及びゲート酸化膜１５より厚いフィー
ルド酸化膜５が配置されている。ゲート酸化膜１５上
の、拡散層３間には、メモリセルを構成するトランジス
タのゲート電極７が配置されている。このゲート電極７
は例えば、ポリシリコンで構成され、フィールド酸化膜
５上にも配置されている。
【００１５】ゲート酸化膜１５、フィールド酸化膜５、
及びゲート電極７上には第１の層間絶縁膜９が配置され
ている。この第１の層間絶縁膜は例えば、酸化膜あるい
はＢＰＳＧ膜で構成されている。第１の層間絶縁膜９上
にはビット線２１が配置している。ビット線２１は、第
１の層間絶縁膜９に設けられた接続孔を介して、メモリ
セルを構成するトランジスタのソースあるいはドレイン
のいずれか一方の拡散層３と電気的に接続されている。
及びゲート電極７上には第１の層間絶縁膜９が配置され
ている。この第１の層間絶縁膜は例えば、酸化膜あるい
はＢＰＳＧ膜で構成されている。第１の層間絶縁膜９上
にはビット線２１が配置している。ビット線２１は、第
１の層間絶縁膜９に設けられた接続孔を介して、メモリ
セルを構成するトランジスタのソースあるいはドレイン
のいずれか一方の拡散層３と電気的に接続されている。
【００１６】ビット線２１の上には第２の層間絶縁膜１
１が配置されている。第２の層間絶縁膜１１は、例え
ば、酸化膜あるいはＢＰＳＧ膜で構成されている。第１
の層間絶縁膜９及び第２の層間絶縁膜１１には、メモリ
セルを構成するトランジスタのソースあるいはドレイン
のいずれか一方の拡散層（ビット線２１と電気的に接続
されていない方の拡散層）まで到達する接続孔が設けら
れている。
１が配置されている。第２の層間絶縁膜１１は、例え
ば、酸化膜あるいはＢＰＳＧ膜で構成されている。第１
の層間絶縁膜９及び第２の層間絶縁膜１１には、メモリ
セルを構成するトランジスタのソースあるいはドレイン
のいずれか一方の拡散層（ビット線２１と電気的に接続
されていない方の拡散層）まで到達する接続孔が設けら
れている。
【００１７】本発明の第１の実施の形態におけるキャパ
シタは、シリコン層としての第１のシリコン膜５１及び
第２のシリコン膜５３から構成されるストレージノード
電極と、窒化膜５７から構成されるキャパシタ絶縁膜、
シリコン膜５９から構成されるセルプレート電極５９に
て構成されている。本実施の形態においては、第１、第
２のシリコン膜５１、５３及びシリコン膜５９は、ポリ
シリコン膜である。このうち、特に第２のシリコン膜５
３は他のシリコン膜（例えば、アモルファスシリコン
膜）でも構成できるが、下層となるシリコン膜５１との
密着性や相間性を考慮すれば、ポリシリコンを用いた方
が良い。
シタは、シリコン層としての第１のシリコン膜５１及び
第２のシリコン膜５３から構成されるストレージノード
電極と、窒化膜５７から構成されるキャパシタ絶縁膜、
シリコン膜５９から構成されるセルプレート電極５９に
て構成されている。本実施の形態においては、第１、第
２のシリコン膜５１、５３及びシリコン膜５９は、ポリ
シリコン膜である。このうち、特に第２のシリコン膜５
３は他のシリコン膜（例えば、アモルファスシリコン
膜）でも構成できるが、下層となるシリコン膜５１との
密着性や相間性を考慮すれば、ポリシリコンを用いた方
が良い。
【００１８】第１のシリコン膜５１は第１及び第２の層
間絶縁膜９、１１に形成された接続孔内に充填されてい
る。また、第１のシリコン膜５１は、第２の層間絶縁膜
１１の表面において、第２の層間絶縁膜１１に形成され
た接続孔の周辺に延在するように配置されている。第２
のシリコン膜５３は第１のシリコン膜５１上に配置され
ている。このため、これらのシリコン膜から構成される
ストレージノード電極は第１及び第２の層間絶縁膜９、
１１に形成された接続孔を介して、メモリセルを構成す
るトランジスタのソースあるいはドレインのいずれか一
方の拡散層（ビット線２１と電気的に接続されていない
方の拡散層）と電気的に接続されることとなる。
間絶縁膜９、１１に形成された接続孔内に充填されてい
る。また、第１のシリコン膜５１は、第２の層間絶縁膜
１１の表面において、第２の層間絶縁膜１１に形成され
た接続孔の周辺に延在するように配置されている。第２
のシリコン膜５３は第１のシリコン膜５１上に配置され
ている。このため、これらのシリコン膜から構成される
ストレージノード電極は第１及び第２の層間絶縁膜９、
１１に形成された接続孔を介して、メモリセルを構成す
るトランジスタのソースあるいはドレインのいずれか一
方の拡散層（ビット線２１と電気的に接続されていない
方の拡散層）と電気的に接続されることとなる。
【００１９】窒化膜５７はストレージノード電極を覆う
ように、第２の層間絶縁膜１１上、第１のシリコン膜５
１側面、第２のシリコン膜５３側面及び上面に延在する
ように配置されている。シリコン膜５９はストレージ電
極部分を窒化膜５７上から覆うように配置されている。
なお、セルプレート電極を構成するシリコン膜５９はス
トレージノード電極周辺にてパターニングされている。
ように、第２の層間絶縁膜１１上、第１のシリコン膜５
１側面、第２のシリコン膜５３側面及び上面に延在する
ように配置されている。シリコン膜５９はストレージ電
極部分を窒化膜５７上から覆うように配置されている。
なお、セルプレート電極を構成するシリコン膜５９はス
トレージノード電極周辺にてパターニングされている。
【００２０】このように構成されたキャパシタは、第１
のシリコン膜５１側面、第２のシリコン膜５３側面及び
上面がキャパシタの容量に起因し、動作することとな
る。
のシリコン膜５１側面、第２のシリコン膜５３側面及び
上面がキャパシタの容量に起因し、動作することとな
る。
【００２１】ここで、ストレージノード電極を構成する
第１のシリコン膜５１は、リン等の不純物を導入しない
（ノンドープのシリコン膜）か第２のシリコン膜５３に
導入される不純物濃度より低い濃度の不純物が導入され
ている。高濃度な不純物の導入は第２のシリコン膜５３
に対して行われることとなる。このため、例えば、過剰
な不純物が第２のシリコン膜５３に対して導入されたと
しても、不純物が導入されていないあるいは低濃度な不
純物が導入された第１のシリコン膜５１が半導体基体１
との間のバッファとなる。よって、第２のシリコン膜５
３に対して過剰な不純物が導入されても、この不純物が
染み出して半導体基体１に到達することが抑制されるこ
ととなる。
第１のシリコン膜５１は、リン等の不純物を導入しない
（ノンドープのシリコン膜）か第２のシリコン膜５３に
導入される不純物濃度より低い濃度の不純物が導入され
ている。高濃度な不純物の導入は第２のシリコン膜５３
に対して行われることとなる。このため、例えば、過剰
な不純物が第２のシリコン膜５３に対して導入されたと
しても、不純物が導入されていないあるいは低濃度な不
純物が導入された第１のシリコン膜５１が半導体基体１
との間のバッファとなる。よって、第２のシリコン膜５
３に対して過剰な不純物が導入されても、この不純物が
染み出して半導体基体１に到達することが抑制されるこ
ととなる。
【００２２】また、ＤＲＡＭにおいては、不純物の染み
出しによるデータリテンションタイムに影響を与えるこ
とを抑制できる。
出しによるデータリテンションタイムに影響を与えるこ
とを抑制できる。
【００２３】また、ストレージノード電極形成後の熱処
理工程においても、過剰な不純物が、ストレージノード
電極と電気的に接続されている拡散層３へ到達すること
が抑制されるため、拡散層３の拡がりを所望の範囲にす
ることができる。
理工程においても、過剰な不純物が、ストレージノード
電極と電気的に接続されている拡散層３へ到達すること
が抑制されるため、拡散層３の拡がりを所望の範囲にす
ることができる。
【００２４】なお、第１のシリコン膜５１へ導入される
不純物はノンドープもよいが、ストレージノード電極の
下部にて極端な空乏化を起こしてキャパシタの容量の低
下をもたらすことのない濃度を下限とし、拡散層３への
必要以上の染み出しを引き起こすことがない濃度を上限
とすればよい。濃度のバラツキやスループット等の制約
を考慮すれば、下限は２×１０20／ｃｍ3程度となり、
実験的な数値から染み出しを抑制できる上限は５×１０
20／ｃｍ3程度となる。このため、第２のシリコン膜５
３に導入される不純物の濃度は２〜５×１０20／ｃｍ3
のうちで、第１のシリコン膜５１に導入される不純物の
濃度より高い濃度となる。
不純物はノンドープもよいが、ストレージノード電極の
下部にて極端な空乏化を起こしてキャパシタの容量の低
下をもたらすことのない濃度を下限とし、拡散層３への
必要以上の染み出しを引き起こすことがない濃度を上限
とすればよい。濃度のバラツキやスループット等の制約
を考慮すれば、下限は２×１０20／ｃｍ3程度となり、
実験的な数値から染み出しを抑制できる上限は５×１０
20／ｃｍ3程度となる。このため、第２のシリコン膜５
３に導入される不純物の濃度は２〜５×１０20／ｃｍ3
のうちで、第１のシリコン膜５１に導入される不純物の
濃度より高い濃度となる。
【００２５】また、第１のシリコン膜５１と同様に第２
のシリコン膜５３が、層間絶縁膜９、１１に設けられた
接続孔内に入り込むようにしてもよい。ただし、高濃度
不純物が導入される第２のシリコン膜５３と半導体基体
１との距離を長くすることで、高濃度不純物の染み出し
をより抑制できるので、第１のシリコン膜５１のみが接
続孔内に充填される方が好ましい。
のシリコン膜５３が、層間絶縁膜９、１１に設けられた
接続孔内に入り込むようにしてもよい。ただし、高濃度
不純物が導入される第２のシリコン膜５３と半導体基体
１との距離を長くすることで、高濃度不純物の染み出し
をより抑制できるので、第１のシリコン膜５１のみが接
続孔内に充填される方が好ましい。
【００２６】また、高濃度不純物の染み出し制御をする
ためには、第１のシリコン膜５１と第２のシリコン膜５
３とを同じ膜質（例えば、ともにポリシリコンとする）
とする方が、高濃度不純物の染み出しの早さや拡がり程
度を想定し易いので好ましい。
ためには、第１のシリコン膜５１と第２のシリコン膜５
３とを同じ膜質（例えば、ともにポリシリコンとする）
とする方が、高濃度不純物の染み出しの早さや拡がり程
度を想定し易いので好ましい。
【００２７】ここで、図１の半導体装置の製造方法につ
いてを図面を用いて以下に説明する。図２及び図３は、
図１に示す本発明の第１の実施の形態における半導体装
置の製造方法を説明する工程図である。図２及び図３に
おいては、キャパシタの形成工程を中心に示してある。
いてを図面を用いて以下に説明する。図２及び図３は、
図１に示す本発明の第１の実施の形態における半導体装
置の製造方法を説明する工程図である。図２及び図３に
おいては、キャパシタの形成工程を中心に示してある。
【００２８】図２（ａ）において、半導体基体１には拡
散層３が設けられている。半導体基体１の表面にはゲー
ト酸化膜１５及びフィールド酸化膜５が形成されてい
る。フィールド酸化膜５は通常のＬＯＣＯＳ法により形
成されている。このフィールド酸化膜５の膜厚は２００
０〜５０００Å程度である。ゲート酸化膜１５上及びフ
ィールド酸化膜１５上にはゲート電極７として用いられ
る配線が形成されている。このゲート電極７はワード線
として利用してもよいし、別途形成したワード線と電気
的に接続されるようにしてもよい。さらに、ゲート酸化
膜１５、フィールド酸化膜５、ゲート電極７の上には第
１の層間絶縁膜９、第２の層間絶縁膜１１が設けられて
いる。第１の層間絶縁膜９及び第２の層間絶縁膜１１は
それぞれ通常のＣＶＤ法にて形成され、膜厚はともに１
０００〜５０００Å程度である。第１の層間絶縁膜９と
第２の層間絶縁膜１１の間にはビット線２１として用い
られる配線が配置されている。
散層３が設けられている。半導体基体１の表面にはゲー
ト酸化膜１５及びフィールド酸化膜５が形成されてい
る。フィールド酸化膜５は通常のＬＯＣＯＳ法により形
成されている。このフィールド酸化膜５の膜厚は２００
０〜５０００Å程度である。ゲート酸化膜１５上及びフ
ィールド酸化膜１５上にはゲート電極７として用いられ
る配線が形成されている。このゲート電極７はワード線
として利用してもよいし、別途形成したワード線と電気
的に接続されるようにしてもよい。さらに、ゲート酸化
膜１５、フィールド酸化膜５、ゲート電極７の上には第
１の層間絶縁膜９、第２の層間絶縁膜１１が設けられて
いる。第１の層間絶縁膜９及び第２の層間絶縁膜１１は
それぞれ通常のＣＶＤ法にて形成され、膜厚はともに１
０００〜５０００Å程度である。第１の層間絶縁膜９と
第２の層間絶縁膜１１の間にはビット線２１として用い
られる配線が配置されている。
【００２９】第２の層間絶縁膜１１上にレジスト膜６０
を設けて、このレジスト膜６０において、キャパシタの
ストレージノードを形成すべき位置に開口部６１を設け
る。
を設けて、このレジスト膜６０において、キャパシタの
ストレージノードを形成すべき位置に開口部６１を設け
る。
【００３０】図２（ｂ）において、レジスト膜６０をマ
スクとして、通常のホトリソ、エッチング技術を用いて
第１及び第２の層間絶縁膜９、１１、ゲート酸化膜１５
のそれぞれ一部をエッチングし、接続孔６３を設ける。
この接続孔６３は拡散層３まで達する。この接続孔６３
はセルコンタクトとも称されるものである。
スクとして、通常のホトリソ、エッチング技術を用いて
第１及び第２の層間絶縁膜９、１１、ゲート酸化膜１５
のそれぞれ一部をエッチングし、接続孔６３を設ける。
この接続孔６３は拡散層３まで達する。この接続孔６３
はセルコンタクトとも称されるものである。
【００３１】図２（ｃ）において、通常のＣＶＤ法によ
り、例えば、第１のシリコン膜５１を設けるためにポリ
シリコン膜７１を接続孔６３を完全に埋め込むように充
填するとともに、第２の層間絶縁膜１１上に形成する。
なお、ポリシリコン膜７１の最低必要膜厚は接続孔６３
の径の１／２であるため、これ以上であればよい。
り、例えば、第１のシリコン膜５１を設けるためにポリ
シリコン膜７１を接続孔６３を完全に埋め込むように充
填するとともに、第２の層間絶縁膜１１上に形成する。
なお、ポリシリコン膜７１の最低必要膜厚は接続孔６３
の径の１／２であるため、これ以上であればよい。
【００３２】ここで、ポリシリコン膜７１を不純物を導
入せずに（ノンドープのまま）次の工程に進んでもよい
が、後述するポリシリコン膜８１に導入する不純物濃度
より低濃度の不純物を導入してもよい。このときに導入
される不純物は例えば、リン等である。導入される不純
物の濃度は上述したように、２〜５×１０20／ｃｍ3の
範囲内とする。不純物の導入は通常のイオン注入法にて
行われる。なお、不純物の導入後、８５０℃程度のＮ2
雰囲気中にて３０分程度のアニール処理が行われる。こ
のアニール処理は、導入した不純物の活性化を促すため
に行われるものである。このアニール処理にてポリシリ
コン膜７１に導電性を持たせることができる。
入せずに（ノンドープのまま）次の工程に進んでもよい
が、後述するポリシリコン膜８１に導入する不純物濃度
より低濃度の不純物を導入してもよい。このときに導入
される不純物は例えば、リン等である。導入される不純
物の濃度は上述したように、２〜５×１０20／ｃｍ3の
範囲内とする。不純物の導入は通常のイオン注入法にて
行われる。なお、不純物の導入後、８５０℃程度のＮ2
雰囲気中にて３０分程度のアニール処理が行われる。こ
のアニール処理は、導入した不純物の活性化を促すため
に行われるものである。このアニール処理にてポリシリ
コン膜７１に導電性を持たせることができる。
【００３３】なお、予め不純物が導入されたポリシリコ
ン膜７１を第２の層間絶縁膜１１上に生成するようにし
てもよい。このようなポリシリコン膜は減圧化学気相成
長法（ＬＰＣＶＤ法とも称される）を用いれば実現可能
である。この場合、不純物の導入工程や不純物を活性化
するためのアニール工程を削減することができる。
ン膜７１を第２の層間絶縁膜１１上に生成するようにし
てもよい。このようなポリシリコン膜は減圧化学気相成
長法（ＬＰＣＶＤ法とも称される）を用いれば実現可能
である。この場合、不純物の導入工程や不純物を活性化
するためのアニール工程を削減することができる。
【００３４】この後、図２（ｄ）において、通常のＣＶ
Ｄ法により、例えば、第２のシリコン膜５３を設けるた
めにポリシリコン膜８１をポリシリコン膜７１上に形成
する。
Ｄ法により、例えば、第２のシリコン膜５３を設けるた
めにポリシリコン膜８１をポリシリコン膜７１上に形成
する。
【００３５】このときに導入される不純物は例えば、リ
ン等である。導入される不純物の濃度は上述したよう
に、ポリシリコン膜７１に導入した不純物の濃度を越え
る範囲でよい。不純物の導入は通常のイオン注入法にて
行われる。なお、不純物の導入後、８５０℃程度のＮ2
雰囲気中にて３０分程度のアニール処理が行われる。こ
のアニール処理は、導入した不純物の活性化を促すため
に行われるものである。このアニール処理にてポリシリ
コン膜８１に導電性を持たせることができる。なお、第
１のシリコン膜７１に対するアニール処理を行わずに、
第２のシリコン膜８１に対するアニール処理にて第１の
シリコン膜に対するアニール処理を代用するようにして
もよい。この場合、第１のシリコン膜７１に対するアニ
ール工程が削減できる。
ン等である。導入される不純物の濃度は上述したよう
に、ポリシリコン膜７１に導入した不純物の濃度を越え
る範囲でよい。不純物の導入は通常のイオン注入法にて
行われる。なお、不純物の導入後、８５０℃程度のＮ2
雰囲気中にて３０分程度のアニール処理が行われる。こ
のアニール処理は、導入した不純物の活性化を促すため
に行われるものである。このアニール処理にてポリシリ
コン膜８１に導電性を持たせることができる。なお、第
１のシリコン膜７１に対するアニール処理を行わずに、
第２のシリコン膜８１に対するアニール処理にて第１の
シリコン膜に対するアニール処理を代用するようにして
もよい。この場合、第１のシリコン膜７１に対するアニ
ール工程が削減できる。
【００３６】ポリシリコン膜８１もポリシリコン膜７１
と同様に、予め不純物が導入されたポリシリコン膜８１
をポリシリコン膜７１上に形成してもよい。
と同様に、予め不純物が導入されたポリシリコン膜８１
をポリシリコン膜７１上に形成してもよい。
【００３７】図２（ｅ）において、レジスト膜をポリシ
リコン膜８１上に設け、ストレージノード電極形成のた
めに、ポリシリコン膜８１上の、ストレージノード電極
形成領域にレジスト膜９１が残るようにパターニングす
る。
リコン膜８１上に設け、ストレージノード電極形成のた
めに、ポリシリコン膜８１上の、ストレージノード電極
形成領域にレジスト膜９１が残るようにパターニングす
る。
【００３８】図３（ａ）において、レジスト膜９１をマ
スクとして、ポリシリコン膜８１、７１をそれぞれエッ
チングする。この時、ポリシリコンとは異なる材料から
なる第２の層間絶縁膜１１がエッチングストッパの役割
をすることとなる。この後、レジスト膜９１を除去する
ことにより、第１のシリコン膜５１、第２のシリコン膜
５３から構成されるストレージノード電極が形成され
る。
スクとして、ポリシリコン膜８１、７１をそれぞれエッ
チングする。この時、ポリシリコンとは異なる材料から
なる第２の層間絶縁膜１１がエッチングストッパの役割
をすることとなる。この後、レジスト膜９１を除去する
ことにより、第１のシリコン膜５１、第２のシリコン膜
５３から構成されるストレージノード電極が形成され
る。
【００３９】この後、図３（ｂ）において、第２の層間
絶縁膜１１上、第１のシリコン膜５１の側面及び第２の
シリコン膜５３の側面及び表面に延在するように窒化膜
５７を設ける。
絶縁膜１１上、第１のシリコン膜５１の側面及び第２の
シリコン膜５３の側面及び表面に延在するように窒化膜
５７を設ける。
【００４０】次に、図３（ｃ）において、ポリシリコン
膜を窒化膜５７上に形成し、パターニングすることによ
り、セルプレート電極となるポリシリコン膜５９を設け
る。
膜を窒化膜５７上に形成し、パターニングすることによ
り、セルプレート電極となるポリシリコン膜５９を設け
る。
【００４１】この後、図示していないが、層間絶縁膜や
コンタクト孔の形成、メタル配線の形成等の後に、最終
的な保護膜を形成して半導体装置が形成される。
コンタクト孔の形成、メタル配線の形成等の後に、最終
的な保護膜を形成して半導体装置が形成される。
【００４２】このように、第１のシリコン膜５１に比べ
て第２のシリコン膜５３に導入される不純物濃度が高い
ため、ストレージノード電極形成後の熱処理によって、
拡散層３に第２のシリコン膜５３に導入された不純物が
伝達されたり、過剰に導入された不純物が拡散層３に伝
達されることが抑制できる。
て第２のシリコン膜５３に導入される不純物濃度が高い
ため、ストレージノード電極形成後の熱処理によって、
拡散層３に第２のシリコン膜５３に導入された不純物が
伝達されたり、過剰に導入された不純物が拡散層３に伝
達されることが抑制できる。
【００４３】また、第１のシリコン膜５１と第２のシリ
コン膜５３に対する導入する不純物濃度に差を持たせる
ことで、上記効果を得るようにしているため、製造工程
が大幅に増えることもなく、特別な膜等を追加して設け
るような必要がない。
コン膜５３に対する導入する不純物濃度に差を持たせる
ことで、上記効果を得るようにしているため、製造工程
が大幅に増えることもなく、特別な膜等を追加して設け
るような必要がない。
【００４４】また、第１と第２のシリコン膜５１、５３
をともに同じ膜質のものを用いているため、異なる膜質
とするのに比べて、製造工程が複雑化することがない。
をともに同じ膜質のものを用いているため、異なる膜質
とするのに比べて、製造工程が複雑化することがない。
【００４５】以上のように、第１の実施の形態における
半導体装置及び半導体装置の製造方法によれば、データ
リテンションタイムやトランジスタの特性与える影響を
低減して、不純物が導入されたシリコン層を有する半導
体装置及びその製造方法を実現することができる。
半導体装置及び半導体装置の製造方法によれば、データ
リテンションタイムやトランジスタの特性与える影響を
低減して、不純物が導入されたシリコン層を有する半導
体装置及びその製造方法を実現することができる。
【００４６】なお、上記実施の形態においては、ＤＲＡ
Ｍのキャパシタを例にして説明したが、他の構成、例え
ば、トランジスタのゲート電極に、本発明を適用するこ
ともできることは言うまでもない。
Ｍのキャパシタを例にして説明したが、他の構成、例え
ば、トランジスタのゲート電極に、本発明を適用するこ
ともできることは言うまでもない。
【００４７】次に、本発明の第２の実施の形態における
半導体装置についてを図面を用いて以下に説明する。図
４は、本発明の第２の実施の形態における半導体装置の
断面図である。なお、図４において、図１と同様な構成
要素については、同じ符号を付して、説明の重複を避け
ることとする。
半導体装置についてを図面を用いて以下に説明する。図
４は、本発明の第２の実施の形態における半導体装置の
断面図である。なお、図４において、図１と同様な構成
要素については、同じ符号を付して、説明の重複を避け
ることとする。
【００４８】図４においては、ストレージノード電極を
構成する第２のシリコン膜に相当するシリコン膜１５３
の表面が粗面化されているものである。つまり、シリコ
ン膜１５３の表面に凹凸部１６３が設けられている。こ
れに応じて、シリコン膜１６３の粗面化された表面上の
窒化膜５７も凹凸部１６３に応じた形状となっている。
その他の構成要素は図１と同様である。
構成する第２のシリコン膜に相当するシリコン膜１５３
の表面が粗面化されているものである。つまり、シリコ
ン膜１５３の表面に凹凸部１６３が設けられている。こ
れに応じて、シリコン膜１６３の粗面化された表面上の
窒化膜５７も凹凸部１６３に応じた形状となっている。
その他の構成要素は図１と同様である。
【００４９】図４のようにストレージノード電極の表面
を粗面化することにより、第１の実施の形態における効
果に加えて、ストレージノード電極の実効表面積を増加
することできるため、キャパシタの容量を増加すること
ができる。この結果、ソフトエラー耐性に十分な容量の
確保ができ、また、例えば、高濃度不純物の染み出しが
起こっても、データリテンションタイムへの影響を補う
ことが望めるものである。
を粗面化することにより、第１の実施の形態における効
果に加えて、ストレージノード電極の実効表面積を増加
することできるため、キャパシタの容量を増加すること
ができる。この結果、ソフトエラー耐性に十分な容量の
確保ができ、また、例えば、高濃度不純物の染み出しが
起こっても、データリテンションタイムへの影響を補う
ことが望めるものである。
【００５０】ここで、図４の半導体装置の製造方法につ
いてを図面を用いて以下に説明する。図５は、図４に示
す本発明の第２の実施の形態における半導体装置の製造
方法を説明する工程図である。図５においては、キャパ
シタの凹凸部１６３の形成工程を中心に示してある。図
５においては、第１の実施の形態における製造工程にお
ける図２（ｄ）までは、第１の実施の形態と同様であ
る。
いてを図面を用いて以下に説明する。図５は、図４に示
す本発明の第２の実施の形態における半導体装置の製造
方法を説明する工程図である。図５においては、キャパ
シタの凹凸部１６３の形成工程を中心に示してある。図
５においては、第１の実施の形態における製造工程にお
ける図２（ｄ）までは、第１の実施の形態と同様であ
る。
【００５１】図５（ａ）において、リン等の不純物が導
入された第２のシリコン膜８１を第１のシリコン膜７１
上に設けた後に、第２のシリコン膜８１上を粗面化する
ために、粗面ポリシリコン１６０を形成する。この粗面
ポリシリコン１６０の膜厚は５００〜１０００Å程度で
ある。粗面ポリシリコン１６０は、例えば、第２のシリ
コン膜８１上に対して５６０〜５８０℃の温度で、Ｓｉ
Ｈ4を流すことにより形成することができる。その後、
アニール処理すれば、粗面ポリシリコン１６０が形成さ
れた第２のシリコン膜８１に導電性を持たせることがで
きる。パターニングによりストレージノード電極を形成
した後に、選択的に粗面化してもよい。
入された第２のシリコン膜８１を第１のシリコン膜７１
上に設けた後に、第２のシリコン膜８１上を粗面化する
ために、粗面ポリシリコン１６０を形成する。この粗面
ポリシリコン１６０の膜厚は５００〜１０００Å程度で
ある。粗面ポリシリコン１６０は、例えば、第２のシリ
コン膜８１上に対して５６０〜５８０℃の温度で、Ｓｉ
Ｈ4を流すことにより形成することができる。その後、
アニール処理すれば、粗面ポリシリコン１６０が形成さ
れた第２のシリコン膜８１に導電性を持たせることがで
きる。パターニングによりストレージノード電極を形成
した後に、選択的に粗面化してもよい。
【００５２】この後、図５（ｂ）において、レジスト膜
を粗面ポリシリコン１６０上に設け、ストレージノード
電極形成のために、粗面ポリシリコン１６０上の、スト
レージノード電極形成領域にレジスト膜１７０が残るよ
うにパターニングする。
を粗面ポリシリコン１６０上に設け、ストレージノード
電極形成のために、粗面ポリシリコン１６０上の、スト
レージノード電極形成領域にレジスト膜１７０が残るよ
うにパターニングする。
【００５３】図５（ｃ）において、レジスト膜１７０を
マスクとして、粗面ポリシリコン１６０、ポリシリコン
膜８１、７１をそれぞれエッチングする。この時、ポリ
シリコンとは異なる材料からなる第２の層間絶縁膜１１
がエッチングストッパの役割をすることとなる。この
後、レジスト膜１７０を除去することにより、第１のシ
リコン膜５１、第２のシリコン膜１５３、及び第２のシ
リコン膜１５３の表面に形成された凹凸部１６３から構
成されるストレージノード電極が形成される。
マスクとして、粗面ポリシリコン１６０、ポリシリコン
膜８１、７１をそれぞれエッチングする。この時、ポリ
シリコンとは異なる材料からなる第２の層間絶縁膜１１
がエッチングストッパの役割をすることとなる。この
後、レジスト膜１７０を除去することにより、第１のシ
リコン膜５１、第２のシリコン膜１５３、及び第２のシ
リコン膜１５３の表面に形成された凹凸部１６３から構
成されるストレージノード電極が形成される。
【００５４】この後は、図３（ｂ）と同様に、第２の層
間絶縁膜１１上、第１のシリコン膜５１の側面及び第２
のシリコン膜１５３の側面及び表面（この場合、凹凸部
１６３の表面となる）に延在するように窒化膜５７を設
ける。以降は、第１の実施の形態における図３（ｃ）及
びこれ以降と同様な製造工程でよい。
間絶縁膜１１上、第１のシリコン膜５１の側面及び第２
のシリコン膜１５３の側面及び表面（この場合、凹凸部
１６３の表面となる）に延在するように窒化膜５７を設
ける。以降は、第１の実施の形態における図３（ｃ）及
びこれ以降と同様な製造工程でよい。
【００５５】このように、第２の実施の形態における製
造工程では、実質的には粗面ポリシリコン１６０を設け
る工程が追加されたのみで、上記のような図４に示す第
２の実施の形態の半導体装置を実現することができる。
造工程では、実質的には粗面ポリシリコン１６０を設け
る工程が追加されたのみで、上記のような図４に示す第
２の実施の形態の半導体装置を実現することができる。
【００５６】また、凹凸部１６３も、ストレージノード
電極と同様の材料（ポリシリコン）にて形成しているた
め、凹凸部１６３とシリコン膜１５３との密着性等が十
分確保できるうえ、他の材料を用いるのに比べて製造工
程の複雑化を抑制できる。
電極と同様の材料（ポリシリコン）にて形成しているた
め、凹凸部１６３とシリコン膜１５３との密着性等が十
分確保できるうえ、他の材料を用いるのに比べて製造工
程の複雑化を抑制できる。
【００５７】次に、本発明の第３の実施の形態における
半導体装置についてを図面を用いて以下に説明する。図
６は、本発明の第３の実施の形態における半導体装置の
断面図である。なお、図６において、図１と同様な構成
要素については、同じ符号を付して、説明の重複を避け
ることとする。
半導体装置についてを図面を用いて以下に説明する。図
６は、本発明の第３の実施の形態における半導体装置の
断面図である。なお、図６において、図１と同様な構成
要素については、同じ符号を付して、説明の重複を避け
ることとする。
【００５８】図６においては、第１のシリコン膜５１が
充填される接続孔内の、層間絶縁膜９及び１１の側壁に
側壁膜２０１を設けている。その他の構成要素は図１と
同様である。
充填される接続孔内の、層間絶縁膜９及び１１の側壁に
側壁膜２０１を設けている。その他の構成要素は図１と
同様である。
【００５９】側壁膜２０１は例えば、不純物が導入され
ていないポリシリコンからなる膜である。このような側
壁膜２０１を設けることにより、第１の実施の形態と同
様な効果が得られるとともに、層間絶縁膜９、１１に設
けられる接続孔の径を、露光機の露光限界以下の径とす
ることができる。また、側壁膜２０１を、例えば、窒化
膜あるいは酸化膜からなる膜としてもよい。この場合に
は、上記のような効果の他に、不純物の染み出しに対し
ても絶縁性が維持されるため、接続孔形成時に近隣のゲ
ート電極７が接続孔内に露出したとしても、側壁膜２０
１によりゲート電極７の露出部分を覆うため、ゲート電
極７とストレージノード電極との短絡を防止することが
できる。
ていないポリシリコンからなる膜である。このような側
壁膜２０１を設けることにより、第１の実施の形態と同
様な効果が得られるとともに、層間絶縁膜９、１１に設
けられる接続孔の径を、露光機の露光限界以下の径とす
ることができる。また、側壁膜２０１を、例えば、窒化
膜あるいは酸化膜からなる膜としてもよい。この場合に
は、上記のような効果の他に、不純物の染み出しに対し
ても絶縁性が維持されるため、接続孔形成時に近隣のゲ
ート電極７が接続孔内に露出したとしても、側壁膜２０
１によりゲート電極７の露出部分を覆うため、ゲート電
極７とストレージノード電極との短絡を防止することが
できる。
【００６０】ここで、図６の半導体装置の製造方法につ
いてを図面を用いて以下に説明する。図７は、図６の本
発明の第３の実施の形態における半導体装置の製造方法
を説明する工程図である。図７においては、側壁膜２０
１の形成工程を中心に示してある。図７においては、第
１の実施の形態における製造工程における図２（ｂ）ま
では、第１の実施の形態と同様である。
いてを図面を用いて以下に説明する。図７は、図６の本
発明の第３の実施の形態における半導体装置の製造方法
を説明する工程図である。図７においては、側壁膜２０
１の形成工程を中心に示してある。図７においては、第
１の実施の形態における製造工程における図２（ｂ）ま
では、第１の実施の形態と同様である。
【００６１】図７（ａ）において、レジスト膜６０に相
当するレジスト膜２１１を残した状態で、側壁膜形成の
ための膜２１３を、接続孔内及びレジスト２１１上に設
ける。この膜２１３は、通常のＣＶＤ法により膜厚１０
００〜３０００Å程度設ける。
当するレジスト膜２１１を残した状態で、側壁膜形成の
ための膜２１３を、接続孔内及びレジスト２１１上に設
ける。この膜２１３は、通常のＣＶＤ法により膜厚１０
００〜３０００Å程度設ける。
【００６２】この後、図７（ｂ）において、異方性エッ
チングにより、膜２１３をエッチングすることにより、
接続孔内の層間絶縁膜９、１１の側面に側壁膜２０１を
設ける。この後、レジスト膜２１１を除去する。以降の
工程は、第１の実施の形態における製造工程の図２
（ｃ）及びこれ以降と同様である。
チングにより、膜２１３をエッチングすることにより、
接続孔内の層間絶縁膜９、１１の側面に側壁膜２０１を
設ける。この後、レジスト膜２１１を除去する。以降の
工程は、第１の実施の形態における製造工程の図２
（ｃ）及びこれ以降と同様である。
【００６３】このように、第３の実施の形態における半
導体装置は、第１の実施の形態に対して、膜２１３を設
ける工程と、これを異方性エッチングする工程が実質的
に追加される程度で実現することができる。
導体装置は、第１の実施の形態に対して、膜２１３を設
ける工程と、これを異方性エッチングする工程が実質的
に追加される程度で実現することができる。
【００６４】なお、図７（ａ）において、レジスト２１
１は膜２１３を設ける前に除去してもよい。ただし、側
壁膜２０１を層間絶縁膜１１と同様な材質のものとする
場合には、側壁膜２０１形成時において、層間絶縁膜１
１をエッチングから保護するために、レジスト２１１を
残しておく必要がある。
１は膜２１３を設ける前に除去してもよい。ただし、側
壁膜２０１を層間絶縁膜１１と同様な材質のものとする
場合には、側壁膜２０１形成時において、層間絶縁膜１
１をエッチングから保護するために、レジスト２１１を
残しておく必要がある。
【００６５】また、第３の実施の形態の変形例として、
第２の実施の形態と第３の実施の形態のそれぞれの特徴
を合わせた構造としてもよい。第３の実施の形態の変形
例を図８に示す。なお、図８において、図１と同様な構
成要素については、図１と同じ符号を付して説明の重複
を避けることとする。
第２の実施の形態と第３の実施の形態のそれぞれの特徴
を合わせた構造としてもよい。第３の実施の形態の変形
例を図８に示す。なお、図８において、図１と同様な構
成要素については、図１と同じ符号を付して説明の重複
を避けることとする。
【００６６】図８においては、接続孔内の層間絶縁膜
９、１１の側面に、図６の側壁膜２０１に相当する側壁
膜３０１が設けられている。さらに、図８においては、
第２のシリコン膜５３に相当するシリコン膜３５３に表
面が粗面化され、凹凸部３６３が設けられている。その
他の構成要素は図１と同様である。
９、１１の側面に、図６の側壁膜２０１に相当する側壁
膜３０１が設けられている。さらに、図８においては、
第２のシリコン膜５３に相当するシリコン膜３５３に表
面が粗面化され、凹凸部３６３が設けられている。その
他の構成要素は図１と同様である。
【００６７】図８のような構成とすることで、第２及び
第３の実施の形態の半導体装置特有の効果をともに得ら
れるものとなる。なお、図８のような構成は、第１の実
施の形態の半導体装置の製造方法に対して、図５及び図
７に示す工程を追加することにて得られる。
第３の実施の形態の半導体装置特有の効果をともに得ら
れるものとなる。なお、図８のような構成は、第１の実
施の形態の半導体装置の製造方法に対して、図５及び図
７に示す工程を追加することにて得られる。
【００６８】次に、本発明の第４の実施の形態における
半導体装置についてを図面を用いて以下に説明する。図
９は、本発明の第４の実施の形態における半導体装置の
断面図である。なお、図９において、図１と同様な構成
要素については、同じ符号を付して、説明の重複を避け
ることとする。
半導体装置についてを図面を用いて以下に説明する。図
９は、本発明の第４の実施の形態における半導体装置の
断面図である。なお、図９において、図１と同様な構成
要素については、同じ符号を付して、説明の重複を避け
ることとする。
【００６９】図９においては、第２の層間絶縁膜１１と
第１のシリコン膜５１との間に、例えば、ポリシリコン
からなるシリコン膜４０１及び、例えば、ポリシリコン
からなる側壁膜４０３が設けられている。図９における
その他の構成要素は図１と同様である。
第１のシリコン膜５１との間に、例えば、ポリシリコン
からなるシリコン膜４０１及び、例えば、ポリシリコン
からなる側壁膜４０３が設けられている。図９における
その他の構成要素は図１と同様である。
【００７０】図９のように構成することで、ポリシリコ
ン膜４０１及び側壁膜４０３をマスクとして、層間絶縁
膜９、１１に設けられる接続孔を形成することができ、
第１の実施の形態と同様な効果が得られるとともに、層
間絶縁膜９、１１に設けられる接続孔の径を、露光機の
露光限界以下の径とすることができる。詳細について
は、以降に述べる製造工程にて説明する。また、このよ
うなマスクとして用いられたポリシリコン膜４０１をそ
のままストレージノード電極の一部として利用できるた
め、ポリシリコン膜４０１の膜厚分のキャパシタの容量
増加が望める。また、追加される膜４０１、４０３はポ
リシリコン膜に限定されないが、第１のシリコン膜５１
と同じ材質の膜とした方が、第１のシリコン膜との密着
性が良い。
ン膜４０１及び側壁膜４０３をマスクとして、層間絶縁
膜９、１１に設けられる接続孔を形成することができ、
第１の実施の形態と同様な効果が得られるとともに、層
間絶縁膜９、１１に設けられる接続孔の径を、露光機の
露光限界以下の径とすることができる。詳細について
は、以降に述べる製造工程にて説明する。また、このよ
うなマスクとして用いられたポリシリコン膜４０１をそ
のままストレージノード電極の一部として利用できるた
め、ポリシリコン膜４０１の膜厚分のキャパシタの容量
増加が望める。また、追加される膜４０１、４０３はポ
リシリコン膜に限定されないが、第１のシリコン膜５１
と同じ材質の膜とした方が、第１のシリコン膜との密着
性が良い。
【００７１】ここで、図９の半導体装置の製造方法につ
いてを図面を用いて以下に説明する。図１０及び図１１
は、図９の本発明の第４の実施の形態における半導体装
置の製造方法を説明する工程図である。図１０及び図１
１においては、追加される膜４０１、４０３の形成工程
を中心に示してある。図１０及び図１１においては、第
１の実施の形態における製造工程における図２（ａ）に
おけるレジスト膜６０の形成前の状態までは、第１の実
施の形態と同様である。
いてを図面を用いて以下に説明する。図１０及び図１１
は、図９の本発明の第４の実施の形態における半導体装
置の製造方法を説明する工程図である。図１０及び図１
１においては、追加される膜４０１、４０３の形成工程
を中心に示してある。図１０及び図１１においては、第
１の実施の形態における製造工程における図２（ａ）に
おけるレジスト膜６０の形成前の状態までは、第１の実
施の形態と同様である。
【００７２】図１０（ａ）において、通常のＣＶＤ法に
て、シリコン膜として、例えば、ポリシリコン膜４１０
を第２の層間絶縁膜１１上に設ける。ポリシリコン膜４
１０の膜厚は１０００〜３０００Å程度である。なお、
ポリシリコン膜４１０は不純物が導入されていないもの
であってもよいが、ここでは、第１のシリコン膜５１と
同程度の不純物濃度（２〜５×１０20／ｃｍ3）の不純
物（例えば、リン等）が導入されたポリシリコン膜４１
０を設けるものとする。
て、シリコン膜として、例えば、ポリシリコン膜４１０
を第２の層間絶縁膜１１上に設ける。ポリシリコン膜４
１０の膜厚は１０００〜３０００Å程度である。なお、
ポリシリコン膜４１０は不純物が導入されていないもの
であってもよいが、ここでは、第１のシリコン膜５１と
同程度の不純物濃度（２〜５×１０20／ｃｍ3）の不純
物（例えば、リン等）が導入されたポリシリコン膜４１
０を設けるものとする。
【００７３】次に、図１０（ｂ）において、ポリシリコ
ン膜４１０上にレジスト膜４２０を設けて、このレジス
ト膜４２０において、キャパシタのストレージノードを
形成すべき位置に開口部４２１を設ける。
ン膜４１０上にレジスト膜４２０を設けて、このレジス
ト膜４２０において、キャパシタのストレージノードを
形成すべき位置に開口部４２１を設ける。
【００７４】図１０（ｃ）において、レジスト膜４２０
をマスクとして、通常のホトリソ、エッチング技術を用
いてポリシリコン膜４１０の一部をエッチングし、ポリ
シリコン膜４１０に開口部４２３を設ける。
をマスクとして、通常のホトリソ、エッチング技術を用
いてポリシリコン膜４１０の一部をエッチングし、ポリ
シリコン膜４１０に開口部４２３を設ける。
【００７５】図１０（ｄ）において、通常のＣＶＤ法に
より、開口部４２３内及び残存するポリシリコン膜４１
０上に側壁膜４０３形成のためのポリシリコン膜４３０
を設ける。ポリシリコン膜４３０の膜厚は１０００〜２
０００Å程度である。また、ポリシリコン膜４３０もポ
リシリコン膜４１０と同様に、不純物が導入されていな
いものであっても、予め第１のシリコン膜５１と同程度
の不純物が導入されたものであってもよい。
より、開口部４２３内及び残存するポリシリコン膜４１
０上に側壁膜４０３形成のためのポリシリコン膜４３０
を設ける。ポリシリコン膜４３０の膜厚は１０００〜２
０００Å程度である。また、ポリシリコン膜４３０もポ
リシリコン膜４１０と同様に、不純物が導入されていな
いものであっても、予め第１のシリコン膜５１と同程度
の不純物が導入されたものであってもよい。
【００７６】図１０（ｅ）において、異方性エッチング
を行うことにより、ポリシリコン膜４１０の側壁に、ポ
リシリコン膜４３０からなる側壁膜４０３を設ける。異
方性エッチングにより、側壁膜４０３の肩部は傾斜形状
となる。この後、ポリシリコン膜４１０及び側壁膜４０
３をマスクとして、層間絶縁膜９、１１及びゲート絶縁
膜１５のそれぞれ一部をエッチングするため、層間絶縁
膜９、１１及びゲート絶縁膜１５を構成する材質をエッ
チング可能な条件に替えて、異方性エッチングを継続す
る。なお、ポリシリコン膜４１０及び側壁膜４０３をマ
スクとして、層間絶縁膜９、１１及びゲート絶縁膜１５
を構成する材質をエッチング可能な条件であれば、異方
性エッチングに限定されない。この結果、層間絶縁膜９
及び１１に接続孔４６３が設けられる。この接続孔４６
３は拡散層３まで達している。この接続孔４６３の径
は、開口部４２３の径に比べて、側壁膜４０３にてマス
クされた分小さくすることができる。
を行うことにより、ポリシリコン膜４１０の側壁に、ポ
リシリコン膜４３０からなる側壁膜４０３を設ける。異
方性エッチングにより、側壁膜４０３の肩部は傾斜形状
となる。この後、ポリシリコン膜４１０及び側壁膜４０
３をマスクとして、層間絶縁膜９、１１及びゲート絶縁
膜１５のそれぞれ一部をエッチングするため、層間絶縁
膜９、１１及びゲート絶縁膜１５を構成する材質をエッ
チング可能な条件に替えて、異方性エッチングを継続す
る。なお、ポリシリコン膜４１０及び側壁膜４０３をマ
スクとして、層間絶縁膜９、１１及びゲート絶縁膜１５
を構成する材質をエッチング可能な条件であれば、異方
性エッチングに限定されない。この結果、層間絶縁膜９
及び１１に接続孔４６３が設けられる。この接続孔４６
３は拡散層３まで達している。この接続孔４６３の径
は、開口部４２３の径に比べて、側壁膜４０３にてマス
クされた分小さくすることができる。
【００７７】次に、図１１（ａ）において、通常のＣＶ
Ｄ法により、例えば、第１のシリコン膜５１を設けるた
めにポリシリコン膜４７１を接続孔４６３内を完全に埋
め込むように形成するとともに、ポリシリコン４１０上
及び側壁膜４０３上に形成する。なお、ポリシリコン膜
４７１は不純物を導入していないものとして、後工程に
て所望の濃度の不純物を導入し、アニール処理するもの
であってもよいが、説明の簡略化のため、ここでは、所
望の濃度（２〜５×１０20／ｃｍ3）の不純物が予め導
入されたものを形成するものとする。
Ｄ法により、例えば、第１のシリコン膜５１を設けるた
めにポリシリコン膜４７１を接続孔４６３内を完全に埋
め込むように形成するとともに、ポリシリコン４１０上
及び側壁膜４０３上に形成する。なお、ポリシリコン膜
４７１は不純物を導入していないものとして、後工程に
て所望の濃度の不純物を導入し、アニール処理するもの
であってもよいが、説明の簡略化のため、ここでは、所
望の濃度（２〜５×１０20／ｃｍ3）の不純物が予め導
入されたものを形成するものとする。
【００７８】この後、図１１（ｂ）において、通常のＣ
ＶＤ法により、例えば、第２のシリコン膜５３を設ける
ためにポリシリコン膜４８１をポリシリコン膜４７１上
に形成する。ここで、説明の簡略化のため、ポリシリコ
ン膜４８１はポリシリコン膜４７１と同様に、所望の濃
度（ポリシリコン膜４７１に導入された不純物濃度より
高い濃度）の不純物が予め導入されたものを形成するも
のとする。
ＶＤ法により、例えば、第２のシリコン膜５３を設ける
ためにポリシリコン膜４８１をポリシリコン膜４７１上
に形成する。ここで、説明の簡略化のため、ポリシリコ
ン膜４８１はポリシリコン膜４７１と同様に、所望の濃
度（ポリシリコン膜４７１に導入された不純物濃度より
高い濃度）の不純物が予め導入されたものを形成するも
のとする。
【００７９】図１１（ｃ）において、レジスト膜をポリ
シリコン膜４８１上に設け、ストレージノード電極形成
のために、ポリシリコン膜４８１上の、ストレージノー
ド電極形成領域にレジスト膜４９１が残るようにパター
ニングする。
シリコン膜４８１上に設け、ストレージノード電極形成
のために、ポリシリコン膜４８１上の、ストレージノー
ド電極形成領域にレジスト膜４９１が残るようにパター
ニングする。
【００８０】図１１（ｄ）において、レジスト膜４９１
をマスクとして、ポリシリコン膜４８１、４７１、４１
０をそれぞれエッチングする。この時、ポリシリコンと
は異なる材料からなる第２の層間絶縁膜１１がエッチン
グストッパの役割をすることとなる。この後、レジスト
膜４９１を除去することにより、第１のシリコン膜５
１、第２のシリコン膜５３、シリコン膜４０１、側壁膜
４０３から構成されるストレージノード電極が形成され
る。
をマスクとして、ポリシリコン膜４８１、４７１、４１
０をそれぞれエッチングする。この時、ポリシリコンと
は異なる材料からなる第２の層間絶縁膜１１がエッチン
グストッパの役割をすることとなる。この後、レジスト
膜４９１を除去することにより、第１のシリコン膜５
１、第２のシリコン膜５３、シリコン膜４０１、側壁膜
４０３から構成されるストレージノード電極が形成され
る。
【００８１】以降の工程は、図３（ｂ）及びそれ以降の
工程と同様に行われ、窒化膜５７及びセルプレート電極
５９が形成されることとなる。
工程と同様に行われ、窒化膜５７及びセルプレート電極
５９が形成されることとなる。
【００８２】このように、第４の実施の形態における半
導体装置は、製造工程数が増えるものの、第４の実施の
形態にて接続孔４６３を形成するためのマスクとなるポ
リシリコン膜４０１、４０３をそのままストレージノー
ド電極の一部として利用でき、これにより、キャパシタ
の容量の増加を図ることができる。
導体装置は、製造工程数が増えるものの、第４の実施の
形態にて接続孔４６３を形成するためのマスクとなるポ
リシリコン膜４０１、４０３をそのままストレージノー
ド電極の一部として利用でき、これにより、キャパシタ
の容量の増加を図ることができる。
【００８３】また、第４の実施の形態の変形例として、
第２の実施の形態と第４の実施の形態のそれぞれの特徴
を合わせた構造としてもよい。第４の実施の形態の変形
例を図１２に示す。なお、図１２において、図１と同様
な構成要素については、図１と同じ符号を付して説明の
重複を避けることとする。
第２の実施の形態と第４の実施の形態のそれぞれの特徴
を合わせた構造としてもよい。第４の実施の形態の変形
例を図１２に示す。なお、図１２において、図１と同様
な構成要素については、図１と同じ符号を付して説明の
重複を避けることとする。
【００８４】図１２においては、第２の層間絶縁膜１１
と第１のシリコン膜５１との間に、図９のシリコン膜４
０１及び側壁膜４０３が設けられている。さらに、図１
２においては、第２のシリコン膜５３に相当するシリコ
ン膜５５３の表面が粗面化され、凹凸部５６３が設けら
れている。その他の構成要素は図１と同様である。
と第１のシリコン膜５１との間に、図９のシリコン膜４
０１及び側壁膜４０３が設けられている。さらに、図１
２においては、第２のシリコン膜５３に相当するシリコ
ン膜５５３の表面が粗面化され、凹凸部５６３が設けら
れている。その他の構成要素は図１と同様である。
【００８５】図１２のような構成とすることで、第２及
び第４の実施の形態の半導体装置特有の効果をともに得
られるものとなる。なお、図１２のような構成は、第１
の実施の形態の半導体装置の製造方法に対して、図５及
び図１０、図１１に示す工程を追加することにて得られ
る。
び第４の実施の形態の半導体装置特有の効果をともに得
られるものとなる。なお、図１２のような構成は、第１
の実施の形態の半導体装置の製造方法に対して、図５及
び図１０、図１１に示す工程を追加することにて得られ
る。
【００８６】以上、本発明の半導体装置及びその製造方
法についてを説明したが、本発明は上記構成や製造方法
に限定されるものではない。
法についてを説明したが、本発明は上記構成や製造方法
に限定されるものではない。
【００８７】例えば、半導体基体１や拡散層の導電極性
は他の場合でもよく、その場合、他の構成要素の導電極
性も半導体基体１や拡散層３の導電極性に合わせて変更
すればよい。
は他の場合でもよく、その場合、他の構成要素の導電極
性も半導体基体１や拡散層３の導電極性に合わせて変更
すればよい。
【００８８】また、上記各実施の形態は、ＤＲＡＭのキ
ャパシタを例に説明したが、不純物が導入されるシリコ
ン膜を用いたゲート電極や配線に適用することも可能で
ある。この場合、メモリセル間のリーク等ＤＡＲＭ特有
の効果を除く本発明の効果が得られるものである。
ャパシタを例に説明したが、不純物が導入されるシリコ
ン膜を用いたゲート電極や配線に適用することも可能で
ある。この場合、メモリセル間のリーク等ＤＡＲＭ特有
の効果を除く本発明の効果が得られるものである。
【００８９】また、上記各実施の形態におけるＤＲＡＭ
の構造は種々変更が可能である。本発明を適用したＤＲ
ＡＭの変形例を図１３に示す。
の構造は種々変更が可能である。本発明を適用したＤＲ
ＡＭの変形例を図１３に示す。
【００９０】図１３において、半導体基体１内には拡散
層６０３、６１３、６２３が配置されている。半導体基
体１上にはゲート酸化膜１５が配置されている。ゲート
酸化膜１５上の、各拡散層間にはゲート電極６０７、６
１７が配置されている。ゲート酸化膜１５上及びゲート
電極６０７、６１７上には層間絶縁膜９が配置されてい
る。
層６０３、６１３、６２３が配置されている。半導体基
体１上にはゲート酸化膜１５が配置されている。ゲート
酸化膜１５上の、各拡散層間にはゲート電極６０７、６
１７が配置されている。ゲート酸化膜１５上及びゲート
電極６０７、６１７上には層間絶縁膜９が配置されてい
る。
【００９１】層間絶縁膜９には、複数の接続孔が設けら
れ、この接続孔のひとつを介して、ストレージノード電
極のための第１のシリコン膜５１ー１と拡散層６０３と
が電気的に接続されている。同様に、層間絶縁膜９に設
けられた接続孔の他のひとつを介して、ストレージノー
ド電極のための第１のシリコン膜５１ー２と拡散層６１
３とが電気的に接続されている。各第１のシリコン膜５
１ー１、５１ー２上にはそれぞれ第２のシリコン膜５３
ー１、５３ー２が設けられている。第１のシリコン膜５
１ー１と第２のシリコン膜５３ー１、及び第１のシリコ
ン膜５１ー２と第２のシリコン膜５３ー２にてそれぞれ
ストレージノード電極を構成している。
れ、この接続孔のひとつを介して、ストレージノード電
極のための第１のシリコン膜５１ー１と拡散層６０３と
が電気的に接続されている。同様に、層間絶縁膜９に設
けられた接続孔の他のひとつを介して、ストレージノー
ド電極のための第１のシリコン膜５１ー２と拡散層６１
３とが電気的に接続されている。各第１のシリコン膜５
１ー１、５１ー２上にはそれぞれ第２のシリコン膜５３
ー１、５３ー２が設けられている。第１のシリコン膜５
１ー１と第２のシリコン膜５３ー１、及び第１のシリコ
ン膜５１ー２と第２のシリコン膜５３ー２にてそれぞれ
ストレージノード電極を構成している。
【００９２】第１のシリコン膜５１ー１の側面、第２の
シリコン膜５３ー１の側面及び表面にはキャパシタ絶縁
膜としての窒化膜５７ー１が配置されている。同様に、
第１のシリコン膜５１ー２の側面、第２のシリコン膜５
３ー２の側面及び表面にはキャパシタ絶縁膜としての窒
化膜５７ー２が配置されている。各窒化膜５７ー１、５
７ー２上にはそれぞれ、ストレージノード電極を覆うよ
うにセルプレート電極としてのシリコン膜５９ー１、５
９ー２が設けられている。
シリコン膜５３ー１の側面及び表面にはキャパシタ絶縁
膜としての窒化膜５７ー１が配置されている。同様に、
第１のシリコン膜５１ー２の側面、第２のシリコン膜５
３ー２の側面及び表面にはキャパシタ絶縁膜としての窒
化膜５７ー２が配置されている。各窒化膜５７ー１、５
７ー２上にはそれぞれ、ストレージノード電極を覆うよ
うにセルプレート電極としてのシリコン膜５９ー１、５
９ー２が設けられている。
【００９３】窒化膜５７ー１、５７ー２上及びシリコン
膜５９ー１、５９ー２上にはそれぞれ第２の層間絶縁膜
６１１が設けられている。第１の層間絶縁膜９に設けら
れた接続孔と第２の層間絶縁膜６１１に設けられた接続
孔を介してビット線として用いられる配線６２１が第２
の層間絶縁膜６１１上に配置されている。このため、配
線６２１と拡散層６２３とが電気的に接続される。
膜５９ー１、５９ー２上にはそれぞれ第２の層間絶縁膜
６１１が設けられている。第１の層間絶縁膜９に設けら
れた接続孔と第２の層間絶縁膜６１１に設けられた接続
孔を介してビット線として用いられる配線６２１が第２
の層間絶縁膜６１１上に配置されている。このため、配
線６２１と拡散層６２３とが電気的に接続される。
【００９４】図１３における第１のシリコン膜５１ー
１、５１ー２、第２のシリコン膜５３ー１、５３ー２、
シリコン膜５９ー１、５９ー２はいずれもポリシリコン
からなるものとし、層間絶縁膜９、６１１はいずれも酸
化膜あるいはＢＰＳＧ膜からなるものとする。
１、５１ー２、第２のシリコン膜５３ー１、５３ー２、
シリコン膜５９ー１、５９ー２はいずれもポリシリコン
からなるものとし、層間絶縁膜９、６１１はいずれも酸
化膜あるいはＢＰＳＧ膜からなるものとする。
【００９５】図１３に示すような構成においても本発明
は適用可能である。また、図１３の構成では、２つのメ
モリセルを構成する各トランジスタのソースあるいはド
レインを構成する拡散層のひとつである拡散層６２３を
共有することができる。さらに、ビット線として用いら
れる配線６２１をキャパシタの上に設けているため、ビ
ット線のレイアウトの自由度が向上することが期待でき
る。
は適用可能である。また、図１３の構成では、２つのメ
モリセルを構成する各トランジスタのソースあるいはド
レインを構成する拡散層のひとつである拡散層６２３を
共有することができる。さらに、ビット線として用いら
れる配線６２１をキャパシタの上に設けているため、ビ
ット線のレイアウトの自由度が向上することが期待でき
る。
【００９６】また、本発明の各実施の形態や図１３の変
形例のキャパシタの構造をフィン型やシリンダ型のもの
としても本発明を適用可能である。
形例のキャパシタの構造をフィン型やシリンダ型のもの
としても本発明を適用可能である。
【００９７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、データリテンションタイムやトランジスタの特
性与える影響を低減して、不純物が導入されたシリコン
層を有する半導体装置及びその製造方法を実現すること
ができる。
よれば、データリテンションタイムやトランジスタの特
性与える影響を低減して、不純物が導入されたシリコン
層を有する半導体装置及びその製造方法を実現すること
ができる。
【００９８】また、本発明によれば、上記のような半導
体装置及びその製造方法を、構成の多大な追加や半導体
装置の製造工程の多大な増加を極力低減して実現するこ
とができる。
体装置及びその製造方法を、構成の多大な追加や半導体
装置の製造工程の多大な増加を極力低減して実現するこ
とができる。
【図１】本発明の第１の実施の形態における半導体装置
の断面図である。
の断面図である。
【図２】本発明の第１の実施の形態における半導体装置
の製造工程を説明する図である。
の製造工程を説明する図である。
【図３】本発明の第１の実施の形態における半導体装置
の製造工程を説明する図である。
の製造工程を説明する図である。
【図４】本発明の第２の実施の形態における半導体装置
の断面図である。
の断面図である。
【図５】本発明の第２の実施の形態における半導体装置
の製造工程を説明する図である。
の製造工程を説明する図である。
【図６】本発明の第３の実施の形態における半導体装置
の断面図である。
の断面図である。
【図７】本発明の第３の実施の形態における半導体装置
の製造工程を説明する図である。
の製造工程を説明する図である。
【図８】本発明の第３の実施の形態における半導体装置
の変形例の断面図である。
の変形例の断面図である。
【図９】本発明の第４の実施の形態における半導体装置
の断面図である。
の断面図である。
【図１０】本発明の第４の実施の形態における半導体装
置の製造工程を説明する図である。
置の製造工程を説明する図である。
【図１１】本発明の第４の実施の形態における半導体装
置の製造工程を説明する図である。
置の製造工程を説明する図である。
【図１２】本発明の第４の実施の形態における半導体装
置の変形例の断面図である。
置の変形例の断面図である。
【図１３】本発明を適用したＤＲＡＭの変形例の断面図
である。
である。
１ 半導体基体
３ 拡散層
５ フィールド酸化膜
７ ゲート電極
９ 第１の層間絶縁膜
１１ 第２の層間絶縁膜
１５ ゲート酸化膜
５１ 第１のシリコン膜
５３、１５３、３５３、５５３ 第２のシリコン膜
５７ キャパシタ絶縁膜
５９ セルプレート電極
１６３、３６３、５６３ 凹凸部
２０１、３０１ 側壁膜
４０１ シリコン膜
４０３ 側壁膜
─────────────────────────────────────────────────────
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(56)参考文献 特開 平５−315567（ＪＰ，Ａ)
特開 平10−294367（ＪＰ，Ａ)
特開 平５−259405（ＪＰ，Ａ)
特開 平６−21479（ＪＰ，Ａ)
特開 平９−298278（ＪＰ，Ａ)
特開 平８−264732（ＪＰ，Ａ)
Claims (10)
- 【請求項１】 半導体基体と、 前記半導体基体内に形成された拡散層と、 前記半導体基体上に形成され、前記拡散層上に接続孔が
設けられた絶縁膜と、前記絶縁層上に形成されるとともに前記接続孔内に充填
される、前記接続孔の径の１／２以上の膜厚を有する第
１のシリコン膜と、前記第１のシリコン膜上の、前記第
１のシリコン膜よりも不純物濃度が高い第２のシリコン
膜と、を含み、 前記第１のシリコン膜の不純物濃度が２×１０ 20 ／ｃｍ
3 〜５×１０ 20 ／ｃｍ 3 であることを特徴とする半導体装
置。 - 【請求項２】 前記第１のシリコン膜及び前記第２のシ
リコン膜はともにポリシリコンからなることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記第１のシリコン膜および前記第２の
シリコン膜は、ダイナミックランダムアクセスメモリの
メモリセルを形成するキャパシタ電極のストレージノー
ド電極を構成することを特徴とする請求項１または２に
記載の半導体装置。 - 【請求項４】 前記第２のシリコン膜の上面は粗面であ
ることを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記接続孔内において前記絶縁膜の側壁
に側壁膜が設けられていることを特徴とする請求項３ま
たは４記載の半導体装置。 - 【請求項６】 前記第１のシリコン膜と前記絶縁膜との
間には、前記接続孔近傍において傾斜部を有する第３の
シリコン膜を有することを特徴とする請求項３または請
求項４記載の半導体装置。 - 【請求項７】 半導体基体に拡散層を形成する工程と、 前記拡散層上に接続孔が位置する絶縁層を前記半導体基
体上に設ける工程と、 前記絶縁層上に前記接続孔の径の１／２以上の膜厚であ
り２×１０ 20 ／ｃｍ 3 〜５×１０ 20 ／ｃｍ 3 の不純物濃度
を有する第１のシリコン膜を形成するとともに、前記接
続孔を前記第１のシリコン膜で充填する工程と、 前記第１のシリコン膜上に、前記第１のシリコン膜より
も不純物濃度が高い第２のシリコン膜を形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記第２のシリコン膜を設けた後、前記
第２のシリコン膜表面を粗面化した後に、前記不純物を
前記第２のシリコン膜に導入することを特徴とする請求
項７記載の半導体装置の製造方法。 - 【請求項９】 前記第１のシリコン膜は、前記絶縁層の
前記開孔部に面する側面に側壁膜を形成した後に、この
側壁膜上に形成されることを特徴とする請求項７または
請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記半導体基体に前記接続孔を有する
前記絶縁層を形成する工程は、半導体基体に拡散層が設
けられた状態で、絶縁層を前記半導体基体上に設ける工
程と、前記絶縁層上に第３のシリコン膜を設ける工程
と、前記第３のシリコン膜の前記拡散層の上方に位置す
る部分を除去して開口部を形成する工程と、前記開口部
内の前記第３のシリコン膜側面に側壁膜を設ける工程
と、前記第３のシリコン膜及び前記側壁膜をマスクとし
て前記絶縁層に前記接続孔を設ける工程とを含むことを
特徴とする請求項７または請求項８記載の半導体装置の
製造方法。
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