JP2701803B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/974—Substrate surface preparation
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体基板表面の処理方法に関す
る。
方法に関し、特に、半導体基板表面の処理方法に関す
る。
【０００２】
【従来の技術】半導体基板の表面に形成される自然酸化
膜の除去は、ＵＬＳＩなど半導体装置の製造プロセスに
おいて重要な技術となっている。例えば、Ｓｉ基板上に
ＣＶＤ法でＳｉエピタキシャル成長を行うプロセスがあ
るが、このプロセスでは自然酸化膜を成長装置内で除去
する必要がある。また、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）においては、Ｓｉ基板上のデバイス活性層と配線層
とを電気的に接続するため、コンタクト孔をポリＳｉで
埋設するプロセスがあるが、このプロセスにおいてもコ
ンタクト抵抗を低減する目的からポリＳｉ成長前に基板
表面の自然酸化膜を除去する必要がある。その他、半導
体基板上に薄膜成長を行うプロセスにおいては、基板／
薄膜界面での自然酸化膜残留がデバイス特性上問題とな
ることが多く、薄膜形成前に基板表面の自然酸化膜を除
去する技術が必要とされている。
膜の除去は、ＵＬＳＩなど半導体装置の製造プロセスに
おいて重要な技術となっている。例えば、Ｓｉ基板上に
ＣＶＤ法でＳｉエピタキシャル成長を行うプロセスがあ
るが、このプロセスでは自然酸化膜を成長装置内で除去
する必要がある。また、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）においては、Ｓｉ基板上のデバイス活性層と配線層
とを電気的に接続するため、コンタクト孔をポリＳｉで
埋設するプロセスがあるが、このプロセスにおいてもコ
ンタクト抵抗を低減する目的からポリＳｉ成長前に基板
表面の自然酸化膜を除去する必要がある。その他、半導
体基板上に薄膜成長を行うプロセスにおいては、基板／
薄膜界面での自然酸化膜残留がデバイス特性上問題とな
ることが多く、薄膜形成前に基板表面の自然酸化膜を除
去する技術が必要とされている。
【０００３】従来、Ｓｉ基板表面に形成された自然酸化
膜を除去する方法としては、水素還元、高真空アニー
ル、シラン還元、もしくはＧｅＨ4 還元などの方法が開
発されており、Ｓｉエピタキシャル成長前処理やポリＳ
ｉコンタクトプラグ形成前処理などへの適用が検討され
ている。
膜を除去する方法としては、水素還元、高真空アニー
ル、シラン還元、もしくはＧｅＨ4 還元などの方法が開
発されており、Ｓｉエピタキシャル成長前処理やポリＳ
ｉコンタクトプラグ形成前処理などへの適用が検討され
ている。
【０００４】Ｓｉエピタキシャル成長は、基板洗浄工
程、成長炉内での自然酸化膜除去工程、およびエピタキ
シャル膜の成長工程により行われる。通常、基板洗浄
は、７０℃程度に加熱したＨ2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2
Ｏ混合溶液を用い、基板表面の汚染物質を除去すると同
時に、表面を汚染から保護する自然酸化膜を形成する。
その後、エピタキシャル成長炉内で水素還元、シラン還
元、もしくは高真空中アニールにより自然酸化膜を除去
し、シラン系ガスを用いたＬＰＣＶＤによりエピタキシ
ャル膜を成長する。水素還元法は、基板温度を１０５０
℃以上に加熱し、常圧、もしくは数〜数１０Ｔｏｒｒの
減圧下で、水素ガスを基板表面に供給して行う。この方
法は、比較的容易に基板表面の自然酸化膜を除去できる
ことから、従来ＬＳＩ製造工程として最も一般的に使用
されている技術である。高真空アニール法は、到達真空
度＜１×１０-9Ｔｏｒｒの高真空チャンバーを備えた分
子線エピタキシー（ＭＢＥ）装置などで用いられている
方法で、〜１×１０-9Ｔｏｒｒ程度の高真空下で９５０
℃程度に基板を加熱することにより自然酸化膜を除去し
ている。しかし、最近のＬＳＩの高集積化に伴う素子微
細化の要請から、製造プロセス温度を低下させる必要が
あり、より低温で自然酸化膜を除去する方法として、基
板を希ＨＦ液に浸した後、純水による水洗し乾燥した基
板を成長炉内に導入し、基板を８００℃程度に加熱し、
水素希釈の０．２％ＳｉＨ4 ガスを供給して自然酸化膜
を除去するシラン還元法が検討されている。また、Ｓｉ
Ｈ4 の代わりにＧｅＨ4 ガスを供給するＧｅＨ4 還元法
もＳｉx Ｇｅ1-x 薄膜成長などのプロセスで用いられて
いる。このＧｅＨ4 還元法の場合、プロセス温度を６５
０℃まで低温化できる（例えば、特開平５−２５９０９
１号公報）。
程、成長炉内での自然酸化膜除去工程、およびエピタキ
シャル膜の成長工程により行われる。通常、基板洗浄
は、７０℃程度に加熱したＨ2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2
Ｏ混合溶液を用い、基板表面の汚染物質を除去すると同
時に、表面を汚染から保護する自然酸化膜を形成する。
その後、エピタキシャル成長炉内で水素還元、シラン還
元、もしくは高真空中アニールにより自然酸化膜を除去
し、シラン系ガスを用いたＬＰＣＶＤによりエピタキシ
ャル膜を成長する。水素還元法は、基板温度を１０５０
℃以上に加熱し、常圧、もしくは数〜数１０Ｔｏｒｒの
減圧下で、水素ガスを基板表面に供給して行う。この方
法は、比較的容易に基板表面の自然酸化膜を除去できる
ことから、従来ＬＳＩ製造工程として最も一般的に使用
されている技術である。高真空アニール法は、到達真空
度＜１×１０-9Ｔｏｒｒの高真空チャンバーを備えた分
子線エピタキシー（ＭＢＥ）装置などで用いられている
方法で、〜１×１０-9Ｔｏｒｒ程度の高真空下で９５０
℃程度に基板を加熱することにより自然酸化膜を除去し
ている。しかし、最近のＬＳＩの高集積化に伴う素子微
細化の要請から、製造プロセス温度を低下させる必要が
あり、より低温で自然酸化膜を除去する方法として、基
板を希ＨＦ液に浸した後、純水による水洗し乾燥した基
板を成長炉内に導入し、基板を８００℃程度に加熱し、
水素希釈の０．２％ＳｉＨ4 ガスを供給して自然酸化膜
を除去するシラン還元法が検討されている。また、Ｓｉ
Ｈ4 の代わりにＧｅＨ4 ガスを供給するＧｅＨ4 還元法
もＳｉx Ｇｅ1-x 薄膜成長などのプロセスで用いられて
いる。このＧｅＨ4 還元法の場合、プロセス温度を６５
０℃まで低温化できる（例えば、特開平５−２５９０９
１号公報）。
【０００５】また、基板−配線層間のポリＳｉコンタク
ト形成においては、エピタキシャル成長と同様に、成長
炉内で水素還元もしくはシラン還元により自然酸化膜を
除去した後、シラン系ガスを用いたＬＰＣＶＤによりボ
リＳｉ薄膜を成長する。ボリＳｉコンタクトの場合は、
コンタクト抵抗の低減を目的としているので、エピタキ
シャル成長の場合ほど完全に自然酸化膜を除去する必要
はなく、部分的に除去できればよい。このため、エピタ
キシャル成長の場合と比較して低温で処理可能である。
例えば水素還元の場合は基板温度７５０℃以上で、シラ
ン還元の場合においては基板温度６５０℃以上で処理す
ることによりコンタクト抵抗低減に効果が見られている
（例えば、１９９２年秋季応用物理学会予稿集３０ａ−
ＺＨ−１）。
ト形成においては、エピタキシャル成長と同様に、成長
炉内で水素還元もしくはシラン還元により自然酸化膜を
除去した後、シラン系ガスを用いたＬＰＣＶＤによりボ
リＳｉ薄膜を成長する。ボリＳｉコンタクトの場合は、
コンタクト抵抗の低減を目的としているので、エピタキ
シャル成長の場合ほど完全に自然酸化膜を除去する必要
はなく、部分的に除去できればよい。このため、エピタ
キシャル成長の場合と比較して低温で処理可能である。
例えば水素還元の場合は基板温度７５０℃以上で、シラ
ン還元の場合においては基板温度６５０℃以上で処理す
ることによりコンタクト抵抗低減に効果が見られている
（例えば、１９９２年秋季応用物理学会予稿集３０ａ−
ＺＨ−１）。
【０００６】
【発明が解決しようとする課題】以上説明したように、
基板表面の自然酸化膜処理方法としては、水素還元、高
真空アニール、シラン還元、およびＧｅＨ4 還元などの
方法があるが、素子サイズ微細化への要請から処理温度
を低下させる必要があり、水素還元や高真空アニールよ
りも低温で処理可能なシラン還元法もしくはＧｅＨ4 還
元法が重要となっている。しかしながら、このシラン還
元法もしくはＧｅＨ4 還元法には以下の問題がある。
基板表面の自然酸化膜処理方法としては、水素還元、高
真空アニール、シラン還元、およびＧｅＨ4 還元などの
方法があるが、素子サイズ微細化への要請から処理温度
を低下させる必要があり、水素還元や高真空アニールよ
りも低温で処理可能なシラン還元法もしくはＧｅＨ4 還
元法が重要となっている。しかしながら、このシラン還
元法もしくはＧｅＨ4 還元法には以下の問題がある。
【０００７】まず、前述した特開平５−２５９０９１号
公報に記載のＳｉエピタキシャル成長の場合、通常のＨ
2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液による基板洗浄の
代わりに希ＨＦ処理を使用している。これは、成長炉内
に基板を導入する前に基板表面に形成される自然酸化膜
をできるだけ低減させる目的でなされたものであり、成
長炉内での自然酸化膜除去温度を低下させる効果があ
る。しかし、この希ＨＦ処理による方法では、エピタキ
シャル膜／基板界面に炭素が残留すること、および、そ
の結果、エピタキシャル膜質が悪化するという問題があ
る。特に、ゲート長０．１５μｍ以下の超微細ＭＯＳ−
ＦＥＴのチャネル領域へのエピタキシャル膜の適用で
は、膜質がキャリア移動度やゲート酸化膜耐圧などに大
きく影響するため、デバイス動作上大きな問題となる。
このため、通常のＨ2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶
液による基板洗浄法を用いて、かつ従来よりも低温で基
板表面の自然酸化膜を除去する方法を発明する必要があ
る。
公報に記載のＳｉエピタキシャル成長の場合、通常のＨ
2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液による基板洗浄の
代わりに希ＨＦ処理を使用している。これは、成長炉内
に基板を導入する前に基板表面に形成される自然酸化膜
をできるだけ低減させる目的でなされたものであり、成
長炉内での自然酸化膜除去温度を低下させる効果があ
る。しかし、この希ＨＦ処理による方法では、エピタキ
シャル膜／基板界面に炭素が残留すること、および、そ
の結果、エピタキシャル膜質が悪化するという問題があ
る。特に、ゲート長０．１５μｍ以下の超微細ＭＯＳ−
ＦＥＴのチャネル領域へのエピタキシャル膜の適用で
は、膜質がキャリア移動度やゲート酸化膜耐圧などに大
きく影響するため、デバイス動作上大きな問題となる。
このため、通常のＨ2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶
液による基板洗浄法を用いて、かつ従来よりも低温で基
板表面の自然酸化膜を除去する方法を発明する必要があ
る。
【０００８】また、前述した、例えば、１９９２年秋季
応用物理学会予稿集３０ａ−ＺＨ−１に記載のポリＳｉ
膜によるコンタクトプラグ形成の場合、還元処理後に成
膜した薄膜の表面に凹凸が形成されるという問題があ
り、ＵＬＳＩのさらなる高集積化の障壁となる。この点
について、シラン還元法の場合について以下に詳細に述
べる。ＧｅＨ4 還元法の場合もシラン還元法と同様であ
る。
応用物理学会予稿集３０ａ−ＺＨ−１に記載のポリＳｉ
膜によるコンタクトプラグ形成の場合、還元処理後に成
膜した薄膜の表面に凹凸が形成されるという問題があ
り、ＵＬＳＩのさらなる高集積化の障壁となる。この点
について、シラン還元法の場合について以下に詳細に述
べる。ＧｅＨ4 還元法の場合もシラン還元法と同様であ
る。
【０００９】シラン還元法では、以下の化１式の化学反
応により基板上の自然酸化膜（ＳｉＯ2 ）がシラン（Ｓ
ｉＨ4 ）ガスによって還元されて除去されることが知ら
れている（例えば、１９９２年秋季応用物理学会予稿集
３０ａ−ＺＨ−１）。
応により基板上の自然酸化膜（ＳｉＯ2 ）がシラン（Ｓ
ｉＨ4 ）ガスによって還元されて除去されることが知ら
れている（例えば、１９９２年秋季応用物理学会予稿集
３０ａ−ＺＨ−１）。
【００１０】
【化１】 しかし、基板表面の自然酸化膜厚が一定でないなどの理
由で、基板表面の自然酸化膜は、基板面内全ての領域に
亘って同時に除去されることはない。即ち、元々の自然
酸化膜の薄い部分が最初に除去されて、基板表面で酸化
膜が完全に除去された領域と未だ酸化膜が残った領域と
が生じることになる。この状態でシラン還元を継続する
と、酸化膜の残留した領域は除去が進むが、一方、酸化
膜が除去されてシリコン基板が剥き出しになった領域で
はシリコン薄膜の成長が始まることになる。この結果、
基板表面において酸化膜除去とシリコン膜成長が同時に
起こり、表面に凹凸が形成される。この凹凸の段差は、
シラン還元の条件にも依存するが、例えば、従来技術の
項で説明した６５０℃の条件では、数１０ｎｍに達す
る。
由で、基板表面の自然酸化膜は、基板面内全ての領域に
亘って同時に除去されることはない。即ち、元々の自然
酸化膜の薄い部分が最初に除去されて、基板表面で酸化
膜が完全に除去された領域と未だ酸化膜が残った領域と
が生じることになる。この状態でシラン還元を継続する
と、酸化膜の残留した領域は除去が進むが、一方、酸化
膜が除去されてシリコン基板が剥き出しになった領域で
はシリコン薄膜の成長が始まることになる。この結果、
基板表面において酸化膜除去とシリコン膜成長が同時に
起こり、表面に凹凸が形成される。この凹凸の段差は、
シラン還元の条件にも依存するが、例えば、従来技術の
項で説明した６５０℃の条件では、数１０ｎｍに達す
る。
【００１１】シリコン薄膜の表面に凹凸が形成されるこ
とにより発生するＵＬＳＩ製造上の問題についてポリＳ
ｉコンタクトを例に挙げて説明する。
とにより発生するＵＬＳＩ製造上の問題についてポリＳ
ｉコンタクトを例に挙げて説明する。
【００１２】ＤＲＡＭなど半導体メモリーの高集積化に
より伴い、ポリＳｉのコンタクト径も縮小されている。
例えば、デザインルール０．２５μｍレベルのＵＬＳＩ
におけるコンタクト孔サイズは、直径１００ｎｍ、高さ
１μｍ程度になると言われている。このような高アスペ
クト比のコンタクト孔をポリＳｉ膜で埋設する場合、ノ
ンドープポリＳｉでコンタクト孔を埋設した後にリン拡
散もしくはイオン注入などにより不純物を導入する方法
ではコンタクト孔底部まで十分に不純物を導入すること
ができない。このため、成膜時にｉｎ−ｓｉｔｕで不純
物をドーピングする方法が使用される。例えば、ＳｉＨ
4 −ＰＨ3 系もしくはＳｉＨ4 −Ｂ2 Ｈ6 系ＬＰＣＶＤ
によりリンドープトもしくはボロンドープトポリシリコ
ン膜によりコンタクト孔を埋設する。
より伴い、ポリＳｉのコンタクト径も縮小されている。
例えば、デザインルール０．２５μｍレベルのＵＬＳＩ
におけるコンタクト孔サイズは、直径１００ｎｍ、高さ
１μｍ程度になると言われている。このような高アスペ
クト比のコンタクト孔をポリＳｉ膜で埋設する場合、ノ
ンドープポリＳｉでコンタクト孔を埋設した後にリン拡
散もしくはイオン注入などにより不純物を導入する方法
ではコンタクト孔底部まで十分に不純物を導入すること
ができない。このため、成膜時にｉｎ−ｓｉｔｕで不純
物をドーピングする方法が使用される。例えば、ＳｉＨ
4 −ＰＨ3 系もしくはＳｉＨ4 −Ｂ2 Ｈ6 系ＬＰＣＶＤ
によりリンドープトもしくはボロンドープトポリシリコ
ン膜によりコンタクト孔を埋設する。
【００１３】シラン還元法を用いてリンドープトポリＳ
ｉをコンタクト孔に埋設する場合、シラン還元処理によ
りコンタクト底面の自然酸化膜除去を行った後にｉｎ−
ｓｉｔｕリンドープトポリＳｉ膜でコンタクト孔を埋設
する。しかしながら、従来のシラン還元法では、シラン
還元処理時にすでに数１０ｎｍのＳｉ膜が成長し、１０
０ｎｍ径のコンタクト孔の大部分がノンドープトポリＳ
ｉ膜で埋設されてしまうことになる。このため、シラン
還元処理後にｉｎ−ｓｉｔｕリンドープトポリＳｉ膜を
成長しても、コンタクト孔中の平均リン濃度が低下し、
ポリＳｉ抵抗が増大するという問題がある。ボロンドー
プの場合もリンドープと同様にポリＳｉ抵抗が増大する
という問題がある。
ｉをコンタクト孔に埋設する場合、シラン還元処理によ
りコンタクト底面の自然酸化膜除去を行った後にｉｎ−
ｓｉｔｕリンドープトポリＳｉ膜でコンタクト孔を埋設
する。しかしながら、従来のシラン還元法では、シラン
還元処理時にすでに数１０ｎｍのＳｉ膜が成長し、１０
０ｎｍ径のコンタクト孔の大部分がノンドープトポリＳ
ｉ膜で埋設されてしまうことになる。このため、シラン
還元処理後にｉｎ−ｓｉｔｕリンドープトポリＳｉ膜を
成長しても、コンタクト孔中の平均リン濃度が低下し、
ポリＳｉ抵抗が増大するという問題がある。ボロンドー
プの場合もリンドープと同様にポリＳｉ抵抗が増大する
という問題がある。
【００１４】また、前述したＭＯＳ−ＦＥＴのチャネル
層にＳｉエピタキシャル膜を適用する場合においても、
エピタキシャル膜の表面に凹凸があるとＭＯＳの酸化膜
耐圧が劣化するという問題が生じる。
層にＳｉエピタキシャル膜を適用する場合においても、
エピタキシャル膜の表面に凹凸があるとＭＯＳの酸化膜
耐圧が劣化するという問題が生じる。
【００１５】以上、従来のシラン還元法もしくはＧｅＨ
4 還元法においては、膜質や表面凹凸の問題があること
を述べた。したがって、前述したチャネル領域へのエピ
タキシャル膜適用やポリＳｉコンタクトプラグ適用にお
いては、従来よりも低温で処理可能な水素還元もしくは
高真空アニール処理の方法を発明する必要がある。
4 還元法においては、膜質や表面凹凸の問題があること
を述べた。したがって、前述したチャネル領域へのエピ
タキシャル膜適用やポリＳｉコンタクトプラグ適用にお
いては、従来よりも低温で処理可能な水素還元もしくは
高真空アニール処理の方法を発明する必要がある。
【００１６】また、エピタキシャル膜の膜質、および表
面の凹凸の影響の少ないデバイスへの適用に関しては、
従来のシラン還元もしくはＧｅＨ4 還元処理が適用可能
であるが、この場合であっても、プロセス温度の低温化
が必須となっており、処理温度の低温化を進める必要が
ある。
面の凹凸の影響の少ないデバイスへの適用に関しては、
従来のシラン還元もしくはＧｅＨ4 還元処理が適用可能
であるが、この場合であっても、プロセス温度の低温化
が必須となっており、処理温度の低温化を進める必要が
ある。
【００１７】本発明の技術的課題は、従来の高真空アニ
ール、水素還元、シラン還元、もしくはＧｅＨ4 還元処
理温度を大幅に低下させることである。
ール、水素還元、シラン還元、もしくはＧｅＨ4 還元処
理温度を大幅に低下させることである。
【００１８】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、Ｓｉ単結晶基板表面にＧｅイオンを注入
する工程と、その後、高真空中で該基板を加熱する工
程、あるいは減圧下で該基板を加熱し、水素ガス、シラ
ン系ガスもしくはＧｅＨ4 ガスを基板表面に供給する工
程により、該基板表面の自然酸化膜を除去した後、該基
板上にＳｉ膜、Ｓｉx Ｇｅ1-x 合金膜、Ｇｅ膜を形成す
る工程を有することを特徴としている。
の製造方法は、Ｓｉ単結晶基板表面にＧｅイオンを注入
する工程と、その後、高真空中で該基板を加熱する工
程、あるいは減圧下で該基板を加熱し、水素ガス、シラ
ン系ガスもしくはＧｅＨ4 ガスを基板表面に供給する工
程により、該基板表面の自然酸化膜を除去した後、該基
板上にＳｉ膜、Ｓｉx Ｇｅ1-x 合金膜、Ｇｅ膜を形成す
る工程を有することを特徴としている。
【００１９】また、Ｇｅイオンの注入条件として、Ｓｉ
基板表面のＧｅ組成を１％以上とすることを特徴として
いる。
基板表面のＧｅ組成を１％以上とすることを特徴として
いる。
【００２０】さらに、Ｇｅイオンの注入方法として、Ｓ
ｉ単結晶基板上にＳｉ酸化膜を形成するステップと、該
酸化膜を介してＳｉ基板と酸化膜との界面近傍における
Ｇｅイオン濃度が最大となる注入エネルギーでＧｅイオ
ンを注入するステップと、該酸化膜を除去するステップ
とを有することを特徴としている。
ｉ単結晶基板上にＳｉ酸化膜を形成するステップと、該
酸化膜を介してＳｉ基板と酸化膜との界面近傍における
Ｇｅイオン濃度が最大となる注入エネルギーでＧｅイオ
ンを注入するステップと、該酸化膜を除去するステップ
とを有することを特徴としている。
【００２１】
【作用】Ｓｉx Ｇｅ1-x 合金の表面に形成される自然酸
化膜は、Ｓｉ表面の自然酸化膜と比較して揮発性が高い
ため、Ｓｉ表面の場合と比較して低温で自然酸化膜除去
が可能である。本発明の手段では、表面にあらかじめＧ
ｅイオンを注入している。Ｇｅイオンを注入した直後は
基板表面は、アモルファス状態のＳｉx Ｇｅ1-x合金膜
が形成されるが、成長炉内で基板を加熱することにより
低温で容易に結晶化され、単結晶のＳｉx Ｇｅ1-x 合金
膜となる。同時に最表面には、Ｓｉx Ｇｅ1-x の揮発性
の高い酸化膜が形成される。この酸化膜は容易に低温で
除去可能であるため、従来よりも低温で基板表面の自然
酸化膜を除去可能となる。
化膜は、Ｓｉ表面の自然酸化膜と比較して揮発性が高い
ため、Ｓｉ表面の場合と比較して低温で自然酸化膜除去
が可能である。本発明の手段では、表面にあらかじめＧ
ｅイオンを注入している。Ｇｅイオンを注入した直後は
基板表面は、アモルファス状態のＳｉx Ｇｅ1-x合金膜
が形成されるが、成長炉内で基板を加熱することにより
低温で容易に結晶化され、単結晶のＳｉx Ｇｅ1-x 合金
膜となる。同時に最表面には、Ｓｉx Ｇｅ1-x の揮発性
の高い酸化膜が形成される。この酸化膜は容易に低温で
除去可能であるため、従来よりも低温で基板表面の自然
酸化膜を除去可能となる。
【００２２】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態による半導体装置の製造方法ついて説明す
る。
実施の形態による半導体装置の製造方法ついて説明す
る。
【００２３】図１は、Ｓｉx Ｇｅ1-x （０〈ｘ〈１）合
金膜のＧｅ組成と自然酸化膜除去可能な温度の下限との
関係を示す図である。このデータは、面方位（１００）
のＳｉ基板上にＵＨＶ−ＣＶＤ（高真空気相成長）装置
を用いて周知の技術を用いＳｉx Ｇｅ1-x 薄膜を成長し
た基板を用いて収集した。Ｓｉx Ｇｅ1-x 薄膜の形成
は、基板温度６００℃、成長炉内真空度１×１０-3Ｔｏ
ｒｒ、Ｓｉ2 Ｈ6 流量を１０ｓｃｃｍとし、ＧｅＨ4 ガ
ス流量を０〜１０ｓｃｃｍ変化させて０〜１０％のＧｅ
組成を持つＳｉx Ｇｅ1-x 膜を形成した。Ｓｉx Ｇｅ
1-x 膜形成後、Ｈ2Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液
を用いて基板を洗浄し、基板表面に自然酸化膜を形成し
ている。
金膜のＧｅ組成と自然酸化膜除去可能な温度の下限との
関係を示す図である。このデータは、面方位（１００）
のＳｉ基板上にＵＨＶ−ＣＶＤ（高真空気相成長）装置
を用いて周知の技術を用いＳｉx Ｇｅ1-x 薄膜を成長し
た基板を用いて収集した。Ｓｉx Ｇｅ1-x 薄膜の形成
は、基板温度６００℃、成長炉内真空度１×１０-3Ｔｏ
ｒｒ、Ｓｉ2 Ｈ6 流量を１０ｓｃｃｍとし、ＧｅＨ4 ガ
ス流量を０〜１０ｓｃｃｍ変化させて０〜１０％のＧｅ
組成を持つＳｉx Ｇｅ1-x 膜を形成した。Ｓｉx Ｇｅ
1-x 膜形成後、Ｈ2Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液
を用いて基板を洗浄し、基板表面に自然酸化膜を形成し
ている。
【００２４】図１に示されるように、いずれの処理方法
においても、Ｇｅ組成の増加に伴い、自然酸化膜除去可
能な温度下限が低下されることが明らかとなった。ま
た、その低下効果はＧｅ組成１％程度でほぼ飽和してい
ることも確認された。
においても、Ｇｅ組成の増加に伴い、自然酸化膜除去可
能な温度下限が低下されることが明らかとなった。ま
た、その低下効果はＧｅ組成１％程度でほぼ飽和してい
ることも確認された。
【００２５】図２に、Ｇｅイオン注入条件と注入後にＳ
ＩＭＳ（２次イオン質量分析）により測定したＧｅ濃度
の深さプロファイルの関係を示した。図２より、いずれ
の条件においてもＧｅピーク濃度がＧｅ組成比で１％を
越えていることがわかる。このＧｅ深さプロファイル
は、基板アニール時のＧｅ拡散により変化するが、表面
に形成される自然酸化膜に取り込まれるＧｅ組成比は注
入時のＧｅ組成とほぼ一致することを、アニール後の自
然酸化膜をＸＰＳ（Ｘ線光電子分光法）により確認して
いる。
ＩＭＳ（２次イオン質量分析）により測定したＧｅ濃度
の深さプロファイルの関係を示した。図２より、いずれ
の条件においてもＧｅピーク濃度がＧｅ組成比で１％を
越えていることがわかる。このＧｅ深さプロファイル
は、基板アニール時のＧｅ拡散により変化するが、表面
に形成される自然酸化膜に取り込まれるＧｅ組成比は注
入時のＧｅ組成とほぼ一致することを、アニール後の自
然酸化膜をＸＰＳ（Ｘ線光電子分光法）により確認して
いる。
【００２６】以上の基礎実験を基に、基板表面の自然酸
化膜除去を試みた。以下この実施の形態について述べ
る。
化膜除去を試みた。以下この実施の形態について述べ
る。
【００２７】［実施の形態１］まず、面方位（１００）
のＳｉ基板に対し、電気炉を用いて熱酸化膜を２０ｎｍ
形成する。次に、図２を参考に、エネルギー２０ｋｅ
Ｖ、ドース量１×１０15／ｃｍ2 の条件で酸化膜を通し
てＧｅイオンを基板に注入した後、１％希ＨＦ液により
この酸化膜を除去する。この基板を７０℃程度に加熱し
たＨ2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液を用いた洗浄
により、基板表面の汚染物質を除去すると同時に、表面
を汚染から保護する自然酸化膜を形成する。その後、純
水で５分間の水洗を行い、スピンドライアーで乾燥した
後、ＵＨＶ−ＣＶＤ装置のロードロック室に導入する。
その後、基板を成長炉内に搬送した後、１×１０-9Ｔｏ
ｒｒ以下の高真空中で基板温度６５０℃で５分間アニー
ル処理を行った後、同温度でＳｉ2 Ｈ6 ガスを１０ｓｃ
ｃｍ供給してＳｉエピタキシャル膜を成長した。
のＳｉ基板に対し、電気炉を用いて熱酸化膜を２０ｎｍ
形成する。次に、図２を参考に、エネルギー２０ｋｅ
Ｖ、ドース量１×１０15／ｃｍ2 の条件で酸化膜を通し
てＧｅイオンを基板に注入した後、１％希ＨＦ液により
この酸化膜を除去する。この基板を７０℃程度に加熱し
たＨ2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液を用いた洗浄
により、基板表面の汚染物質を除去すると同時に、表面
を汚染から保護する自然酸化膜を形成する。その後、純
水で５分間の水洗を行い、スピンドライアーで乾燥した
後、ＵＨＶ−ＣＶＤ装置のロードロック室に導入する。
その後、基板を成長炉内に搬送した後、１×１０-9Ｔｏ
ｒｒ以下の高真空中で基板温度６５０℃で５分間アニー
ル処理を行った後、同温度でＳｉ2 Ｈ6 ガスを１０ｓｃ
ｃｍ供給してＳｉエピタキシャル膜を成長した。
【００２８】図３は、エピタキシャル膜と基板界面の不
純物量をＳＩＭＳによって測定したものであるが、希Ｈ
Ｆ処理と６４０℃でのＧｅＨ4 還元処理による従来プロ
セスでエピタキシャル膜を成長した場合と比較して、界
面での酸素、炭素濃度が大幅に低減されたことがわか
る。また、透過型電子顕微鏡によって界面の断面観察を
行ったところ、本発明の場合界面に結晶欠陥が観察され
なかったのに対し、従来法では界面に積層欠陥が観察さ
れた。
純物量をＳＩＭＳによって測定したものであるが、希Ｈ
Ｆ処理と６４０℃でのＧｅＨ4 還元処理による従来プロ
セスでエピタキシャル膜を成長した場合と比較して、界
面での酸素、炭素濃度が大幅に低減されたことがわか
る。また、透過型電子顕微鏡によって界面の断面観察を
行ったところ、本発明の場合界面に結晶欠陥が観察され
なかったのに対し、従来法では界面に積層欠陥が観察さ
れた。
【００２９】［実施の形態２］次に、本発明をポリＳｉ
膜形成に適用した例について説明する。
膜形成に適用した例について説明する。
【００３０】従来技術で説明したように、希ＨＦ処理お
よび純水による水洗、乾燥したＳｉ基板を、基板温度８
００℃、水素希釈のＳｉＨ4 ガス雰囲気で熱処理するこ
とにより、基板表面の自然酸化膜を除去する。
よび純水による水洗、乾燥したＳｉ基板を、基板温度８
００℃、水素希釈のＳｉＨ4 ガス雰囲気で熱処理するこ
とにより、基板表面の自然酸化膜を除去する。
【００３１】このとき、従来技術の項目で説明したよう
に、Ｓｉ基板表面の自然酸化膜の膜厚が均一でないなど
の理由で、自然酸化膜は基板表面に亘って同時に除去さ
れることはない。このため、基板表面で酸化膜が完全に
除去された領域と未だ残っている領域とが混在すること
になる。
に、Ｓｉ基板表面の自然酸化膜の膜厚が均一でないなど
の理由で、自然酸化膜は基板表面に亘って同時に除去さ
れることはない。このため、基板表面で酸化膜が完全に
除去された領域と未だ残っている領域とが混在すること
になる。
【００３２】これに対し、本発明の場合、実施の形態１
で示したように、水素還元処理による方法でも自然酸化
膜除去温度を、従来法のシラン還元処理と同等の８００
℃まで低温化できる。具体的には、実施の形態１の場合
と同様に、まず、面方位（１００）のＳｉ基板に対し、
電気炉を用いて熱酸化膜を２０ｎｍ形成する。次に、図
２を参考に、エネルギー２０ｋｅＶ、ドース量１×１０
15／ｃｍ2 の条件で酸化膜を通してＧｅイオンを基板に
注入した後、この酸化膜を１％希ＨＦ液により除去す
る。この基板を７０℃程度に加熱したＨ2 Ｏ2 、ＮＨ4
ＯＨ、Ｈ2 Ｏ混合溶液を用いた洗浄により、基板表面の
汚染物質を除去すると同時に、表面を汚染から保護する
自然酸化膜を形成する。その後、純水で５分間の水洗を
行い、スピンドライアーで乾燥した後、通常のＬＰＣＶ
Ｄ装置に導入し、基板温度８００℃で水素雰囲気で５分
間の熱処理を施すことにより、基板表面の自然酸化膜を
除去する。その後、同一炉内で、基板温度を５８０℃と
し、真空度１Ｔｏｒｒ、ＳｉＨ4 流量１０００ｓｃｃｍ
でアモルファスＳｉ膜を堆積する。その後、電気炉を用
い、窒素雰囲気で８００℃、６０分の熱処理を施して、
ポリシリコン膜を得る。
で示したように、水素還元処理による方法でも自然酸化
膜除去温度を、従来法のシラン還元処理と同等の８００
℃まで低温化できる。具体的には、実施の形態１の場合
と同様に、まず、面方位（１００）のＳｉ基板に対し、
電気炉を用いて熱酸化膜を２０ｎｍ形成する。次に、図
２を参考に、エネルギー２０ｋｅＶ、ドース量１×１０
15／ｃｍ2 の条件で酸化膜を通してＧｅイオンを基板に
注入した後、この酸化膜を１％希ＨＦ液により除去す
る。この基板を７０℃程度に加熱したＨ2 Ｏ2 、ＮＨ4
ＯＨ、Ｈ2 Ｏ混合溶液を用いた洗浄により、基板表面の
汚染物質を除去すると同時に、表面を汚染から保護する
自然酸化膜を形成する。その後、純水で５分間の水洗を
行い、スピンドライアーで乾燥した後、通常のＬＰＣＶ
Ｄ装置に導入し、基板温度８００℃で水素雰囲気で５分
間の熱処理を施すことにより、基板表面の自然酸化膜を
除去する。その後、同一炉内で、基板温度を５８０℃と
し、真空度１Ｔｏｒｒ、ＳｉＨ4 流量１０００ｓｃｃｍ
でアモルファスＳｉ膜を堆積する。その後、電気炉を用
い、窒素雰囲気で８００℃、６０分の熱処理を施して、
ポリシリコン膜を得る。
【００３３】以上の条件で形成したポリシリコン膜と従
来法で形成したポリシリコン膜について、ＡＦＭ（原子
間力顕微鏡）により表面凹凸を測定した。その結果、従
来法では、約２５ｎｍの表面凹凸が測定されたのに対し
て、本発明の方法によれば、２ｎｍ以下の平坦な表面が
得られていることが確認された。また、ポリシリコン膜
と基板界面の炭素量をＳＩＭＳで測定したところ、実施
の形態１の場合と同様に、本発明の場合、界面炭素が完
全に除去されていることが確認された。
来法で形成したポリシリコン膜について、ＡＦＭ（原子
間力顕微鏡）により表面凹凸を測定した。その結果、従
来法では、約２５ｎｍの表面凹凸が測定されたのに対し
て、本発明の方法によれば、２ｎｍ以下の平坦な表面が
得られていることが確認された。また、ポリシリコン膜
と基板界面の炭素量をＳＩＭＳで測定したところ、実施
の形態１の場合と同様に、本発明の場合、界面炭素が完
全に除去されていることが確認された。
【００３４】［実施の形態３］本形態は、実施の形態２
の多結晶シリコン膜形成方法をダイナミックＲＡＭ（Ｄ
ＲＡＭ）のポリシリコンコンタクト形成に適用したもの
である。
の多結晶シリコン膜形成方法をダイナミックＲＡＭ（Ｄ
ＲＡＭ）のポリシリコンコンタクト形成に適用したもの
である。
【００３５】図４（ａ）に示すように、まず、面方位
（１００）、抵抗率１０Ω・ｃｍのＰ型シリコン基板１
０１上に、ＬＯＣＯＳ（選択酸化法）により、フィール
ド酸化膜１０２を形成する。次に、ゲート酸化膜１０３
およびゲート電極１０４を形成し、ソース拡散層１０５
とドレイン拡散層１０６を形成してスイッチングトラン
ジスタの素子部を形成する。さらにＣＶＤにより層間絶
縁膜１０７を形成した後、拡散層に接続するコンタクト
孔（ホール径０．１μｍ、ホール高１μｍ）を形成す
る。
（１００）、抵抗率１０Ω・ｃｍのＰ型シリコン基板１
０１上に、ＬＯＣＯＳ（選択酸化法）により、フィール
ド酸化膜１０２を形成する。次に、ゲート酸化膜１０３
およびゲート電極１０４を形成し、ソース拡散層１０５
とドレイン拡散層１０６を形成してスイッチングトラン
ジスタの素子部を形成する。さらにＣＶＤにより層間絶
縁膜１０７を形成した後、拡散層に接続するコンタクト
孔（ホール径０．１μｍ、ホール高１μｍ）を形成す
る。
【００３６】その後、実施の形態２で説明したように、
熱酸化膜を２０ｎｍ形成し、エネルギー２０ｋｅＶ、ド
ース量１×１０15／ｃｍ2 の条件で酸化膜を通してＧｅ
イオンを注入する。この基板を７０℃程度に加熱したＨ
2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液を用いた洗浄によ
り、基板表面の汚染物質を除去すると同時に、表面を汚
染から保護する自然酸化膜を形成する。その後、純水で
５分間の水洗を行い、スピンドライアーで乾燥した後、
通常のＬＰＣＶＤ装置に導入し、基板温度８００℃で水
素雰囲気で５分間の熱処理を施すことにより、コンタク
ト孔下部の基板表面の自然酸化膜を除去する。次に、５
５０℃でＳｉＨ4 ガスおよびＰＨ3 ガスをＰＨ3 ／Ｓｉ
Ｈ4 分圧比１×１０-3、全圧０．２Ｔｏｒｒの条件で供
給してリンドープトアモルファスＳｉ膜を５０ｎｍ成長
し、コンタクト孔をアモルファスＳｉ１０８で埋設す
る。さらに、８５０℃３０分の熱処理を施してアモルフ
ァスＳｉを結晶化すると同時にリン原子を活性化してリ
ンドープトポリＳｉ１０９を形成する（図４（ｂ））。
その後、公知のプロセスを用い、ＤＲＡＭを形成する。
熱酸化膜を２０ｎｍ形成し、エネルギー２０ｋｅＶ、ド
ース量１×１０15／ｃｍ2 の条件で酸化膜を通してＧｅ
イオンを注入する。この基板を７０℃程度に加熱したＨ
2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液を用いた洗浄によ
り、基板表面の汚染物質を除去すると同時に、表面を汚
染から保護する自然酸化膜を形成する。その後、純水で
５分間の水洗を行い、スピンドライアーで乾燥した後、
通常のＬＰＣＶＤ装置に導入し、基板温度８００℃で水
素雰囲気で５分間の熱処理を施すことにより、コンタク
ト孔下部の基板表面の自然酸化膜を除去する。次に、５
５０℃でＳｉＨ4 ガスおよびＰＨ3 ガスをＰＨ3 ／Ｓｉ
Ｈ4 分圧比１×１０-3、全圧０．２Ｔｏｒｒの条件で供
給してリンドープトアモルファスＳｉ膜を５０ｎｍ成長
し、コンタクト孔をアモルファスＳｉ１０８で埋設す
る。さらに、８５０℃３０分の熱処理を施してアモルフ
ァスＳｉを結晶化すると同時にリン原子を活性化してリ
ンドープトポリＳｉ１０９を形成する（図４（ｂ））。
その後、公知のプロセスを用い、ＤＲＡＭを形成する。
【００３７】以上の本発明の方法で形成したコンタクト
プラグは基板／ポリＳｉプラグ界面の自然酸化膜がな
く、かつ、プラグとなるポリＳｉ中に電気的に活性なリ
ン原子が十分存在するため、コンタクト抵抗（基板／プ
ラグ界面抵抗＋プラグ抵抗）が大幅に低減される。例え
ば、基板／プラグ界面の界面抵抗は、シラン還元を施さ
ないでプラグ形成した場合のほぼ半分に低減される（コ
ンタクト抵抗としては７５％に低減される）。また、従
来法のシラン還元法により自然酸化膜除去を行った場合
のプラグ抵抗との比較では、プラグ抵抗はほぼ１／５に
低減される（コンタクト抵抗としては６０％に低減され
る）。
プラグは基板／ポリＳｉプラグ界面の自然酸化膜がな
く、かつ、プラグとなるポリＳｉ中に電気的に活性なリ
ン原子が十分存在するため、コンタクト抵抗（基板／プ
ラグ界面抵抗＋プラグ抵抗）が大幅に低減される。例え
ば、基板／プラグ界面の界面抵抗は、シラン還元を施さ
ないでプラグ形成した場合のほぼ半分に低減される（コ
ンタクト抵抗としては７５％に低減される）。また、従
来法のシラン還元法により自然酸化膜除去を行った場合
のプラグ抵抗との比較では、プラグ抵抗はほぼ１／５に
低減される（コンタクト抵抗としては６０％に低減され
る）。
【００３８】［実施の形態４］次に、本発明を微細ＭＯ
Ｓ−ＦＥＴのソース・ドレイン領域の接合深さを浅くす
る目的で形成するせり上げ膜に適用した例について、図
５（ａ）〜（ｄ）を参照して説明する。
Ｓ−ＦＥＴのソース・ドレイン領域の接合深さを浅くす
る目的で形成するせり上げ膜に適用した例について、図
５（ａ）〜（ｄ）を参照して説明する。
【００３９】まず、面方位（１００）、抵抗率１０Ω・
ｃｍのＰ型シリコン基板２０１上にＬＯＣＯＳ（選択酸
化法）によりフィールド酸化膜２０２を形成する。次
に、ゲート酸化膜２０３およびゲート電極２０４を形成
する。次に、通常のＬＰＣＶＤ装置を用い、ＣＶＤ酸化
膜２０５を２０ｎｍ成長する（図５（ａ））。その後、
図５（ｂ）のごとく、ＣＶＤ酸化膜２０５を通して、エ
ネルギー２０ｋｅＶ、ドース量１×１０15／ｃｍ2 の条
件でＧｅイオンをＰ型シリコン基板２０１に注入する。
さらに、図５（ｃ）のごとく、ドライエッチングにより
酸化膜をエッチングしてソース・ドレイン領域のＣＶＤ
酸化膜２０５を除去すると共に、ゲート側壁に酸化膜サ
イドウォールを形成する。この基板を７０℃程度に加熱
したＨ2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液を用いた洗
浄により、基板表面の汚染物質を除去すると共に、表面
を汚染から保護する自然酸化膜を形成する。その後、純
水で５分間の水洗を行い、スピンドライアーで乾燥した
後、ＵＨＶ−ＣＶＤ装置のロードロック室に導入し、１
×１０-6Ｔｏｒｒ以下の真空度に達した後、基板を成長
室に移載する。成長室内の真空度が１×１０-9Ｔｏｒｒ
以下に達した後、基板を６５０℃に加熱し、自然酸化膜
を除去し、さらに、同一温度でＳｉ2 Ｈ6 ガスを１０ｓ
ｃｃｍの流量で供給してソース・ドレイン領域のみに選
択的にＳｉエピタキシャル膜２０６を成長する（図５
（ｄ））。その後、公知の技術を用い、ソース・ドレイ
ン拡散層を形成し、ＭＯＳデバイスを製造する。
ｃｍのＰ型シリコン基板２０１上にＬＯＣＯＳ（選択酸
化法）によりフィールド酸化膜２０２を形成する。次
に、ゲート酸化膜２０３およびゲート電極２０４を形成
する。次に、通常のＬＰＣＶＤ装置を用い、ＣＶＤ酸化
膜２０５を２０ｎｍ成長する（図５（ａ））。その後、
図５（ｂ）のごとく、ＣＶＤ酸化膜２０５を通して、エ
ネルギー２０ｋｅＶ、ドース量１×１０15／ｃｍ2 の条
件でＧｅイオンをＰ型シリコン基板２０１に注入する。
さらに、図５（ｃ）のごとく、ドライエッチングにより
酸化膜をエッチングしてソース・ドレイン領域のＣＶＤ
酸化膜２０５を除去すると共に、ゲート側壁に酸化膜サ
イドウォールを形成する。この基板を７０℃程度に加熱
したＨ2 Ｏ2 、ＮＨ4 ＯＨ、Ｈ2 Ｏ混合溶液を用いた洗
浄により、基板表面の汚染物質を除去すると共に、表面
を汚染から保護する自然酸化膜を形成する。その後、純
水で５分間の水洗を行い、スピンドライアーで乾燥した
後、ＵＨＶ−ＣＶＤ装置のロードロック室に導入し、１
×１０-6Ｔｏｒｒ以下の真空度に達した後、基板を成長
室に移載する。成長室内の真空度が１×１０-9Ｔｏｒｒ
以下に達した後、基板を６５０℃に加熱し、自然酸化膜
を除去し、さらに、同一温度でＳｉ2 Ｈ6 ガスを１０ｓ
ｃｃｍの流量で供給してソース・ドレイン領域のみに選
択的にＳｉエピタキシャル膜２０６を成長する（図５
（ｄ））。その後、公知の技術を用い、ソース・ドレイ
ン拡散層を形成し、ＭＯＳデバイスを製造する。
【００４０】この条件で形成したソース・ドレイン領域
のエピタキシャル膜は、従来法で形成した膜と比較し
て、膜／基板界面の炭素汚染がなく、かつ結晶性が良好
であることが確認されている。従来法の場合、膜／基板
界面に多量の炭素が存在し、その結果、界面に結晶欠陥
が観察されている。
のエピタキシャル膜は、従来法で形成した膜と比較し
て、膜／基板界面の炭素汚染がなく、かつ結晶性が良好
であることが確認されている。従来法の場合、膜／基板
界面に多量の炭素が存在し、その結果、界面に結晶欠陥
が観察されている。
【００４１】以上、本形態では、高真空アニールおよび
水素還元による方法について説明したが、膜表面の凹凸
や膜質を問題としないプロセスにおいては、シラン還元
もしくはＧｅＨ4 還元処理による方法も適用できる。こ
の場合は、実施の形態１で説明したように、従来法より
も大幅に処理温度を低下させることができる。
水素還元による方法について説明したが、膜表面の凹凸
や膜質を問題としないプロセスにおいては、シラン還元
もしくはＧｅＨ4 還元処理による方法も適用できる。こ
の場合は、実施の形態１で説明したように、従来法より
も大幅に処理温度を低下させることができる。
【００４２】また、本形態では、酸化膜を通してＧｅイ
オンを注入する方法について述べたが、酸化膜通さずに
直接基板にＧｅイオンを注入する方法も当然考えられ
る。この場合、酸化膜形成および除去プロセスが削減で
きるが、基板表面でのＧｅ組成を１％以上にするため
に、ドース量を１桁以上高くしなければならないという
副作用もある点に注意する必要がある。
オンを注入する方法について述べたが、酸化膜通さずに
直接基板にＧｅイオンを注入する方法も当然考えられ
る。この場合、酸化膜形成および除去プロセスが削減で
きるが、基板表面でのＧｅ組成を１％以上にするため
に、ドース量を１桁以上高くしなければならないという
副作用もある点に注意する必要がある。
【００４３】
【発明の効果】本発明による半導体装置の製造方法は、
Ｓｉ単結晶基板表面にＧｅイオンを注入する工程と、そ
の後、高真空中で該基板を加熱する工程、あるいは減圧
下で該基板を加熱し、水素ガス、シラン系ガス、または
ＧｅＨ4 ガスを基板表面に供給する工程により、該基板
表面の自然酸化膜を除去した後、該基板上にＳｉ膜、Ｓ
ｉx Ｇｅ1-x 合金膜、Ｇｅ膜を形成する工程を有するた
め、高真空アニール、水素還元、シラン還元、ＧｅＨ4
還元による自然酸化膜除去温度を低下させることができ
る。また、シリコンエピタキシャル成長膜の膜質を完全
できる。さらに、ポリシリコンコンタクトプラグを用い
たコンタクト抵抗を低減できる。
Ｓｉ単結晶基板表面にＧｅイオンを注入する工程と、そ
の後、高真空中で該基板を加熱する工程、あるいは減圧
下で該基板を加熱し、水素ガス、シラン系ガス、または
ＧｅＨ4 ガスを基板表面に供給する工程により、該基板
表面の自然酸化膜を除去した後、該基板上にＳｉ膜、Ｓ
ｉx Ｇｅ1-x 合金膜、Ｇｅ膜を形成する工程を有するた
め、高真空アニール、水素還元、シラン還元、ＧｅＨ4
還元による自然酸化膜除去温度を低下させることができ
る。また、シリコンエピタキシャル成長膜の膜質を完全
できる。さらに、ポリシリコンコンタクトプラグを用い
たコンタクト抵抗を低減できる。
【図１】本発明の実施の形態１におけるＧｅ組成と自然
酸化膜除去可能な温度下限との関係を示した図である。
酸化膜除去可能な温度下限との関係を示した図である。
【図２】本発明の実施の形態１におけるＧｅイオン注入
条件とＧｅ濃度の深さプロファイルを示した図である。
条件とＧｅ濃度の深さプロファイルを示した図である。
【図３】本発明の実施の形態１におけるエピタキシャル
膜と基板界面の酸素、炭素残留濃度を示した図である。
膜と基板界面の酸素、炭素残留濃度を示した図である。
【図４】（ａ）および（ｂ）共に、本発明の実施の形態
３におけるＤＲＡＭの製造工程を説明する断面図であ
る。
３におけるＤＲＡＭの製造工程を説明する断面図であ
る。
【図５】（ａ）〜（ｄ）のいずれも、本発明の実施の形
態４のＭＯＳ−ＦＥＴの製造工程を説明する断面図であ
る。
態４のＭＯＳ−ＦＥＴの製造工程を説明する断面図であ
る。
１０１、２０１ Ｐ型シリコン基板 １０２、２０２ フィールド酸化膜 １０３、２０３ ゲート酸化膜 １０４、２０４ ゲート電極 １０５ ソース拡散層 １０６ ドレイン拡散層 １０７ 層間絶縁膜 １０８ アモルファスＳｉ １０９ リンドープトポリＳｉ ２０５ ＣＶＤ酸化膜 ２０６ Ｓｉエピタキシャル膜
Claims (4)
- 【請求項１】 Ｓｉ単結晶基板表面にＧｅイオンを注入
する工程と、高真空中で前記Ｓｉ単結晶基板を加熱して
該Ｓｉ単結晶基板表面の自然酸化膜を除去する工程と、
前記Ｓｉ単結晶基板上にＳｉ膜、Ｓｉx Ｇｅ1-x 合金
膜、Ｇｅ膜を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 Ｓｉ単結晶基板表面にＧｅイオンを注入
する工程と、減圧下で前記Ｓｉ単結晶基板を加熱すると
共に、水素ガス、シラン系ガス、およびＧｅＨ4 ガスの
うちのいずれかのガスを該Ｓｉ単結晶基板表面に供給す
ることにより該Ｓｉ単結晶基板表面の自然酸化膜を除去
する工程と、前記Ｓｉ単結晶基板上にＳｉ膜、Ｓｉx Ｇ
ｅ1-x 合金膜、Ｇｅ膜を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記Ｇｅイオンの注入条件として、Ｓｉ
単結晶基板表面のＧｅ組成を１％以上とする請求項１ま
たは２に記載の半導体装置の製造方法。 - 【請求項４】 Ｓｉ単結晶基板表面にＧｅイオンを注入
する前記工程は、前記Ｓｉ単結晶基板上にＳｉ酸化膜を
形成するステップと、前記Ｓｉ酸化膜を介して、前記Ｓ
ｉ単結晶基板と該Ｓｉ酸化膜との界面近傍におけるＧｅ
イオン濃度が最大となる注入エネルギーでＧｅイオンを
注入するステップと、前記Ｓｉ酸化膜を除去するステッ
プとを含む請求項１乃至３のいずれかに記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7218773A JP2701803B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
| US08/703,735 US5821158A (en) | 1995-08-28 | 1996-08-27 | Substrate surface treatment method capable of removing a spontaneous oxide film at a relatively low temperature |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7218773A JP2701803B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0964016A JPH0964016A (ja) | 1997-03-07 |
| JP2701803B2 true JP2701803B2 (ja) | 1998-01-21 |
Family
ID=16725167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7218773A Expired - Fee Related JP2701803B2 (ja) | 1995-08-28 | 1995-08-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5821158A (ja) |
| JP (1) | JP2701803B2 (ja) |
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|---|---|---|---|---|
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| US6162705A (en) | 1997-05-12 | 2000-12-19 | Silicon Genesis Corporation | Controlled cleavage process and resulting device using beta annealing |
| US6033974A (en) | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
| EP1037272A4 (en) * | 1997-06-19 | 2004-07-28 | Asahi Chemical Ind | SILICON ON ISOLATOR (SOI) SUBSTRATE AND SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
| US6548382B1 (en) | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
| FR2774509B1 (fr) * | 1998-01-30 | 2001-11-16 | Sgs Thomson Microelectronics | Procede de depot d'une region de silicium monocristallin |
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| US6521496B1 (en) | 1999-06-24 | 2003-02-18 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods |
| US6551946B1 (en) | 1999-06-24 | 2003-04-22 | Agere Systems Inc. | Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature |
| US6509230B1 (en) | 1999-06-24 | 2003-01-21 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods |
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| US6635556B1 (en) * | 2001-05-17 | 2003-10-21 | Matrix Semiconductor, Inc. | Method of preventing autodoping |
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| JP2003086554A (ja) * | 2001-09-11 | 2003-03-20 | Mitsubishi Heavy Ind Ltd | 半導体基板の製造装置、及び、その製造方法 |
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| EP1650796A3 (fr) * | 2004-10-20 | 2010-12-08 | STMicroelectronics (Crolles 2) SAS | Procédé de prise de contact sur une région d'un circuit intégré, en particulier sur les électrodes d'un transistor |
| US7332443B2 (en) * | 2005-03-18 | 2008-02-19 | Infineon Technologies Ag | Method for fabricating a semiconductor device |
| US9362439B2 (en) | 2008-05-07 | 2016-06-07 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled shear region |
| US8993410B2 (en) | 2006-09-08 | 2015-03-31 | Silicon Genesis Corporation | Substrate cleaving under controlled stress conditions |
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| US8293619B2 (en) | 2008-08-28 | 2012-10-23 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled propagation |
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| DE102008049733B3 (de) * | 2008-09-30 | 2010-06-17 | Advanced Micro Devices, Inc., Sunnyvale | Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors |
| US8329557B2 (en) | 2009-05-13 | 2012-12-11 | Silicon Genesis Corporation | Techniques for forming thin films by implantation with reduced channeling |
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| US5089441A (en) * | 1990-04-16 | 1992-02-18 | Texas Instruments Incorporated | Low-temperature in-situ dry cleaning process for semiconductor wafers |
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1995
- 1995-08-28 JP JP7218773A patent/JP2701803B2/ja not_active Expired - Fee Related
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1996
- 1996-08-27 US US08/703,735 patent/US5821158A/en not_active Expired - Fee Related
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