JP4685215B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、より具体的には半導体素子の接合領域形成方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子が形成される領域は、駆動回路が稠密に集積されているセル領域と、素子が疎らに配置されている周辺回路領域とに分けられる。セル領域では多数の半導体素子が稠密に配置されており、集積密度が高く、これに対して、周辺回路領域では素子が疎らに配置されており、集積密度が低い。そこで、同じ段差がついても、相対的にセル領域のアスペクト比が一層高い。たとえば、コンタクトホールを形成する工程の際、同一エッチング条件の下でコンタクトホールのエッチングを行なうと、周辺領域は接合領域が完全にオープンされる一方、セル領域は高い集積密度及びゲート電極の段差によってコンタクトホールオープンが行なわれない。
【０００３】
このため、従来はセル領域の接合領域を基板上に上昇させ、コンタクト不良を防止する方法が提案された。以下、添付図を参照してこれについて説明する。
【０００４】
まず、図１（ａ）を参照して、セル領域Ｃ及び周辺領域Ｐが限定された半導体基板１の所定の部分にフィールド酸化膜２を公知の方法で形成する。その後、半導体基板１の上にゲート絶縁膜３、導電層４及びハードマスク膜５が順次蒸着した上、所定の部分パターニングして、ゲート電極を形成する。
【０００５】
次に、図１（ｂ）に示すように、ゲート電極の両側壁に公知の通りに側壁スペーサ６を形成する。その後、半導体基板１の結果物の上にシリコン窒化膜７を蒸着し、周辺領域Ｐの上部のみを覆うようにシリコン窒化膜をパターニングする。
【０００６】
図１（ｃ）に示すように、露出した半導体基板１のセル領域Ｃに化学気相成長法でドープされたエピタキシャル層８を成長する。この際、エピタキシャル層８は公知の如く酸化膜及びシリコン窒化膜の上では成長しない特性をもつ。これにより、セル領域Ｃのフィールド酸化膜２上、側壁スペーサ６上及びハードマスク膜５上にはエピタキシャル層８が形成されず、シリコン窒化膜７の覆われた周辺領域においてもエピタキシャル層が形成されない。即ち、ドープされたエピタキシャル層８はセル領域Ｃの接合予定領域上にのみ形成される。ドープされたエピタキシャル層８の形成で、セル領域Ｃはゲート電極と基板との段差が減少する。
【０００７】
図１（ｄ）に示すように、結果物の上にソース、ドレーン用不純物をイオン注入した後、急速熱処理工程(rapid thermal annealing)を行なって、接合領域（９ａ、９ｂ、９ｃ、９ｄ）が形成される。イオン注入の際、周辺領域Ｐにはシリコン窒化膜７が覆われているので、ソース、ドレーン用不純物が基板の表面に配置され、これにより接合領域９ｃ、９ｄは薄く形成される。また、急速熱処理工程によって、ドープされたエピタキシャル層８内の不純物は基板１に一部拡散される。この際、セル領域Ｃの実際的な接合領域は、基板側に拡散した不純物領域９ａ、９ｂと基板の上側に成長したエピタキシャル層８となる。
【０００８】
その後、図１（ｅ）に示すように、周辺領域Ｐを覆っているシリコン窒化膜７を公知の方式で除去した後、半導体基板１の結果物上に層間絶縁膜１０を形成する。
【０００９】
このように、セル領域Ｃの接合領域を基板の上部に突出するように形成することにより、ゲート電極と接合領域との段差を減らすことができる。これにより、コンタクトホールの形成が容易になる。
【００１０】
ところが、前記従来の技術は次のような問題点を有する。
【００１１】
前記従来の方法は多数回の熱工程が要求されることから、セル領域Ｃまたは周辺領域Ｐに形成されるＰＭＯＳトランジスタのしきい値電圧が増加される。すなわち、前記従来の方法はエピタキシャル層８を成長させる時と、接合領域（９ａ、９ｂ、９ｃ、９ｄ）を形成するための熱処理工程の時に高温の熱工程が要求される。このような工程は、熱に敏感なＰＭＯＳトランジスタのチャネル地域のしきい値電圧を変化させる。
【００１２】
【発明が解決しようとする課題】
従って、本発明は前記熱工程の数を減少させ、素子特性の変化を防止し得る半導体素子の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記目的を達成するための本発明は、セル領域及び周辺領域が限定された半導体基板の上にゲート電極を形成する第１の段階と、前記第１の段階の後、前記ゲート電極の両側壁に側壁スペーサを形成する第２の段階と、前記第２の段階の後、前記周辺領域に該当するゲート電極の両側に接合用不純物を打ち込む第３の段階と、前記第３の段階の後、前記周辺領域の半導体基板の結果物上に成長抑制用層を形成する第４の段階と、前記第４の段階の後、前記露出したセル領域の接合予定領域上に不純物のドープされたエピタキシャル層を成長させる第５の段階と、前記第５の段階の後、前記成長抑制用層を除去する第６の段階とを含み、前記第５の段階で前記ドープされたエピタキシャル層は、６００℃乃至７００℃の温度で高真空化学気相成長法（ＵＨＶＣＶＤ）で形成され、前記第５の段階で前記ドープされたエピタキシャル層の成長の際、周辺領域にイオン注入された接合用不純物は半導体基板内に拡散して接合領域を成し、セル領域ではドープされたエピタキシャル層内の不純物が一部半導体基板内に拡散することを特徴とする。
【００１４】
ここで、成長抑制用層はシリコン窒化膜であり、前記周辺領域の半導体基板の結果物にシリコン窒化膜を形成する段階は、前記半導体基板の結果物上にシリコン窒化膜を形成する段階と、前記シリコン窒化膜が周辺領域上にのみ存在するように、所定の部分オーバーエッチングする段階とを含む。前記シリコン窒化膜は厚さ１００Å乃至２００Åに形成される。
【００１５】
更に、前記成長抑制用層がシリコン窒化膜の場合、前記側壁スペーサは酸化膜で形成することが好ましい。
【００１６】
前記不純物のドープされたエピタキシャル層は、基板から厚さ５００Å乃至１５００Åに成長する。この際、前記不純物のドープされたエピタキシャル層には燐が含まれていることが好ましい。
【００１７】
ここで、前記ドープされたエピタキシャル層は、８００℃乃至９００℃の温度及び水素雰囲気中で１分間乃至５分間ペーキング工程を行ない、インサイチュでＤＣＳ(dichlorosilane)は３０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ホスフィン(phosphine)は５０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ＨＣｌは３０ｓｃｃｍ乃至２００ｓｃｃｍ程度供給し、圧力は１０ｔｏｒｒ乃至５０ｔｏｒｒ、温度は７５０℃乃至９５０℃程度に維持して、３分間乃至１０分間熱工程を行ない、ドープされたエピタキシャル層を形成する。
【００１８】
尚、ドープされたエピタキシャル層を高真空化学気相成長法（ＵＨＣＶＤ）で形成する場合、シラン(silane)もしくはジシラン(disilane)ガスを用いて１ｔｏｒｒ以下の圧力と６００℃乃至７００℃の温度で熱工程を行なうことにより、ドープされたエピタキシャル層を形成する。
【００１９】
前記周辺領域の半導体基板の結果物上に成長抑制用層を形成する段階と、前記ドープされたエピタキシャル層を形成する段階との間に、基板の表面に発生した自然酸化膜及びセル領域上に残留する成長抑制用層を除去するため、クリーニングする段階をさらに含むことが好ましい。この際、クリーニング工程としては、ＲＣＡクリーニング、ＵＶオゾンクリーニングまたはＨＦ浸漬工程を用いることが好ましい。また、ゲート電極を形成する段階は、半導体基板上にゲート絶縁膜、導電層及びハードマスク膜を順次積層する段階と、前記ハードマスク膜、導電層及びゲート絶縁膜を所定の部分パターニングしてゲート電極を形成する段階とを含む。
【００２０】
本発明によれば、周辺領域の接合領域を形成するための拡散がエピタキシャル層の成長と同時に行なわれることにより、接合領域を形成するための急速熱処理工程が排除される。
【００２１】
これにより、一回の熱処理工程を減縮することができ、ＰＭＯＳトランジスタの熱負担を減らすことになる。従って、ＰＭＯＳトランジスタしきい値電圧の変化を減少することができる。
【００２２】
しかも、ドープされたエピタキシャル層の形成によりゲート電極と接合領域との段差が減って、コンタクトホールの形成が容易である。
【００２３】
【発明の実施の形態】
以下、添付図を参照して本発明の好適な実施例を説明する。
【００２４】
図２（ａ）乃至図２（ｄ）は本発明による半導体素子の製造方法を説明するための各工程別の断面図である。
【００２５】
まず、図２（ａ）を参照して、セル領域Ｃ及び周辺領域Ｐが限定された半導体基板１１の所定の部分にフィールド酸化膜１２を公知の方法で形成する。その後、半導体基板１１の上にゲート絶縁膜１３、導電層１４及びハードマスク１５を順次蒸着した後、所定の部分パターニングしてゲート電極を形成する。
【００２６】
その後、図２（ｂ）に示すように、半導体基板１１の結果物上に所定の厚さの酸化膜を約３００乃至８００Å程度に蒸着した後、非等方性エッチングを行なってゲート電極の両側壁に側壁スペーサ１６を形成する。この際、側壁スペーサ１６は後続形成されるシリコン窒化膜を除去する際、同時に除去されることを防止する酸化膜で形成されることが好ましい。その次に、周辺領域Ｐの露出した半導体基板１１に接合領域用不純物を選択的にイオン注入する。この際、不純物はＰＭＯＳトランジスタの場合、Ｂ＋またはＢＦ２＋イオンを注入し、ＮＭＯＳトランジスタの場合、Ａｓ＋またはＰ＋イオンを注入する。ここで、Ｂ＋イオンを注入する場合には２乃至１０ＫｅＶのエネルギー及び１０１５乃至１０１７ions/cm２の濃度で注入し、ＢＦ２＋イオンを注入する場合には１０乃至３０ＫｅＶのエネルギー及び１０１５乃至１０１７ions/cm２の濃度で注入する。また、Ａｓ＋イオンを注入する場合には１０乃至３０ＫｅＶのエネルギー及び１０１５乃至１０１７ions/cm２の濃度で注入し、Ｐ＋イオンを注入する場合には１０乃至３０ＫｅＶのエネルギー及び１０１５乃至１０１７ions/cm２の濃度で注入する。
【００２７】
その後、図２（ｃ）に示すように、半導体基板１１の結果物上にシリコン窒化膜１８を低圧化学気相成長法（ＬＰＣＶＤ）で、厚さ約１００乃至３００Åに蒸着する。次に、シリコン窒化膜１８を周辺領域Ｐのみ覆うようにドライエッチングする。この際、エッチング時に基板１１の表面に発生するダメージを最小化しながら、セル領域Ｃのシリコン窒化膜１８を完璧に除去するため、前記シリコン窒化膜１８の除去の際に１００％未満にオーバーエッチングを行なうことが好ましい。
【００２８】
その後、セル領域Ｃの半導体基板１１にドープされたエピタキシャル層１９は厚さ約５００Å乃至１５００Åに成長される。エピタキシャル層１９の成長際、シリコン窒化膜１８は成長抑制層の役割を果たす。前記ドープされたエピタキシャル層１９は低圧化学気相成長法（ＬＰＣＶＤ）または高真空化学蒸着法（ＵＨＶＣＶＤ）で形成され、前記ドープされたエピタキシャル層１９には燐が含まれている。この際、前記ドープされたエピタキシャル層１９を低圧化学気相成長法で形成する場合には、蒸着直前、８００℃乃至９００℃の温度及び水素(hydrogen)雰囲気中で１分間乃至５分間ベーキング(baking)工程を行なう。次に、インサイチュ(in-situ)で、ＤＣＳ(dichlorosilane)は３０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ホスフィンは５０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ＨＣｌは３０ｓｃｃｍ乃至２００ｓｃｃｍ程度に供給し、圧力は１０乃至５０ｔｏｒｒ、温度は７５０℃乃至９５０℃程度に維持し、３分間乃至１０分間工程を行なって、ドープされたエピタキシャル層１９を形成する。
【００２９】
一方、高真空化学気相成長法（ＵＨＣＶＤ）を使用する場合には、蒸着ガスをシラン(silane)またはジシラン(disilane)を使用し、１ｔｏｒｒ以下の圧力と６００℃乃至７００℃の温度で工程を行なって、ドープされたエピタキシャル層１９を形成する。
【００３０】
ドープされたエピタキシャル層１９は酸化膜１２、１５、１７及びシリコン窒化膜１８の上には成長しないので、セル領域Ｃの接合予定領域上にのみ形成される。また、ドープされたエピタキシャル層１９の成長の際に、所定の熱工程が伴われるので、ドープされたエピタキシャル層１９の成長と同時に、周辺領域Ｐにイオン注入された接合用不純物が拡散し、接合領域１７ａ、１７ｂが形成される。しかも、ドープされたエピタキシャル層内にある不純物も一部半導体基板１１側に拡散し、セル領域Ｃの接合領域１７ｃ、１７ｄを成す。この際、セル領域Ｃの実質的な接合領域は基板１１内に形成された接合領域１７ｃ、１７ｄと基板の表面に突出したドープされたエピタキシャル層１９である。
【００３１】
また、前記シリコン窒化膜１８を形成する工程と、ドープされたエピタキシャルシリコン層１９を形成する工程の前に、表面に自然酸化膜及びシリコン窒化膜の残滓を除去するために、ＲＣＡクリーニング、ＵＶオゾンクリーニングもしくはＨＦ浸漬(dipping)工程を施す。
【００３２】
その後、図２（ｄ）に示すように、周辺領域Ｐを覆っているシリコン窒化膜１８を高温のＨ３ＰＯ４溶液に浸けて除去した後、半導体基板１１の結果物上に層間絶縁膜２０を形成する。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、周辺領域の接合領域を形成するための拡散がエピタキシャル層の成長と同時に行なわれることにより、接合領域を形成するための急速熱処理工程が排除される。これにより、一回の熱処理工程を減縮することができて、ＰＭＯＳトランジスタの熱負担を減らすことになる。従って、ＰＭＯＳトランジスタしきい値電圧の変化を減少することができる。しかも、ドープされたエピタキシャル層の形成によりゲート電極と接合領域との段差が減少し、コンタクトホールの形成が容易である。
【００３４】
その他、本発明はその要旨から外れない範囲でいろいろ変更して実施することができる。
【００３５】
温度で熱工程を行なって形成することを特徴とする請求項１１記載の半導体素子の製造方法。
【図面の簡単な説明】
【図１】 従来の半導体素子の製造方法を説明するための各工程別の断面図である。
【図２】 本発明による半導体素子の製造方法を説明するための各工程別の断面図である。
【符号の説明】
１１ 半導体基板
１２ フィールド酸化膜
１３ ゲート絶縁膜
１４ 導電層
１５ ハードマスク膜
１６ 側壁スペーサ
１７ａ、１７ｂ、１７ｃ、１７ｄ 接合領域
１８ シリコン窒化膜
１９ 不純物がドープされたエピタキシャル層
２０ 層間絶縁膜
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、より具体的には半導体素子の接合領域形成方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子が形成される領域は、駆動回路が稠密に集積されているセル領域と、素子が疎らに配置されている周辺回路領域とに分けられる。セル領域では多数の半導体素子が稠密に配置されており、集積密度が高く、これに対して、周辺回路領域では素子が疎らに配置されており、集積密度が低い。そこで、同じ段差がついても、相対的にセル領域のアスペクト比が一層高い。たとえば、コンタクトホールを形成する工程の際、同一エッチング条件の下でコンタクトホールのエッチングを行なうと、周辺領域は接合領域が完全にオープンされる一方、セル領域は高い集積密度及びゲート電極の段差によってコンタクトホールオープンが行なわれない。
【０００３】
このため、従来はセル領域の接合領域を基板上に上昇させ、コンタクト不良を防止する方法が提案された。以下、添付図を参照してこれについて説明する。
【０００４】
まず、図１（ａ）を参照して、セル領域Ｃ及び周辺領域Ｐが限定された半導体基板１の所定の部分にフィールド酸化膜２を公知の方法で形成する。その後、半導体基板１の上にゲート絶縁膜３、導電層４及びハードマスク膜５が順次蒸着した上、所定の部分パターニングして、ゲート電極を形成する。
【０００５】
次に、図１（ｂ）に示すように、ゲート電極の両側壁に公知の通りに側壁スペーサ６を形成する。その後、半導体基板１の結果物の上にシリコン窒化膜７を蒸着し、周辺領域Ｐの上部のみを覆うようにシリコン窒化膜をパターニングする。
【０００６】
図１（ｃ）に示すように、露出した半導体基板１のセル領域Ｃに化学気相成長法でドープされたエピタキシャル層８を成長する。この際、エピタキシャル層８は公知の如く酸化膜及びシリコン窒化膜の上では成長しない特性をもつ。これにより、セル領域Ｃのフィールド酸化膜２上、側壁スペーサ６上及びハードマスク膜５上にはエピタキシャル層８が形成されず、シリコン窒化膜７の覆われた周辺領域においてもエピタキシャル層が形成されない。即ち、ドープされたエピタキシャル層８はセル領域Ｃの接合予定領域上にのみ形成される。ドープされたエピタキシャル層８の形成で、セル領域Ｃはゲート電極と基板との段差が減少する。
【０００７】
図１（ｄ）に示すように、結果物の上にソース、ドレーン用不純物をイオン注入した後、急速熱処理工程(rapid thermal annealing)を行なって、接合領域（９ａ、９ｂ、９ｃ、９ｄ）が形成される。イオン注入の際、周辺領域Ｐにはシリコン窒化膜７が覆われているので、ソース、ドレーン用不純物が基板の表面に配置され、これにより接合領域９ｃ、９ｄは薄く形成される。また、急速熱処理工程によって、ドープされたエピタキシャル層８内の不純物は基板１に一部拡散される。この際、セル領域Ｃの実際的な接合領域は、基板側に拡散した不純物領域９ａ、９ｂと基板の上側に成長したエピタキシャル層８となる。
【０００８】
その後、図１（ｅ）に示すように、周辺領域Ｐを覆っているシリコン窒化膜７を公知の方式で除去した後、半導体基板１の結果物上に層間絶縁膜１０を形成する。
【０００９】
このように、セル領域Ｃの接合領域を基板の上部に突出するように形成することにより、ゲート電極と接合領域との段差を減らすことができる。これにより、コンタクトホールの形成が容易になる。
【００１０】
ところが、前記従来の技術は次のような問題点を有する。
【００１１】
前記従来の方法は多数回の熱工程が要求されることから、セル領域Ｃまたは周辺領域Ｐに形成されるＰＭＯＳトランジスタのしきい値電圧が増加される。すなわち、前記従来の方法はエピタキシャル層８を成長させる時と、接合領域（９ａ、９ｂ、９ｃ、９ｄ）を形成するための熱処理工程の時に高温の熱工程が要求される。このような工程は、熱に敏感なＰＭＯＳトランジスタのチャネル地域のしきい値電圧を変化させる。
【００１２】
【発明が解決しようとする課題】
従って、本発明は前記熱工程の数を減少させ、素子特性の変化を防止し得る半導体素子の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記目的を達成するための本発明は、セル領域及び周辺領域が限定された半導体基板の上にゲート電極を形成する第１の段階と、前記第１の段階の後、前記ゲート電極の両側壁に側壁スペーサを形成する第２の段階と、前記第２の段階の後、前記周辺領域に該当するゲート電極の両側に接合用不純物を打ち込む第３の段階と、前記第３の段階の後、前記周辺領域の半導体基板の結果物上に成長抑制用層を形成する第４の段階と、前記第４の段階の後、前記露出したセル領域の接合予定領域上に不純物のドープされたエピタキシャル層を成長させる第５の段階と、前記第５の段階の後、前記成長抑制用層を除去する第６の段階とを含み、前記第５の段階で前記ドープされたエピタキシャル層は、６００℃乃至７００℃の温度で高真空化学気相成長法（ＵＨＶＣＶＤ）で形成され、前記第５の段階で前記ドープされたエピタキシャル層の成長の際、周辺領域にイオン注入された接合用不純物は半導体基板内に拡散して接合領域を成し、セル領域ではドープされたエピタキシャル層内の不純物が一部半導体基板内に拡散することを特徴とする。
【００１４】
ここで、成長抑制用層はシリコン窒化膜であり、前記周辺領域の半導体基板の結果物にシリコン窒化膜を形成する段階は、前記半導体基板の結果物上にシリコン窒化膜を形成する段階と、前記シリコン窒化膜が周辺領域上にのみ存在するように、所定の部分オーバーエッチングする段階とを含む。前記シリコン窒化膜は厚さ１００Å乃至２００Åに形成される。
【００１５】
更に、前記成長抑制用層がシリコン窒化膜の場合、前記側壁スペーサは酸化膜で形成することが好ましい。
【００１６】
前記不純物のドープされたエピタキシャル層は、基板から厚さ５００Å乃至１５００Åに成長する。この際、前記不純物のドープされたエピタキシャル層には燐が含まれていることが好ましい。
【００１７】
ここで、前記ドープされたエピタキシャル層は、８００℃乃至９００℃の温度及び水素雰囲気中で１分間乃至５分間ペーキング工程を行ない、インサイチュでＤＣＳ(dichlorosilane)は３０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ホスフィン(phosphine)は５０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ＨＣｌは３０ｓｃｃｍ乃至２００ｓｃｃｍ程度供給し、圧力は１０ｔｏｒｒ乃至５０ｔｏｒｒ、温度は７５０℃乃至９５０℃程度に維持して、３分間乃至１０分間熱工程を行ない、ドープされたエピタキシャル層を形成する。
【００１８】
尚、ドープされたエピタキシャル層を高真空化学気相成長法（ＵＨＣＶＤ）で形成する場合、シラン(silane)もしくはジシラン(disilane)ガスを用いて１ｔｏｒｒ以下の圧力と６００℃乃至７００℃の温度で熱工程を行なうことにより、ドープされたエピタキシャル層を形成する。
【００１９】
前記周辺領域の半導体基板の結果物上に成長抑制用層を形成する段階と、前記ドープされたエピタキシャル層を形成する段階との間に、基板の表面に発生した自然酸化膜及びセル領域上に残留する成長抑制用層を除去するため、クリーニングする段階をさらに含むことが好ましい。この際、クリーニング工程としては、ＲＣＡクリーニング、ＵＶオゾンクリーニングまたはＨＦ浸漬工程を用いることが好ましい。また、ゲート電極を形成する段階は、半導体基板上にゲート絶縁膜、導電層及びハードマスク膜を順次積層する段階と、前記ハードマスク膜、導電層及びゲート絶縁膜を所定の部分パターニングしてゲート電極を形成する段階とを含む。
【００２０】
本発明によれば、周辺領域の接合領域を形成するための拡散がエピタキシャル層の成長と同時に行なわれることにより、接合領域を形成するための急速熱処理工程が排除される。
【００２１】
これにより、一回の熱処理工程を減縮することができ、ＰＭＯＳトランジスタの熱負担を減らすことになる。従って、ＰＭＯＳトランジスタしきい値電圧の変化を減少することができる。
【００２２】
しかも、ドープされたエピタキシャル層の形成によりゲート電極と接合領域との段差が減って、コンタクトホールの形成が容易である。
【００２３】
【発明の実施の形態】
以下、添付図を参照して本発明の好適な実施例を説明する。
【００２４】
図２（ａ）乃至図２（ｄ）は本発明による半導体素子の製造方法を説明するための各工程別の断面図である。
【００２５】
まず、図２（ａ）を参照して、セル領域Ｃ及び周辺領域Ｐが限定された半導体基板１１の所定の部分にフィールド酸化膜１２を公知の方法で形成する。その後、半導体基板１１の上にゲート絶縁膜１３、導電層１４及びハードマスク１５を順次蒸着した後、所定の部分パターニングしてゲート電極を形成する。
【００２６】
その後、図２（ｂ）に示すように、半導体基板１１の結果物上に所定の厚さの酸化膜を約３００乃至８００Å程度に蒸着した後、非等方性エッチングを行なってゲート電極の両側壁に側壁スペーサ１６を形成する。この際、側壁スペーサ１６は後続形成されるシリコン窒化膜を除去する際、同時に除去されることを防止する酸化膜で形成されることが好ましい。その次に、周辺領域Ｐの露出した半導体基板１１に接合領域用不純物を選択的にイオン注入する。この際、不純物はＰＭＯＳトランジスタの場合、Ｂ＋またはＢＦ２＋イオンを注入し、ＮＭＯＳトランジスタの場合、Ａｓ＋またはＰ＋イオンを注入する。ここで、Ｂ＋イオンを注入する場合には２乃至１０ＫｅＶのエネルギー及び１０１５乃至１０１７ions/cm２の濃度で注入し、ＢＦ２＋イオンを注入する場合には１０乃至３０ＫｅＶのエネルギー及び１０１５乃至１０１７ions/cm２の濃度で注入する。また、Ａｓ＋イオンを注入する場合には１０乃至３０ＫｅＶのエネルギー及び１０１５乃至１０１７ions/cm２の濃度で注入し、Ｐ＋イオンを注入する場合には１０乃至３０ＫｅＶのエネルギー及び１０１５乃至１０１７ions/cm２の濃度で注入する。
【００２７】
その後、図２（ｃ）に示すように、半導体基板１１の結果物上にシリコン窒化膜１８を低圧化学気相成長法（ＬＰＣＶＤ）で、厚さ約１００乃至３００Åに蒸着する。次に、シリコン窒化膜１８を周辺領域Ｐのみ覆うようにドライエッチングする。この際、エッチング時に基板１１の表面に発生するダメージを最小化しながら、セル領域Ｃのシリコン窒化膜１８を完璧に除去するため、前記シリコン窒化膜１８の除去の際に１００％未満にオーバーエッチングを行なうことが好ましい。
【００２８】
その後、セル領域Ｃの半導体基板１１にドープされたエピタキシャル層１９は厚さ約５００Å乃至１５００Åに成長される。エピタキシャル層１９の成長際、シリコン窒化膜１８は成長抑制層の役割を果たす。前記ドープされたエピタキシャル層１９は低圧化学気相成長法（ＬＰＣＶＤ）または高真空化学蒸着法（ＵＨＶＣＶＤ）で形成され、前記ドープされたエピタキシャル層１９には燐が含まれている。この際、前記ドープされたエピタキシャル層１９を低圧化学気相成長法で形成する場合には、蒸着直前、８００℃乃至９００℃の温度及び水素(hydrogen)雰囲気中で１分間乃至５分間ベーキング(baking)工程を行なう。次に、インサイチュ(in-situ)で、ＤＣＳ(dichlorosilane)は３０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ホスフィンは５０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ＨＣｌは３０ｓｃｃｍ乃至２００ｓｃｃｍ程度に供給し、圧力は１０乃至５０ｔｏｒｒ、温度は７５０℃乃至９５０℃程度に維持し、３分間乃至１０分間工程を行なって、ドープされたエピタキシャル層１９を形成する。
【００２９】
一方、高真空化学気相成長法（ＵＨＣＶＤ）を使用する場合には、蒸着ガスをシラン(silane)またはジシラン(disilane)を使用し、１ｔｏｒｒ以下の圧力と６００℃乃至７００℃の温度で工程を行なって、ドープされたエピタキシャル層１９を形成する。
【００３０】
ドープされたエピタキシャル層１９は酸化膜１２、１５、１７及びシリコン窒化膜１８の上には成長しないので、セル領域Ｃの接合予定領域上にのみ形成される。また、ドープされたエピタキシャル層１９の成長の際に、所定の熱工程が伴われるので、ドープされたエピタキシャル層１９の成長と同時に、周辺領域Ｐにイオン注入された接合用不純物が拡散し、接合領域１７ａ、１７ｂが形成される。しかも、ドープされたエピタキシャル層内にある不純物も一部半導体基板１１側に拡散し、セル領域Ｃの接合領域１７ｃ、１７ｄを成す。この際、セル領域Ｃの実質的な接合領域は基板１１内に形成された接合領域１７ｃ、１７ｄと基板の表面に突出したドープされたエピタキシャル層１９である。
【００３１】
また、前記シリコン窒化膜１８を形成する工程と、ドープされたエピタキシャルシリコン層１９を形成する工程の前に、表面に自然酸化膜及びシリコン窒化膜の残滓を除去するために、ＲＣＡクリーニング、ＵＶオゾンクリーニングもしくはＨＦ浸漬(dipping)工程を施す。
【００３２】
その後、図２（ｄ）に示すように、周辺領域Ｐを覆っているシリコン窒化膜１８を高温のＨ３ＰＯ４溶液に浸けて除去した後、半導体基板１１の結果物上に層間絶縁膜２０を形成する。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、周辺領域の接合領域を形成するための拡散がエピタキシャル層の成長と同時に行なわれることにより、接合領域を形成するための急速熱処理工程が排除される。これにより、一回の熱処理工程を減縮することができて、ＰＭＯＳトランジスタの熱負担を減らすことになる。従って、ＰＭＯＳトランジスタしきい値電圧の変化を減少することができる。しかも、ドープされたエピタキシャル層の形成によりゲート電極と接合領域との段差が減少し、コンタクトホールの形成が容易である。
【００３４】
その他、本発明はその要旨から外れない範囲でいろいろ変更して実施することができる。
【００３５】
温度で熱工程を行なって形成することを特徴とする請求項１１記載の半導体素子の製造方法。
【図面の簡単な説明】
【図１】 従来の半導体素子の製造方法を説明するための各工程別の断面図である。
【図２】 本発明による半導体素子の製造方法を説明するための各工程別の断面図である。
【符号の説明】
１１ 半導体基板
１２ フィールド酸化膜
１３ ゲート絶縁膜
１４ 導電層
１５ ハードマスク膜
１６ 側壁スペーサ
１７ａ、１７ｂ、１７ｃ、１７ｄ 接合領域
１８ シリコン窒化膜
１９ 不純物がドープされたエピタキシャル層
２０ 層間絶縁膜
Claims (8)
- セル領域及び周辺領域が限定された半導体基板の上にゲート電極を形成する第１の段階と、
前記第１の段階の後、前記ゲート電極の両側壁に側壁スペーサを形成する第２の段階と、
前記第２の段階の後、前記周辺領域に該当するゲート電極の両側に接合用不純物を打ち込む第３の段階と、
前記第３の段階の後、前記周辺領域の半導体基板の結果物上に成長抑制用層を形成する第４の段階と、
前記第４の段階の後、前記露出したセル領域の接合予定領域上に不純物のドープされたエピタキシャル層を成長させる第５の段階と、
前記第５の段階の後、前記成長抑制用層を除去する第６の段階とを含み、
前記第５の段階で前記ドープされたエピタキシャル層は、６００℃乃至７００℃の温度で高真空化学気相成長法（ＵＨＶＣＶＤ）で形成され、
前記第５の段階で前記ドープされたエピタキシャル層の成長の際、周辺領域にイオン注入された接合用不純物は半導体基板内に拡散して接合領域を成し、セル領域ではドープされたエピタキシャル層内の不純物が一部半導体基板内に拡散することを特徴とする半導体素子の製造方法。 - 前記成長抑制用層はシリコン窒化膜であることを特徴とする請求項１記載の半導体素子の製造方法。
- 前記シリコン窒化膜は厚さ１００Å乃至２００Åに形成されることを特徴とする請求項２記載の半導体素子の製造方法。
- 前記側壁スペーサは酸化膜で形成されることを特徴とする請求項１記載の半導体素子の製造方法。
- 前記不純物のドープされたエピタキシャル層は基板から厚さ５００Å乃至１５００Åに形成されることを特徴とする請求項１記載の半導体素子の製造方法。
- 前記不純物のドープされたエピタキシャル層には燐が含まれていることを特徴とする請求項１記載の半導体素子の製造方法。
- セル領域及び周辺領域が限定された半導体基板の上にゲート電極を形成する第１の段階と、
前記第１の段階の後、前記ゲート電極の両側壁に側壁スペーサを形成する第２の段階と、
前記第２の段階の後、前記周辺領域に該当するゲート電極の両側に接合用不純物を打ち込む第３の段階と、
前記第３の段階の後、前記周辺領域の半導体基板の結果物上に成長抑制用層を形成する第４の段階と、
前記第４の段階の後、前記露出したセル領域の接合予定領域上に不純物のドープされたエピタキシャル層を成長させる第５の段階と、
前記第５の段階の後、前記成長抑制用層を除去する第６の段階とを含み、
前記第５の段階で前記ドープされたエピタキシャル層は、８００℃乃至９００℃の温度及び水素(hydrogen)雰囲気中で１分間乃至５分間ベーキング工程を行ない、インサイチュ(in-situ)で、ＤＣＳ(dichlorosilane)は３０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ホスフィン(phosphine)は５０ｓｃｃｍ乃至３００ｓｃｃｍ程度、ＨＣｌは３０ｓｃｃｍ乃至２００ｓｃｃｍ程度供給し、圧力は１０ｔｏｒｒ乃至５０ｔｏｒｒ、温度は７５０℃乃至９５０℃程度に維持し、３分間乃至１０分間熱工程を行なって形成され、
前記第５の段階で前記ドープされたエピタキシャル層の成長の際、周辺領域にイオン注入された接合用不純物は半導体基板内に拡散して接合領域を成し、セル領域ではドープされたエピタキシャル層内の不純物が一部半導体基板内に拡散することを特徴とする半導体素子の製造方法。 - 前記ドープされたエピタキシャル層はシラン(silane)またはジシラン(disilane)ガスを用いて、１ｔｏｒｒ以下の圧力で前記熱工程を行なって形成することを特徴とする請求項１記載の半導体素子の製造方法。
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