KR100602121B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명의 목적은 채널 영역의 손상 및 게이트 저항 특성 저하를 효과적으로 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 목적은 제 1 도전형 반도체 기판 상에 게이트 절연막과 폴리실리콘막을 순차적으로 형성하는 단계; 폴리실리콘막의 표면을 비정질화시켜 폴리실리콘막 표면에 비정질실리콘층을 형성하는 단계; 기판을 열처리하여 폴리실리콘막 및 비정질실리콘층의 그레인을 각각 성장시켜 결정화된 폴리실리콘막을 형성하는 단계; 결정화된 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계; 게이트 양측의 기판 내에 제 2 도전형 LDD 영역을 형성하는 단계; 게이트 양 측벽에 스페이서를 형성하는 단계; 및 스페이서 양측의 기판 내에 제 2 도전형 소오스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
폴리실리콘, 결정화, 그레인, 실리사이드층, 비정질실리콘, MOS
Description
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 저항과 종래 반도체 소자의 게이트 저항을 와이블 분포로 나타낸 도면.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 모스(MOS; Metal Oxide Silicon) 트랜지스터 제조방법에 관한 것이다.
일반적으로, MOS 트랜지스터는 반도체 기판 상에 형성된 게이트 절연막, 게이트 및 기판 내에 형성된 소오스 및 드레인 영역으로 이루어지며, 게이트 하부의 기판에서 형성되는 채널에 따라 P 채널(P형)과 N 채널(N형)으로 구분된다.
또한, 최근에는 반도체 소자의 고속화에 따라 MOS 트랜지스터의 게이트 저항 및 소오스/드레인 영역의 콘택 저항이 증가하여 동작속도가 저하되는 것을 방지하 기 위해, 게이트 및 소오스/드레인 영역 상부에 실리사이드층을 형성하는 방법이 널리 적용되고 있다.
실리사이드층은 별도의 마스크를 사용하는 것 없이 게이트 및 소오스/드레인 영역 상부에만 선택적으로 실리사이드 반응이 이루어지는 자기정렬실리사이드(self aligned silicide), 이른 바 샐리사이드(SALICIDE) 공정에 의해 형성한다.
이러한 종래 반도체 소자의 모스 트랜지스터 제조방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 절연막(11)을 형성하고, 게이트 절연막(11) 상에 폴리실리콘막(polycrystalline silicon; 12)을 증착한다. 여기서, 반도체 기판(10)은 실리콘(Si) 기판이다.
도 1b에 도시된 바와 같이, 열처리 공정을 수행하여 폴리실리콘막(12; 도 1a 참조)의 그레인을 성장시켜 폴리실리콘막(12)을 결정화시킨다. 그 다음, 결정화된 폴리실리콘막 상에 포토리소그라피에 의해 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로 하여 결정화된 폴리실리콘막을 식각하여 게이트(12a)를 형성한다.
그 후, 공지된 방법에 의해 포토레지스트 패턴을 제거하고, 기판(10)으로 기판(10)과 동일한 도전형의 불순물을 이온주입하여 게이트(12a) 양측의 기판(10)에 포켓(pocket) 영역(13)을 형성한다. 예컨대, 기판(10)이 P형이면 P형 불순물을 이온주입하고, 기판(10)이 N형이면 N형 불순물을 이온주입 한다.
그 다음, 기판(10)으로 기판(10)과 반대 도전형의 저농도 불순물을 이온주입 (14) 하여 게이트(12a) 양측의 기판(10)에 엘디디(LDD; Lightly Doped Drain) 영역(14a)을 형성한다. 예컨대, 기판(10)이 P형이면 N형 불순물을 이온주입하고, 기판(10)이 N형이면 P형 불순물을 이온주입한다.
포켓 영역(13)은 LDD 영역(14a) 보다 깊게 형성되어 LDD 영역(14a) 주변의 기판(10) 농도를 채널 영역보다 높게 함으로써 단채널 효과(short channel effect)를 억제하는 작용을 한다.
도 1c에 도시된 바와 같이, 게이트(12a)를 덮도록 기판 전면 상에 산화막, 질화막 또는 이들의 복합막을 증착하고, 게이트(12a) 및 기판(10) 표면이 노출되도록 에치백(etch-back)하여 게이트(12a) 양 측벽에 스페이서(15)를 형성한다. 그 다음, 기판(10)으로 기판(10)과 반대 도전형의 고농도 불순물을 이온주입(16) 하여 스페이서(15) 양측의 기판(10) 내에 소오스 및 드레인 영역(16a)을 형성한다.
도 1d에 도시된 바와 같이, 샐리사이드 공정에 의해 소오스 및 드레인 영역(16a) 및 게이트(12a) 상부에만 티타늄실리사이드(TiSix) 또는 코발트실리사이드(CoSix)등의 실리사이드층(17)을 형성한다. 샐리사이드 공정은 기판 전면 상에 티타늄 또는 코발트 등의 실리사이드용 금속막을 증착하고 열처리를 수행하여 실리콘과 금속을 반응시킨 후 미반응 금속막을 제거하는 과정으로 이루어진다.
그러나, 상술한 종래 반도체 소자에서는 폴리실리콘막(12)의 결정화를 위한 열처리 공정 시 그레인(G)이 원주형(columnar)으로 크게 성장함에 따라, 후속 진행되는 몇 차례의 이온 주입 공정에서 주입되는 불순들이 게이트(12a)의 그레인(G)을 통과하여 채널영역(100, 도 1c 참조)까지 도달하여 채널영역(100)을 손상시키는 문 제가 있다. 이러한 채널영역(100)의 손상은 문턱전압 감소 및 드레인 전류 증가 등을 유발함으로써 트랜지스터 불량 가능성을 증가시키게 된다.
또한, 이러한 폴리실리콘막(12)의 큰 그레인(G) 크기로 인해 샐리사이드 공정에서 게이트(12a)에는 실리사이드층(17)이 불균일하게 형성되어 결국 게이트 저항 특성 저하를 초래하는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 채널 영역의 손상 및 게이트 저항 특성 저하를 효과적으로 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 제 1 도전형 반도체 기판 상에 게이트 절연막과 폴리실리콘막을 순차적으로 형성하는 단계; 폴리실리콘막의 표면을 비정질화시켜 폴리실리콘막 표면에 비정질실리콘층을 형성하는 단계; 기판을 열처리하여 폴리실리콘막 및 비정질실리콘층의 그레인을 각각 성장시켜 결정화된 폴리실리콘막을 형성하는 단계; 결정화된 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계; 게이트 양측의 기판 내에 제 2 도전형 LDD 영역을 형성하는 단계; 게이트 양 측벽에 스페이서를 형성하는 단계; 및 스페이서 양측의 기판 내에 제 2 도전형 소오스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 결정화된 폴리실리콘막은 다른 영역에 비해 표면에서 상대적으로 미 세하고 균일한 그레인을 갖는다.
또한, 비정질실리콘층은 폴리실리콘막으로 아르곤을 블랭킷 이온주입에 의해 주입하여 형성한다.
또한, 소오스 및 드레인 영역을 형성하는 단계 이후에, 게이트와 소오스 및 드레인 영역 상부에 실리사이드층을 형성하는 단계를 더욱 포함할 수도 있고, 게이트를 형성하는 단계와 LDD 영역을 형성하는 단계 사이에 게이트 양측의 기판 내에 LDD 영역 보다 깊게 제 1 도전형 포켓영역을 형성하는 단계를 더욱 포함할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 모스 트랜지스터 제조방법을 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판(20) 상에 게이트 절연막(21)을 형성하고, 게이트 절연막(21) 상에 폴리실리콘막(22)을 증착한다. 여기서, 반도체 기판(20)은 실리콘(Si) 기판이다. 그 다음, 폴리실리콘막(22)으로 아르곤(Ar)을 주입하여 폴리실리콘막(22)의 표면을 비정질화시켜 폴리실리콘막(22) 표면에 폴리실리콘막(22)에 비해 상대적으로 작은 크기의 그레인을 가지는 비정질실리콘(amorphous Si)층(22a)을 형성한다. 바람직하게, 아르곤의 주입은 블랭킷(blanket) 이온주입으로 실시한다.
도 2b에 도시된 바와 같이, 열처리 공정을 수행하여 폴리실리콘막(22; 도 2a 참조) 및 비정질실리콘층(22a; 도 2a 참조)의 그레인(G1, G2)을 각각 성장시켜 결정화된 폴리실리콘막을 형성한다. 이때, 비정질실리콘층(22a)의 그레인(G2) 크기가 폴리실리콘막(22)에 비해 상대적으로 작기 때문에 결정화된 폴리실리콘막의 표면에는 다른 영역에 비해 그레인(G2)이 미세하고 균일하게 성장된다. 그 다음, 결정화된 폴리실리콘막 상에 포토리소그라피에 의해 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 마스크로 하여 결정화된 폴리실리콘막을 식각하여 게이트(22b)를 형성한다.
그 후, 공지된 방법에 의해 포토레지스트 패턴을 제거하고, 기판(20)으로 기판(20)과 동일한 도전형의 불순물을 이온주입하여 게이트(22b) 양측의 기판(20)에 포켓 영역(23)을 형성한다. 예컨대, 기판(20)이 P형이면 P형 불순물을 이온주입하고, 기판(20)이 N형이면 N형 불순물을 이온주입한다. 이때, 게이트(22b) 상부 표면의 미세하고 균일하게 성장된 그레인(G2)에 의해 게이트(22b)를 통한 채널영역으로의 불순물 주입이 방지된다.
그 다음, 기판(20)으로 기판(20)과 반대 도전형의 저농도 불순물을 이온주입(24)하여 게이트(22a) 양측의 기판(20)에 LDD 영역(24a)을 형성한다. 예컨대, 기판(20)이 P형이면 N형 불순물을 이온주입하고, 기판(20)이 N형이면 P형 불순물을 이온주입한다. 이때에도, 게이트(22b) 상부 표면의 미세하고 균일하게 성장된 그레인(G2)에 의해 게이트(22b)를 통한 채널영역으로의 불순물 주입이 방지된다.
포켓 영역(23)은 LDD 영역(24a) 보다 깊게 형성되어 LDD 영역(24a) 주변의 기판(20) 농도를 채널 영역보다 높게 함으로써 단채널 효과를 억제하는 작용을 한 다.
도 2c에 도시된 바와 같이, 게이트(22b)를 덮도록 기판 전면 상에 산화막, 질화막 또는 이들의 복합막을 순차적으로 증착하고, 게이트(22b) 및 기판(20) 표면이 노출되도록 에치백하여 게이트(22a) 양 측벽에 스페이서(25)를 형성한다. 그 다음, 기판(20)으로 기판(20)과 반대 도전형의 고농도 불순물을 이온주입(26)하여 스페이서(25) 양측의 기판(20) 내에 소오스 및 드레인 영역(26a)을 형성한다. 이때에도, 상술한 바와 마찬가지로 게이트(22b) 상부 표면의 미세하고 균일하게 성장된 그레인(G2)에 의해 게이트(22b)를 통한 채널영역으로의 불순물 주입이 방지된다.
도 2d에 도시된 바와 같이, 샐리사이드 공정에 의해 소오스/드레인 영역(26a) 및 게이트(22a) 상부에만 티타늄실리사이드(TiSix) 또는 코발트실리사이드(CoSix)등의 실리사이드층(27)을 형성한다. 샐리사이드 공정은 기판 전면 상에 티타늄(Ti) 또는 코발트(Co) 등의 실리사이드용 금속막을 증착하고 열처리를 수행하여 실리콘과 금속을 반응시킨 후 미반응 금속막을 제거하는 과정으로 이루어진다. 이때, 게이트(22b) 상부 표면의 미세하고 균일하게 성장된 그레인(G2)에 의해 게이트(22b) 상부에 실리사이드층(27)이 균일하게 형성된다.
상술한 바와 같이, 본 발명에서는 게이트 물질인 폴리실리콘막의 결정화 전에 폴리실리콘막의 표면을 비정질화시켜 결정화 후 게이트 표면에는 상대적으로 미세하고 균일하게 그레인을 성장시킨다.
이에 따라, 포켓 영역, LDD 영역과 소오스 및 드레인 영역 형성을 위한 불순물 이온주입 시 게이트를 통한 채널 영역으로의 불순물 주입이 방지되어 채널 영역의 손상이 방지됨으로써, 채널 영역 손상으로 인해 야기되는 트랜지스터 불량 가능성이 현저하게 저하된다.
또한, 미세하고 균일한 그레인에 의해 게이트 상부에 실리사이드층이 균일하게 형성되어 게이트 저항 특성이 개선된다.
즉, 도 3은 게이트 상부에 실리사이드층이 불균일하게 형성되는 종래의 경우(도 1d 참조)와 균일하게 형성되는 본 발명의 경우에 대한 게이트 저항(Rs)을 와이블(Weibull) 분포로 나타낸 도면으로서, 본 발명의 경우가 종래에 비해 저항 특성이 현저하게 개선됨을 알 수 있다.
그 결과, MOS 트랜지스터의 전기적 특성 및 신뢰성이 개선된다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (6)
- 제 1 도전형 반도체 기판 상에 게이트 절연막과 폴리실리콘막을 순차적으로 형성하는 단계;상기 폴리실리콘막의 표면을 비정질화시켜 상기 폴리실리콘막 표면에 비정질실리콘층을 형성하는 단계;상기 기판을 열처리하여 상기 폴리실리콘막 및 상기 비정질실리콘층의 그레인을 각각 성장시켜 결정화된 폴리실리콘막을 형성하는 단계;상기 결정화된 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계;상기 게이트 양측의 기판 내에 제1 도전형 포켓 영역을 형성하는 단계;상기 게이트 양측의 기판 내에 상기 제1 도전형 포켓 영역보다 얕게 제 2 도전형 LDD 영역을 형성하는 단계;상기 게이트 양 측벽에 스페이서를 형성하는 단계; 및상기 스페이서 양측의 기판 내에 제 2 도전형 소오스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 결정화된 폴리실리콘막은 다른 영역에 비해 표면에서 상대적으로 미세하고 균일한 그레인을 가지는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 비정질실리콘층은 상기 폴리실리콘막으로 아르곤을 블랭킷 이온 주입하 여 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소오스 및 드레인 영역을 형성하는 단계 이후에,상기 게이트와 상기 소오스 및 드레인 영역 상부에 실리사이드층을 형성하는 단계를 더욱 포함하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 제 1 도전형이 P형이면 상기 제 2 도전형은 N형이고, 상기 제 1 도전형이 N형이면 상기 제 2 도전형은 P형인 반도체 소자의 제조방법.
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