KR100871355B1 - 반도체소자의 보론 침투 방지방법 - Google Patents
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Abstract
본 발명은 반도체소자의 보론 침투 방지방법에 관한 것으로, 본 발명에 따른 반도체소자의 보론 침투 방지방법은, 반도체기판상에 게이트산화막과 비정질실리콘 층을 증착한후 컬럼나 폴리실리콘층을 형성하는 단계; 상기 컬럼나 폴리실리콘층 및 비정질실리콘층을 순차적으로 패터닝하여 게이트전극을 형성하는 단계; 및 상기 게이트전극을 포함한 전체 구조의 상면에 이온주입을 진행하여 상기 반도체기판 내에 소오스/드레인을 형성하는 단계를 포함하여 구성되며, 게이트산화막상부에서 보론이 그레인 바운더리(grain boundary)를 통해 게이트산화막에 불균일하게 전달 되는 것을 방지하여 반도체소자의 비정상적인 동작을 억제할 수 있는 것이다.
Description
도 1은 종래기술에 따른 PMOS 트랜지스터의 Id 전류 대 Ioff 전류의 그래프.
도 2 내지 도 4는 종래기술에 따른 PMOS 소자 제조시에 발생하는 보론 침투를 설명하기 위한 공정단면도.
도 5 내지 도 7은 본 발명에 따른 반도체소자의 보론침투 방지방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 반도체기판 33 : 트렌치소자분리막
35 : 게이트산화막 37 : 비정질실리콘층
39 : 컬럼나 폴리실리콘층 41 : 게이트전극
43 : LDD 스페이서 45 : 소오스/드레인
47 : 이온주입영역 D : 보론확산경로
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 PMOS 소자에서 발생하는 보론 침투를 방지하는 방법에 관한 것이다.
CMOS 로직 소자의 제조시에 0.35μm 이하의 공정에서는 듀얼 도프트 폴리실리콘 기술을 이용한다. 이 경우, NMOS 게이트는 N+로, PMOS 게이트는 P+로 이온주입하게 되는데, P+ 게이트의 경우 BF2나 B11으로 이온주입하게 된다.
또한, 집적도가 높아짐에 따라 게이트산화막 두께가 감소하여 0.13μm 기술(tech.)의 경우에 게이트산화막 두께를 20Å내외로 적용하게 된다.
게이트산화막의 두께가 이처럼 극단적으로 얇아지게 되면, 게이트사호마 PMOS의 보론 침투문제가 매우 심각하게 대두된다.
도 1은 0.13 μm 기술의 PMOS 트랜지스터의 Id(포화; saturation) 대 Ioff 전류 그래프를 도시한 그래프인데, 이 그래프에서 B로 표기된 곳의 결과들은 정상적인 결과들이다. 하지만, A로 표기된 결과들처럼 Ioff 전류들이 크게 증가한 트랜지스터들이 발생하게 된다. 이러한 비정상적인 결과들이 바로 PMOS의 보론침투에 의해 발생한 결과들이다.
이러한 문제가 발생되는 메카니즘을 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
도 2에 도시된 바와같이, 통상적인 방법으로 게이트전극(17)와 LDD 스페이서(19)를 형성한후 PMOS지역에 B11이나 BF2로 소오스/드레인 이온주입을 실시한다. 이때, 도 3에 도시된 바와같이, B11 또는 BF2가 게이트전극(17)의 상부에 모 여 있게 된다.
그다음, 소오스/드레인 아닐링을 실시하게 되면, 도 4에 도시된 바와같이, 하부로 확산하게 된다. 이때, 보론의 확산은 주로 결정격자(grain boundary)를 통해 일어나게 되는데, 일부는 다른 지역보다 매우 빨리 확산되어, 보론이 도 4의 C와같이 기판내로 들어가는 부분이 발생하게 된다.
또한, 도 4에 도시된 바와같이, 빨리 확산해 들어간 보론에 의해 국부적으로 심각한 보론 침투지역이 발생하게 된다. 이러한 현상에 의해 일부 트랜지스터들이 도 1의 A와 같은 비정상적인 전기적 특성을 보이게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 게이트산화막상부에서 보론이 그레인 바운더리(grain boundary)를 통해 게이트산화막에 불균일하게 전달되는 것을 방지하여 반도체소자의 비정상적인 동작을 억제할 수 있는 반도체소자의 보론 침투 방지방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 보론 침투 방지 방법은, 반도체기판상에 게이트산화막과 비정질실리콘층을 증착한후 컬럼나 폴리 실리콘층을 형성하는 단계; 상기 컬럼나 폴리실리콘층 및 비정질실리콘층을 순차적 으로 패터닝하여 게이트전극을 형성하는 단계; 및 상기 게이트전극을 포함한 전체 구조의 상면에 이온주입을 진행하여 상기 반도체기판내에 소오스/드레인을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 보론 침투 방지방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 5 내지 도 7은 본 발명에 따른 반도체소자의 보론침투 방지방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 보론침투 방지방법은, 도 5에 도시된 바와같이, 먼저 통상적인 방법으로 반도체기판(31)에 소자분리산화막(33), 웰(미도시), 게이트산화막(35)을 순차적으로 형성한후 그 위에 게이트전극으로 사용할 폴리실리콘층을 증착하는데, 먼저 낮은 온도, 예를들어 500∼580℃ 온도에서 비정질실리콘층(37)를 약 50 내지 500 Å, 바람직하게는 200 Å 정도 두께로 증착한다.
그다음, 도 6에 도시된 바와같이, N2 분위기하에서 온도를 600 ∼ 650℃로 상승시킨 상태에서 상기 비정질실리콘층(37)상에 컬럼나(columnar) 폴리실리콘층(39)을 증착한다. 이때, 온도를 상승시키는 과정에서, 비정질실리콘층표면에 실리콘나이트라이드층이 형성되지 않도록 압력을 1 torr 미만으로하여 온도를 상승시킨다.
이어서, 도 7에 도시된 바와같이, 상기 컬럼나 폴리실리콘층(39)과 비정질실리콘층(37) 및 게이트산화막(35)을 순차적으로 패터닝하여 게이트전극(41)을 형성한후 그 측면에 LDD스페이서(43)을 형성하고 이어 소오스/드레인(45)을 형성한다.
그다음, 계속하여 소오스/드레인 아닐링공정을 실시하면, 도 7의 D와같이, 이온주입된 보론이 게이트전극(41) 하부로 확산해 감에 있어서 하부에 있는 큰 그레인 폴리실리콘에 의해 저지당하게 된다. 즉, 비정질 실리콘이 아닐링되면 큰 그 레인폴리실리콘으로 재결정화된다.
또한, 큰 그레인을 가진 폴리실리콘내에서는 그레인 바운더리(grain boundary)가 거의 없기 때문에 벌크(bulk)를 통한 고른 확산이 이루어지게 되어 국부적인 보론 침투 발생에 의한 소자의 비정상적인 동작을 억제할 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 보론침투 방지방법에 의하면, PMOS의 보론침투에 의한 소자특성의 불안정성을 막기 위해 게이트산화막을 형성한후 게이트용 폴리실리콘을 형성할 때 컬럼나 폴리실리콘을 직접 증착하지 않고 우선 비정질 실리콘층을 증착한후 증착온도를 높여 그 상부에 연속적으로 컬럼나 폴리실리콘을 증착하도록하여 게이트산화막상부에서 보론이 그레인 바운더리를 통해 게이트산화막에 불균일하게 전달되는 것을 방지하였다.
따라서, 고집적 로직소자의 제조에 있어서, PMOS에서 발생하는 보론 침투를 억제하므로써 제품의 안정성을 향상시켜 궁극적으로 수율향상에 기여할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (5)
- 반도체 기판상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 버퍼층인 비정질 실리콘층을 먼저 증착하는 단계;상기 비정질 실리콘층을 게이트 산화막 상에 증착한 후, 컬럼나 폴리실리콘층을 상기 비정질 실리콘층 상에 증착하는 단계;상기 컬럼나 폴리실리콘층 및 비정질 실리콘층을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 전체 구조의 상면에 이온주입을 수행하는 단계; 및상기 컬럼나 폴리실리콘층으로부터 상기 게이트 산화막으로 이온 확산을 방지하기 위해 어닐링 공정을 수행하여 상기 반도체 기판내에 소오스/드레인을 형성 및 상기 컬럼나 폴리실리콘층 하부에 배치된 상기 비정질 실리콘층의 그레인 사이즈가 증가되도록 폴리실리콘층으로 재결정화하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 보론침투 방지방법.
- 제1항에 있어서, 상기 비정질실리콘층은 50 내지 500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 보론침투 방지방법.
- 제1항에 있어서, 상기 비정질실리콘층은 500 내지 580℃ 온도에서 증착하는 것을 특징으로하는 반도체소자의 보론침투 방지방법.
- 제3항에 있어서, 비정질실리콘층 증착후 N2분위기에서 온도를 600 내지 650 ℃로 상승시켜 컬럼나 폴리실리콘층을 형성하는 것을 특징으로하는 반도체소자의 보론침투 방지방법.
- 제4항에 있어서, 온도를 높이는 과정에서 압력은 1 Torr 미만으로하여 온도를 상승시키는 것을 특징으로하는 반도체소자의 보론침투 방지방법.
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