KR100593752B1 - 불순물들이 제거된 실리콘 질화막을 구비하는 반도체소자의 제조방법 - Google Patents

불순물들이 제거된 실리콘 질화막을 구비하는 반도체소자의 제조방법 Download PDF

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김재환
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Abstract

불순물들이 제거된 실리콘 질화막을 구비하는 반도체 소자의 제조방법이 제공된다. 이 방법은 반도체 기판 상에 실리콘 질화막을 형성하는 것을 구비한다. 상기 실리콘 질화막을 갖는 반도체 기판을 암모니아(NH3) 기체 분위기에서 열처리하여 상기 실리콘 질화막 내의 불순물들을 제거한다. 일 실시예에서, 상기 실리콘 질화막은 실리콘 전구체로써 BTBAS를 사용하여 형성될 수 있다. 상기 실리콘 질화막이 상기 BTBAS를 사용하여 형성되는 경우라도 상기 실리콘 질화막 내의 불순물들은 유효하게 제거될 수 있다.
실리콘 질화막, BTBAS, 암모니아 기체

Description

불순물들이 제거된 실리콘 질화막을 구비하는 반도체 소자의 제조방법 {method of fabricating semiconductor device including silicon nitride layer free of impurities}
도 1은 본 발명의 실시예들에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 공정 흐름도이다.
도 2 내지 도 6은 본 발명의 실시예들에 의한 모스 트랜지스터의 제조방법을 나타낸 단면도들이다.
* 도면의 주요부분에 대한 설명*
11 : 반도체기판 19 : 게이트 패턴
25 : 실리콘 산화막 27 : 실리콘 질화막
29 : 열처리 25′: 산화막 스페이서
27′: 질화막 스페이서 31 : 게이트 스페이서
37 : 금속 실리사이드막들
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 불순물들이 제거된 실리콘 질화막을 구비하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 제조 공정은 도전막 또는 절연막과 같은 박막들을 증착하는 공정들을 포함한다. 실리콘 질화막은 반도체 소자의 제조 공정에 있어서 널리 사용된다. 예를 들어, 상기 실리콘 질화막은 포토 및 이방성 식각 공정에 의한 박막 패터닝에 있어서, 하드마스크로써 사용된다. 또한, 패시배이션막, 산화방지막 또는 식각 정지막의 역할로써 사용되기도 한다. 그 밖에, 상기 실리콘 질화막은 모스 트랜지스터의 게이트 스페이서로써 주로 사용되고 있다.
통상적으로 씨브이디(CVD) 공정에 의하여 형성되는 실리콘 질화막은 다이클로로실란(dichlorosilane;DCS;SiCl2H2) 기체 및 암모니아(NH3) 기체의 반응에 의하여 형성된다. 그러나, 상기 DCS를 실리콘 소스로 사용하는 CVD 공정은 700℃ 내지 800℃의 고온에서 실리콘 질화막을 형성할 필요가 있다. 이러한 고온 공정은 반도체 기판 내의 불순물 이온들의 비이상적인 확산을 유발하게 되어 반도체 소자의 고집적화를 방해하는 요인이 된다. 또한, 반응 부산물로 생성되는 염화 암모늄 (NH4Cl)은 공정 챔버의 내벽을 부식시켜 반도체 기판 상에 금속 오염을 초래할 수 있다. 이에 따라, 최근 비스터셔리 부틸아미노 실란(Bis(Tertiary ButylAmino) Silane;BTBAS;C8H22N2Si)를 전구체로 사용하여 실리콘 질화막을 형성하는 공정이 연구되고 있다. 상기 BTBAS를 사용하는 경우, 약 600℃ 이하의 온도에서 실리콘 질 화막을 형성할 수 있기 때문에 고온 공정의 문제점을 회피할 수 있고, 염화암모늄과 같은 반응 부산물에 의한 문제도 방지할 수 있다. 상기 BTBAS를 사용하여 실리콘 질화막을 형성하는 공정들이 미국 특허 번호들 제5,874,368호 및 제6,515,350호에 개시되어 있다.
그러나, 상기 BTBAS는 많은 양의 탄소 및 수소를 함유한다. 그 결과, 상기 BTBAS를 실리콘 전구체로 사용하여 형성된 실리콘 질화막은 다량의 탄소 와 수소를 불순물로써 함유할 수 있다. 특히, 상기 탄소는 실리콘 질화막의 유전 특성을 열화시킬 수 있다. 또한, 모스 트랜지스터의 게이트 스페이서로 상기 BTBAS를 사용하여 형성된 실리콘 질화막이 사용되는 경우에, 막 내에 함유된 탄소가 상기 모스 트랜지스터의 게이트 절연막 내로 침투하여 누설전류를 발생시키는 등 소자의 전기적 특성을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 실리콘 질화막 내에 함유된 불순물들을 제거할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 실리콘 질화막 내의 불순물들을 유효하게 제거함으로써 반도체 소자의 전기적 특성 열화를 최소화하는 데 있다.
본 발명의 일태양에 의하면, 불순물들이 제거된 실리콘 질화막을 구비하는 반도체 소자의 제조방법이 제공된다. 이 방법은 반도체 기판 상에 실리콘 질화막을 형성하는 것을 구비한다. 상기 실리콘 질화막을 갖는 반도체 기판을 암모니아(NH3) 기체 분위기에서 열처리하여 상기 실리콘 질화막 내의 불순물들을 제거하는 것을 포함한다.
몇몇 실시예들에 있어서, 상기 실리콘 질화막은 BTBAS를 전구체로 사용하여 형성될 수 있다.
다른 실시예들에 있어서, 상기 열처리는 600℃ 내지 700℃의 온도에서 수행될 수 있다. 상기 열처리는 급속 열처리 장치를 사용하여 10초 내지 60초 동안 수행될 수 있다. 또한, 상기 열처리 동안 상기 암모니아 기체는 20sccm 내지 100sccm의 유량으로 상기 반도체 기판의 상부로 흘려질 수 있다.
또 다른 실시예들에 있어서, 상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리 하는 것은 인-시츄 방식으로 수행될 수 있다.
또 다른 실시예에 있어서, 상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리하는 것을 적어도 1회 순차적으로 반복하여 수행할 수 있다. 이 경우에, 상기 실리콘 질화막은 50Å 내지 300Å의 두께를 갖도록 형성될 수 있다.
본 발명의 다른 태양에 의하면, 상기 반도체 소자의 제조방법은 반도체 기판 상에 게이트 패턴을 형성하는 것을 구비한다. 상기 게이트 패턴을 갖는 반도체 기판을 콘포말하게 덮는 실리콘 질화막을 형성한다. 상기 실리콘 질화막을 갖는 반도체 기판을 암모니아(NH3) 기체 분위기에서 열처리하여 상기 실리콘 질화막 내의 불순물들을 제거한다. 상기 실리콘 질화막을 전면 이방성 식각 하여 상기 게이트 패턴의 측벽들 상에 질화막 스페이서를 형성한다.
몇몇 실시예들에 있어서, 상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리 하는 것은 인-시츄 방식으로 수행될 수 있다.
다른 실시예들에 있어서, 상기 질화막 스페이서를 형성하기 전에, 상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리하는 것을 적어도 1회 순차적으로 반복하여 수행할 수 있다. 이 경우에, 상기 실리콘 질화막은 50Å 내지 300Å의 두께를 갖도록 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 실리콘 질화막을 형성하기 전에, 상기 게이트 패턴을 갖는 반도체 기판을 콘포말하게 덮는 실리콘 산화막을 형성할 수 있다. 이 경우에, 상기 실리콘 질화막은 상기 실리콘 산화막 상에 콘포말하게 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 실리콘 산화막을 형성하기 전에, 상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 저농도 불순물 영역들을 형성할 수 있다. 또한, 상기 질화막 스페이서를 형성한 후에, 상기 게이트 패턴 및 상기 질화막 스페이서를 이온주입 마스크들로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 소스/드레인 영역들을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 공정 흐름도이고, 도 2 내지 도 6은 본 발명의 실시예들에 의한 모스 트랜지스터의 제조방법을 나타낸 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 기판(11) 내에 활성영역을 한정하는 소자분리막(13)을 형성한다. 상기 소자 분리막(13)은 공지의 얕은 소자 분리(shallow trench isolation;STI) 공정에 의하여 형성될 수 있다. 상기 반도체 기판(11) 상에, 더욱 구체적으로는 상기 소자분리막(13)에 의하여 한정된 상기 활성영역 상에 게이트 패턴(19)을 형성한다.(도 1의 단계 101) 상기 게이트 패턴(19)은 다음과 같은 공정들을 통하여 형성될 수 있다. 즉, 상기 활성영역 상에 게이트 절연막 (15)을 형성한다. 상기 게이트 절연막(15)을 갖는 기판 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 비정질 실리콘막 또는 폴리 실리콘막으로 형성할 수 있다. 상기 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 전극(17) 을 형성한다. 이 경우에, 상기 게이트 절연막(15) 역시 식각되어 상기 게이트 전극(17)에 인접한 상기 반도체 기판(11)의 표면, 즉 활성영역의 표면이 노출될 수 있다. 상기 게이트 절연막(15) 및 상기 게이트 전극(17)은 게이트 패턴(19)을 구성한다.
도 1 및 도 3을 참조하면, 상기 게이트 패턴(19)을 이온 주입마스크로 사용 하여 상기 반도체 기판(11) 내에 제1 불순물 이온들(21)을 주입하여 상기 게이트 패턴(19)에 인접한 상기 반도체 기판(11) 내에 저농도 불순물 영역들(23)을 형성한다.(도 1의 단계 103) 상기 제1 불순물 이온들(21)은 상기 반도체 기판(11)과 반대 도전형을 갖을 수 있다. 예를 들어, 상기 반도체 기판(11)이 P형 반도체 기판인 경우에 상기 제1 불순물 이온들(21)은 N형 불순물 이온들일 수 있다. 다음으 로, 상기 반도체 기판(11) 상의 전면에 실리콘 산화막(25)을 콘포말하게 형성할 수 있다.(도 1의 단계 105) 상기 실리콘 산화막(25)은 약 650℃ 내지 약 750℃의 온도에서 형성되는 중온 실리콘산화막(Medium-Temperature silicon Oxide layer;MTO layer)일 수 있다. 일실시예에서, 상기 MTO막은 엘피씨브이디(LPCVD) 챔버내로 반응 가스들로써 SiH4 및 N2O를 각각 30slm 내지 60slm, 및 1slm 내지 10slm의 유량으로 주입하여 형성할 수 있다. 이 때, 상기 반도체 기판(11)의 온도 및 상기 증착 챔버의 압력은 각각 약 740℃ 및 약 107Pa로 유지될 수 있다. 상기 MTO막은 약 100Å 내지 약 200Å의 두께를 갖도록 형성될 수 있다.
상기 실리콘 산화막(25) 상에 실리콘 질화막(27)을 콘포말하게 형성한다.(도 1의 단계 107) 상기 실리콘 질화막(27)은 실리콘 전구체로써 BTBAS를 사용하고 반응가스로써 암모니아 기체를 사용하여 형성될 수 있다. 일 실시예에서, 버블러의 캐니스터(canistor)에 담긴 상기 BTBAS를 약 65℃ 내지 약 80℃의 온도로 가열시켜 기화시킨다. 이후, 예를 들어, 질소(N2)와 같은 운송 가스를 사용하여 기화된 상기 BTBAS를 증착 챔버 내로 주입한다. 상기 운송 가스가 질소인 경우에 상기 질소 가 스는 약 100sccm 내지 약 300sccm의 유량으로 상기 증착 챔버 내로 주입될 수 있다. 상기 기화된 BTBAS가 상기 증착 챔버 내로 주입되는 동안 상기 암모니아 기체는 약 100sccm 내지 약 1000sccm의 유량으로 상기 증착 챔버 내로 주입될 수 있다. 또한, 상기 BTBAS 및 상기 암모니아 기체가 주입되는 동안 상기 반도체 기판 (11)의 온도는 약 500℃ 내지 약 600℃로 유지될 수 있다.
상기 실리콘 질화막(27)이 형성된 반도체 기판을 암모니아 기체 분위기에서 열처리(29) 한다.(도 1의 단계 109) 상기 열처리(29)는 써멀 버짓(thermal budget)을 감소시키기 위하여 급속 열처리 장치를 사용하여 수행되는 것이 바람직하다. 이 경우에 상기 열처리(29)는 약 600℃ 내지 약 700℃의 온도에서, 약 10초 내지 약 60초 동안 수행될 수 있다. 또한, 상기 열처리(29) 동안 상기 암모니아 기체는 약 20sccm 내지 약100sccm의 유량으로 상기 실리콘 질화막(27)이 형성된 상기 반도체 기판 상으로 흘려질 수 있다. 상기 BTBAS를 실리콘 전구체로 사용하여 형성된 상기 실리콘 질화막(27)은 그 내부에 탄소 또는 수소와 같은 원치 않는 불순물들을 다량 함유할 수 있다. 본 발명에 의하면, 상기 실리콘 질화막(27)을 형성한 후에, 암모니아 기체 분위기에서 열처리를 수행함으로써 상기 실리콘 질화막 (27)내의 불순물들을 유효하게 제거할 수 있다. 상기 열처리(29) 동안 상기 실리콘 질화막(27)내의 탄소 또는 수소와 같은 불순물들은 반응 가스로 제공되는 상기 암모니아 기체로 부터 분해된 질소 또는 수소와 반응하여 CH4, C2H2 또는 NH3와 같은 휘발성 기체를 형성하게 되어 상기 실리콘 질화막(27)으로 부터 유효하게 제거될 수 있다.
본 발명의 실시예들에 의하면, 상기 열처리(29)는 상기 실리콘 질화막(27)을 형성하기 위한 증착 챔버와 별개의 급속 열처리 챔버 내에서 수행될 수 있지만, 쓰루 풋(throughput) 관점에서 급속 열처리 장치를 구비하는 알피씨브이디(RPCVD; Rapid Thermal CVD) 챔버 내에서 상기 실리콘 질화막(27)을 형성한 후 인-시츄 방식으로 수행되는 것이 바람직하다.
한편, 상기 실리콘 질화막(27)을 형성하는 공정(도 1의 단계 107) 및 상기 실리콘 질화막(27)이 형성된 반도체 기판을 암모니아 기체 분위기에서 열처리(29) 하는 공정(도 1의 단계 109)은 적어도 2회 순차적으로 반복하여 수행될 수 있다. 즉, 상기 실리콘 질화막(27)이 임계치 이상의 두께를 갖는 경우에 상기 열처리(29) 동안 상기 실리콘 질화막(27) 내의 불순물들이 효과적으로 제거되지 않을 수 있다. 따라서, 상기 실리콘 질화막(27)을 임계치 이하의 소정 두께로 형성하는 공정(도 1의 단계 107) 및 상기 열처리(29)를 수행하는 공정(도 1의 단계 109)을 반복하여 원하는 두께의 실리콘 질화막을 최종적으로 형성함으로써 불순물들을 보다 유효하게 제거할 수 있다. 이 경우에, 각각의 실리콘 질화막 형성 공정에서 형성되는 상기 실리콘 질화막(27)은 약 50Å 내지 약 300Å의 두께로 형성될 수 있다.
도 1 및 도 5를 참조하면, 상기 열처리(29)를 수행하여 상기 실리콘 질화막 (27) 내의 불순물들을 제거한 후에, 상기 실리콘 질화막(27) 및 상기 실리콘 산화막(25)를 전면 이방성 식각하여 상기 게이트 패턴(19)의 측벽을 덮는 게이트 스페이서(31)를 형성한다.(도 1의 단계 111) 결과적으로, 상기 게이트 스페이서(31)는 상기 게이트 패턴(19)의 측벽을 차례로 덮는 산화막 스페이서(25′) 및 질화막 스페이서(27′)를 구비하도록 형성된다. 한편, 상기 전면 이방성 식각 후에 상기 게이트 패턴 (19)의 상부면 및 상기 반도체 기판(11)의 상부면 상에 상기 실리콘 산화막(25)이 소정두께 잔존할 수 있다. 이 경우, 상기 잔존 실리콘 산화막(25)은 예를 들어, 불산(HF)을 함유하는 용액을 식각액으로 사용하는 습식식각에 의하여 제거될 수 있다. 상기 게이트 스페이서(31)를 형성한 후에, 상기 게이트 패턴(31) 및 상기 게이트 스페이서(31)를 이온 주입 마스크들로 사용하여 상기 반도체 기판(11) 내에 제2 불순물 이온들(33)을 주입하여 소스/드레인 영역들(35)을 형성한다.(도 1의 단계 113) 상기 소스/드레인 영역들(35)은 상기 저농도 불순물 영역들(23)과 동일한 도전형의 불순물 이온들을 주입함으로써 형성된다. 또한, 상기 소스/드레인 영역들(35)은 상기 저농도 불순물 영역들(23)보다 높은 불순물 농도를 갖도록 형성된다. 그 결과, 상기 게이트 패턴(19)의 양 옆에 엘디디형의 소스/드레인 영역들이 형성될 수 있다. 상기 소스/드레인 영역들(35)을 형성하기 위한 이온주입 공정 후에 통상의 열처리가 진행되어 상기 소스/드레인 영역들(35) 내의 불순물 이온들을 활성화시킨다.
도 1 및 도 7을 참조하면, 상기 소스/드레인 영역들(35)을 형성한 후에 통상의 샐리사이드 공정(salicide process)을 수행하여 상기 게이트 전극(17)의 상부면 및 상기 소스/드레인 영역들(35)의 상부면 상에 금속 실리사이드막들(37)을 형성할 수 있다.(도 1의 단계 115) 상기 금속 실리사이드막들(37)은 코발트 실리사이드 막, 탄탈륨 실리사이드막, 텅스텐 실리사이드막 또는 니켈 실리사이드막들로 형성 될 수 있다.
상술한 바와 같이 본 발명에 의하면 BTBAS와 같이 탄소 및 수소를 많이 함유하는 실리콘 전구체를 사용하여 실리콘 질화막을 형성하더라도, 실리콘 질화막 내에 함유된 불순물들을 효과적으로 제거할 수 있다. 그 결과, 상기 실리콘 질화막 내에 함유된 불순물들에 의하여 반도체 소자의 전기적 특성이 열화되는 것을 최소화할 수 있다.

Claims (20)

  1. 반도체 기판 상에 실리콘 질화막을 형성하고,
    상기 실리콘 질화막을 갖는 반도체 기판을 암모니아(NH3) 기체 분위기에서 열처리하여 상기 실리콘 질화막 내의 불순물들을 제거하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 실리콘 질화막을 형성하는 것은 BTBAS를 전구체로 사용하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 열처리는 600℃ 내지 700℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 열처리는 급속 열처리 장치를 사용하여 10초 내지 60초 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 열처리 동안 상기 암모니아 기체는 20sccm 내지 100sccm의 유량으로 상기 반도체 기판의 상부로 흘려지는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리 하는 것은 인-시츄 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리하는 것을 적어도 1회 순차적으로 반복하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 실리콘 질화막은 50Å 내지 300Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 반도체 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴을 갖는 반도체 기판을 콘포말하게 덮는 실리콘 질화막을 형성하고,
    상기 실리콘 질화막을 갖는 반도체 기판을 암모니아(NH3) 기체 분위기에서 열처리하여 상기 실리콘 질화막 내의 불순물들을 제거하고,
    상기 실리콘 질화막을 전면 이방성 식각 하여 상기 게이트 패턴의 측벽들 상에 질화막 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 실리콘 질화막을 형성하는 것은 BTBAS를 전구체로 사용하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 열처리는 600℃ 내지 700℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 열처리는 급속 열처리 장치를 사용하여 10초 내지 60초 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 열처리 동안 상기 암모니아 기체는 20sccm 내지 100sccm의 유량으로 상 기 반도체 기판의 상부로 흘려지는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리 하는 것은 인-시츄 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 질화막 스페이서를 형성하기 전에, 상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리하는 것을 적어도 1회 순차적으로 반복하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 실리콘 질화막은 50Å 내지 300Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 실리콘 질화막을 형성하기 전에, 상기 게이트 패턴을 갖는 반도체 기판을 콘포말하게 덮는 실리콘 산화막을 형성하는 것을 더 포함하되, 상기 실리콘 질화막은 상기 실리콘 산화막 상에 콘포말하게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 실리콘 산화막을 형성하기 전에, 상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 저농도 불순물 영역들을 형성하고,
    상기 질화막 스페이서를 형성한 후에, 상기 게이트 패턴 및 상기 질화막 스페이서를 이온주입 마스크들로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 소스/드레인 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 반도체 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 저농도 불순물 영역들을 형성하고,
    상기 게이트 패턴을 갖는 반도체 기판을 콘포말하게 덮는 실리콘 산화막을 형성하고,
    상기 실리콘 산화막 상에 실리콘 질화막을 콘포말하게 형성하되, 상기 실리콘 질화막은 BTBAS를 전구체로 사용하여 형성되고,
    상기 실리콘 질화막을 갖는 상기 반도체 기판을 암모니아 기체 분위기에서 열처리 하여 상기 실리콘 질화막 내의 불순물들을 제거하고,
    상기 실리콘 질화막 및 상기 실리콘 산화막을 전면 이방성 식각하여 상기 게 이트 패턴의 측벽을 차례로 덮는 산화막 스페이서 및 질화막 스페이서를 형성하고,
    상기 게이트 패턴 및 스페이서들을 이온 주입 마스크들로 사용하여 상기 반도체 기판 내에 불순물 이온들을 주입하여 소스/드레인 영역들을 형성하고,
    상기 게이트 패턴의 상부면 및 상기 소스/드레인 영역들의 상부면 상에 선택적으로 금속 실리사이드막들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 질화막 스페이서를 형성하기 전에, 상기 실리콘 질화막을 형성하는 것과, 상기 반도체 기판을 열처리하는 것을 적어도 1회 순차적으로 반복하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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