TWI496221B - 半導體結構與鍺結構 - Google Patents

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TWI496221B TW102132073A TW102132073A TWI496221B TW I496221 B TWI496221 B TW I496221B TW 102132073 A TW102132073 A TW 102132073A TW 102132073 A TW102132073 A TW 102132073A TW I496221 B TWI496221 B TW I496221B
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Ashima B Chakravarti
Anthony I Chou
Toshiharu Furukawa
Steven J Holmes
Wesley C Natzle
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Description

半導體結構與鍺結構
本發明係關於半導體製程選擇性形成半導體(鍺)結構的方法，其利用化學氧化物移除(COR)製程處理氮化物與氧化物表面，然後加熱且將氮化物、半導體與氧化物表面暴露於加熱的含半導體(鍺)氣體，以選擇性僅形成半導體(鍺)於氮化物及半導體表面上，而不形成於氧化物表面上。
標準半導體製程使用沉積的、成長的與圖案化的氧化物、氮化物與半導體層的組合，以及摻雜與熱處理，以形成電晶體，而後相互連接以形成積體電路。利用氧化物、氮化物與半導體層組合之選擇性沉積的或成長的結構，普遍使用於半導體製造中。此乃因選擇的特性可形成自行對準結構與裝置，而不受微影對準的限制。廣泛使用於半導體製程的自行對準結構的範例為間隙壁、自行對準金屬矽化物、源極/汲極植入與增高式源極/汲極。選擇性沉積的半導體範例為增高式源極/汲極。
為改善多晶矽閘極場效電晶體(FET)裝置的性能，當電晶體在反轉模式(Tinv )時降低有效電厚度(electrical thickness)，成為場效電晶體驅動電流改善與縮短通道長度的關鍵之一。Tinv 包含兩個要素，閘極介電層厚度與多晶矽空乏厚度。到目前為止，降低Tinv 藉由極力降低閘極介電層厚度而達成。然而，因為直接穿過薄閘極介電層的閘電極漏電流呈指數 增加，所以降低閘電極介電層厚度低於2nm變得非常困難。因而期望藉由降低多晶矽空乏厚度，以避免因閘極氧化層厚度縮小而形成的閘極漏電流，進而達成Tinv 的降低。縮短多晶矽空乏厚度可藉由增加多晶矽閘極的摻雜濃度達成。然而，在習知場效電晶體製造程序中，因為源極/汲極與閘極在相同時間進行摻雜，所以僅增加植入摻雜質的劑量是有問題的。當源極汲極區的摻雜太高，源極與汲極於閘電極下方朝彼此進行擴散，在短通道的場效電體形成高漏電流裝置。因此，需要一種新結構與製造方法以改善場效電晶體的性能。
本發明提供一種選擇性形成鍺結構之方法，其開始於鄰接一氧化物表面的一氮化物表面。本發明方法使用實質免水(substantially free of water)的化學氧化物移除(COR)製程來處理氮化物表面。隨後，此方法將已加熱的氧化物與氮化物表面暴露於加熱的含鍺氣體，鍺僅形成在氮化物表面上，而不形成在氧化物表面上。
處理氮化物表面的化學氧化物移除製程包含將晶圓表面暴露於氣態氟化氫(HF)與氨氣(NH3 )的混合物中。舉例而言，HF與NH3 的流體以1：10至10：1的流量比率供應。此氣體供應於1至15mTorr的壓力，並且約5秒至約300秒。化學氧化物移除製程由氮化物表面移除任何原始氧化物(native oxide)或氮氧化物，而且使得氮化物表面供隨後沉積的鍺成核(nucleate)。特色之一為化學氧化物移除製程實質上為免水的氣相製程。液態或氣相的水可輕易使得氮化物表面再度氧化，因此將此製程的水減至最低是有益的。
在化學氧化物移除製程完成後，鍺沉積製程藉由導入純鍺烷(GeH4 )氣體或含鍺烷(GeH4 )氣體的混合物進行，且晶圓加熱至約500℃與900℃的高溫，而壓力介於10Torr至300 Torr。鍺沉積僅在經COR處理過之暴露的氮化物表面成核，而不在氧化物表面成核。鍺烷(GeH4 )氣體可由二氯鍺烷(GeH2 Cl2 )或其他含鍺氣體所取代。
如此形成的鍺結構選擇性沉積在氮化物上，而不在氧化物上。此製程之一應用在於形成一鍺間隙壁，其由氮化物側壁間隙壁延伸。鄰接氮化物側壁間隙壁的氧化物表面，可防止鍺的成核與沉積。舉例而言，相對於氮化物側壁間隙壁，氧化物表面可以直角度設置。鍺結構(多晶鍺或非晶鍺)連接氮化物側壁間隙壁，且具有一圓角(rounded)形狀，此乃由鍺沉積的厚度與氮化物間隙壁的尺寸而決定。鍺結構不與氧化物表面連接。鍺結構與氮化物側壁間隙壁間的界面並無原始氧化物。鍺結構的側邊延伸過氧化物表面。
本發明方法可用於製造許多不同的結構。舉例而言，本發明可用於在場效電晶體形成期間形成臨時的間隙壁。於此方法，本發明植入源極/汲極延伸佈植至具有圖案化閘極導體結構之基板內。其次，本發明形成氮化物間隙壁，其鄰接閘極導體結構。原始氧化物由氮化物表面移除，而後將氮化物表面暴露於加熱的含鍺氣體，例如鍺烷(GeH4 )，鍺結構選擇性僅形成在氮化物間隙壁上。此後，使用鍺結構作為大的遮罩側壁，本發明植入源極與汲極佈植於閘極與基板內。因為寬的鍺間隙壁結構使得源極與汲極佈植偏離臨界閘極與通道區域，而可增加植入劑量以降低閘極的多晶矽空乏。隨後，可移除鍺結構且完成場效電晶體的其餘元件。
本發明的目的、特色與優點將於下列詳細說明與附屬圖式而變得明顯。應該瞭解下列描述係針對本發明的實施例與許多特定詳細內容，僅用於說明而非限制本發明。許多變化與改良皆在本發明的範疇內而不偏離本發明的精神，而且本發明包含所有此類改良。
10‧‧‧氧化物表面
12‧‧‧氮化物表面
14‧‧‧原始氧化物
16‧‧‧COR製程
20‧‧‧含鍺氣體
30‧‧‧鍺結構
40‧‧‧基板
42‧‧‧閘極絕緣層
44‧‧‧閘極導體
46‧‧‧絕緣層
48‧‧‧雜質佈植
50‧‧‧第一水平的雜質
52‧‧‧原始氧化物
54‧‧‧側壁間隙壁
56‧‧‧第二雜質佈植
58‧‧‧第二雜質層
80‧‧‧圓角結構
90‧‧‧源極與汲極佈植
92‧‧‧雜質佈植
100‧‧‧雜質佈植
102‧‧‧其他雜質
110‧‧‧接觸
112‧‧‧金屬矽化物
114‧‧‧絕緣層
本發明參照詳細說明及以下圖式將更加瞭解，其中：圖1係部分完成的鍺結構之截面示意圖；圖2係部分完成的鍺結構之截面示意圖；圖3係部分完成的鍺結構之截面示意圖；圖4係部分完成的場效電晶體結構之截面示意圖；圖5A-5C係部分完成的場效電晶體結構之截面示意圖；圖6係部分完成的場效電晶體結構之截面示意圖；圖7係部分完成的場效電晶體結構之截面示意圖；圖8係部分完成的場效電晶體結構之截面示意圖；圖9係部分完成的場效電晶體結構之截面示意圖；圖10係部分完成的場效電晶體結構之截面示意圖；以及圖11係部分完成的場效電晶體結構之截面示意圖。
本發明及各種特徵與優點將參閱附圖與非用以限制的實施例而詳加說明。應該注意圖式內的特徵未必按照比例繪製。省略已知元件與製程技術乃為了避免模糊本發明特徵。實施例僅用於說明本發明可如何實施，且進一步使熟習此技藝人仕可實施本發明。因此，實施例不應該解釋用以限制本發明範疇。半導體製程技術為此領域所熟知且記載於許多文獻中。舉例而言，文獻包含Silicon Processing For the VLSI Era,Lattice Press 1990；美國專利5,573,965(Chen等人)、5,679,589(lee等人)、5,721,443(Zhiqiang)、5,719,424(Ahmad等人)以及5,723,352(Shih等人)，全部於此作為參考。這些及其他專利中所提及的技術與材料，顯示此領域熟習技藝者的水平。為簡明 起見，省略此類技術與材料的詳細討論，而使讀者專注於本發明的顯著要點。
本發明描述選擇性形成具有概括為圓角形狀的結構之方法。此結構具有許多用途，然而此處僅描述一些範例。在下列實施例中，此圓角結構包含形成在氮化物上的鍺。此形成製程選擇性形成半導體(於此例為鍺)於氮化物上，而不在鄰接的氧化物上。然而，本發明並不侷限於氧化物、氮化物及鍺，其可適用任何相似材料，包含矽、不同組成的矽鍺(SiGe)、其他半導體以及氮氧矽化物(SiOx Ny )。
於一實施例，如圖1-3所示，提供一種選擇性形成鍺結構的方法，開始於一氮化物表面12，其鄰接一或多個氧化物表面10。氮化物表面暴露於空氣將形成薄的原始氧化物14，假如不將其移除，將抑制鍺的成核與沉積。本發明方法以幾乎免水的化學氧化物移除(COR)製程(如圖1箭頭16所示)，由氮化物表面12移除原始氧化物。圖2顯示原始氧化物14已移除的結構。氧化物表面10的一部分也經由COR製程而移除，所以氧化物必需具有足夠厚度以防止被COR製程完全移除。假如氧化物10太薄，COR製程將氧化物完全移除，而會暴露下方基板，則鍺沉積除了在暴露的氮化物外將遍及暴露的基板。
移除原始氧化物14的製程包含將整個表面(包含原始氧化物14)暴露於氣相蝕刻劑，例如氟化氫(HF)與氨氣(NH3 )的混合物，確保最少量的水或濕氣存在。此製程稱為化學氧化物移除(COR)製程，且揭示於美國專利6,074,951與5,282,925中。於此應用中，化學氧化物移除製程獨特的有利特性是受限的擴散。因此，可以良好控制方式移除精確量的氧化物，這對於保留一些氧化物10是重要的。因為水分易於改變氮化物表面的原始氧化物，而於此製程中不含水分是有益的。
雖然實施化學氧化物移除(COR)製程時，可將水加入HF與NH3 的混合物，但是於此應用加入水並無益處，因為 不欲改變原始氧化物。當HF與NH3 混合物與任何二氧化矽反應時，少量的水為反應生成物，且當HF與NH3 氣體流進反應室時，可輕易將此少量的水抽出，因此並不阻礙氮化物表面的準備。COR製程係使用反應性的(reactive)HF而不受過量水的影響來準備氮化物表面。HF的流量通常為28至50sccm，而且NH3 的流量通常為14至28sccm。如美國專利6,047,951所揭示。HF與NH3 的比例範圍約1：10至10：1，而且可為例如2：1。HF與NH3 的分壓總合範圍約1至15mTorr，而且可為例如6mTorr。COR製程時間約5秒至300秒，然而更長或者更短的時間都是可能的(例如約45至180秒間)。舉例而言，COR製程可在例如23℃實施，但亦可於較高或較低溫度實施。
然後，如圖2所示，本方法將加熱的氧化物表面10與經由COR製程處理的氮化物表面12暴露於含鍺氣體，例如GeH4 或GeH4 與其他氣體的混合物，如圖2中的箭頭20所示。鍺沉積製程可在溫度範圍約500至900℃實施，而範例為590℃。溫度將影響沉積鍺的微結構，其變化可為非晶結構、多晶結構至結晶結構。鍺沉積製程的壓力範圍約10Torr至300Torr，而壓力之範例為160Torr。沉積時間由沉積鍺的量決定，而可為10秒或者更長。將氮化物表面12暴露於加熱的鍺氣體20之製程時，鍺僅形成在氮化物表面12(係經COR製程預處理)上，而不形成在氧化物表面10。鍺烷(GeH4 )可選擇性與其他氣體混合，包含惰性氣體，例如氮，氬或互補反應氣體，例如氯化氫(HCl)，其作為蝕刻劑，且可增加製程對於氧化物的選擇性。SiH4 可與GeH4 以不同比例相混合，以沉積不同組成的矽鍺(SiGe)，或於極端的例子中，僅使用SiH4 以沉積多晶矽或非晶矽，而取代先前描述的鍺。
如圖3所示，此將形成一圓角形球根狀(rounded-shape bulbous)的鍺結構30(或圓角的矩形結構)，且乃選擇性形成於氮化物表面12上。鍺結構30包含多晶及/或非晶 鍺。鍺結構30僅與氮化物表面12連接，而且不與鄰接的氧化物表面10連接。介於鍺結構30與氮化物表面12間的界面並無原始氧化物14。因為鍺結構30的球狀特性，鍺結構30的側邊可延伸至氧化物表面10，其係依沉積鍺的厚度而定。假如有暴露的半導體表面，例如矽、鍺或矽鍺，則鍺沉積亦將成核於暴露的半導體表面上。當此特徵雖未明確顯示於實施例，但應該瞭解此額外特徵可用於構成其他結構與裝置。
雖然本發明討論關於氧化物、氮化物與鍺結構之描述，熟習此技藝者應明瞭本發明不侷限於這些特定實施例。本發明可適用於任何選擇性將一類材料形成在不同類材料上之結構或製程。於積體電路的技術領域(尤其是半導體為主的積體電路裝置)，材料通常區分為絕緣體、導體或半導體。於上述實施例中，本發明開始於具有一類材料的結構，然後選擇性在初始結構上形成不同類材料。舉例而言，於圖1-3中，氧化物10與氮化物12皆為絕緣體(第一類材料)，而鍺結構30為半導體(第二類材料)。藉由移除原始氧化物14，本發明可選擇性在絕緣體之一12上但不在另一絕緣體10上，形成第二類材料30。類似地，熟習此技藝者應明瞭使用相同的方法，絕緣體可選擇性地形成在半導體及導體上，而導體可選擇性地形成於絕緣體與半導體上。再者，本發明提供先前未知的結構，其中一層具有不同類型的第一類材料，包含一選擇性形成的第二類材料。因此，本發明不侷限於實施例提及的氧化物、氮化物與鍺結構，而是本發明可廣泛應用於以下情形，其中第二類材料選擇性形成在具有不同類型的第一類材料之層上，而材料種類可包含導體、絕緣體與半導體。
此類結構30的應用實質上不受限制。舉例而言，結構30可作為支撐元件、絕緣體、犧牲元件，後續摻雜成為導體，或者作為電性裝置的一部份。選擇性沉積鍺在氮化物上其中一個好處是，所致結構為自行對準的。如圖3所示，因製 程特性，鍺係對準於氮化物表面12，如此消除習知微影結構界定的對準失誤。顯示於圖4-11的範例如下討論，在雜質植入製程中，利用結構30作為犧牲間隙壁80(圖8與9)，以說明可利用本發明的一種方式。
參閱圖4-11之範例，本發明可用於在形成場效電晶體時，製造臨時的間隙壁。此製程可用於任何類型的積體電路結構，包含二極體、雙極電晶體、直立式電晶體、平面式電晶體等。此製程開始於圖4顯示的習知場效電晶體閘極結構。
尤其是如圖4所示，使用習知製程，本發明形成一閘極絕緣層42(例如氧化層)於基板40(例如任何晶圓等)上，且其較佳包含適當的井佈植。其次，使用任何習知沉積製程與圖案化製程，例如化學氣相沉積與微影，圖案化一閘極導體44於閘極絕緣層42上。閘極導體44可包含已知及未來研發的任何形式的導體。一或多個絕緣層及/或帽蓋層46形成/成長在閘極導體44的側邊與頂部，而且側邊與頂部厚度可為不同的厚度與組成。層46可包含單一或多重結構，係依將製造的特定裝置而定，如熟習此技藝者所熟知。舉例而言，閘極導體44頂表面的層46可為標準閘極導體圖案化時所用相同的氧化物硬遮罩。閘極導體44側邊的層46可為標準多晶矽導體再氧化所形成之氧化物，一般完成於多晶矽導體微影與蝕刻後。使用這些製程的特定組合在閘極導體44的側邊與頂部形成氧化物46，具有使用既存於標準製程之氧化物結構的優點，然而亦可用其他方式形成層46。因為COR製程將移除層46頂表面之一部分，所以閘極導體44頂部的層46應具有足夠厚度，以承受後續描述的COR製程。導體側邊的層46係選擇性的，依特定應用而異。類似地，層42(基板上的氧化物)應具有足夠厚度，以承受後續的COR製程。
箭頭48表示雜質佈植，其形成第一級(level)的雜質50，例如源極/汲極延伸區50。因為此佈植實施在閘極44的 邊緣，所以通常很淺以保持良好的短通道電晶體特性，而且相對於基板內的井佈植，此為相反類型的滲雜質。基板40內井佈植之雜質與延伸佈植50的雜質，將依所欲製造的電晶體或結構類型而異。再者，本發明同樣可用於同時形成互補式電晶體之已知製程技術，其中一類型的電晶體受到遮罩保護，而另一類型的電晶體則接受雜質佈植。為使讀者專注於本發明的顯著要點，於圖式中僅顯示單一電晶體，然而如熟習此技藝者所明瞭，多個及不同類型的電晶體(例如互補式電晶體)可同時以本發明形成。
其次，如圖5A所示，本發明形成側壁間隙壁54於絕緣層46上。形成側壁間隙壁的製程為熟習此技藝者所熟知，且通常包含沉積共形層，接著為方向性蝕刻，使得水平表面移除材料的速率高於垂直表面移除材料的速率，因此使得材料留存在垂直表面，而形成側壁間隙壁。於此實施例，側壁間隙壁54包含氮化物，然而如上所述，不同類型的材料可取代氮化物。當間隙壁54暴露於環境中，原始氧化物52自然形成其上。相對於閘極導體44的頂部表面，形成間隙壁54的蝕刻方式，應避免下拉(pull-down)過多間隙壁54的頂部。如圖5A所示，間隙壁54的頂部較佳在閘極導體44頂角上方，以保護閘極導體44避免暴露於COR製程。假如側壁間隙壁54下拉低於閘極導體44的頂部邊緣，則閘極導體44側壁的層46的厚度應足夠厚，以承受COR處理。應該注意，藉由習知沉積層及方向性蝕刻形成的側壁間隙壁54或任何間隙壁，其最大寬度是由閘極導體44的高度所決定，而因此間隙壁54對於許多應用無法具有足夠寬度。本發明藉由形成較習知間隙壁更寬的間隙壁以克服此問題，將如下詳細描述。
圖5B-5C顯示本發明之一實施例，其中進行第二雜質佈植56，以形成第二雜質層58於基板40內。相較於佈植50，第二雜質層58可更深且具有較高劑量的源極汲極佈植， 因為間隙壁54使第二雜質層58偏移臨界通道區域，而維持良好的短通道電晶體特性。如上所述，較深與較高劑量形成較低阻抗，改善電晶體驅動電流。然而，因為間隙壁54可能不夠寬到避免源極與汲極彼此太接近，因為第二雜質層58在後續熱處理時可能橫向擴散，所以佈植不應太深或劑量太高。因此，需要較寬的間隙壁，如下所述。選替地，第二雜質層佈植可依下文中關於圖10的描述形成。
使用顯示於圖5A的結構，進行顯示於圖6的製造程序，其中利用氣體的化學氧化物移除製程(如上所詳述)自側壁間隙壁54移除原始氧化物52。如圖7所示，所致結構並無原始氧化物52。接著，如上所詳述及圖8所示，本發明形成一圓角結構80，其可包含如鍺、SiGe或矽。於此實施例，因為鍺沉積的選擇特性，鍺結構80僅形成在側壁54上，而不形成在氧化物42或46上，其中氧化物42或46是鄰接氮化物側壁間隙壁的氧化物表面。於此範例中，氧化物表面相對於氮化物側壁間隙壁42以一角度(例如直角)設置。藉由增加或減少沉積的厚度，鍺間隙壁80的寬度可變得更寬或更窄。因為不再受限於閘極導體44的高度，所以間隙壁80相較於習知間隙壁54可變得更寬。
之後，使用鍺結構80作為大的遮罩側壁，本發明進行另一次雜質佈植92至閘極導體44，以便在基板40內形成額外的源極與汲極佈植90。間隙壁80可做的非常寬，使得基板40內的佈植與閘極導體44大大地偏移，而避免高劑量雜質佈植92的短通道電晶體特性劣化。因此，閘極導體44的摻雜程度可增加至適當程度，以降低多晶空乏厚度，因而達成較低的Tinv 。應注意，降低閘極氧化層厚度乃伴隨著增加閘極氧化層漏電流的缺點，於此無須降低閘極氧化層厚度可達到較低的Tinv 。
然後，如圖10所示，可使用任何選擇性材料移除 製程，例如在過氧化氫與水的混合物中洗滌，選擇性移除鍺結構80。此類材料移除製程不影響剩餘結構，但將會移除鍺結構80。即使以鍺組成描述結構80，但是其他組成物，例如SiGe、Si或其他材料都可能。因為鍺容易藉由過氧化氫與水的混合物加以移除而不影響剩餘結構，所以鍺是特別便利的。之後，假如不實施圖5B-5C的製程，可藉由其他雜質102進行植入步驟，形成額外的雜質佈植100。此後，如圖11所示，進行已知製程步驟包含源極/汲極與閘極導體層的摻雜質的活化退火處理、形成金屬矽化物112、沉積與平坦化絕緣層114、形成接觸110與導線，以完成結構。
因此，本發明植入源極/汲極延伸佈植至環繞圖案化閘極導體結構的基板內。本發明形成鄰接閘極導體結構的氮化物間隙壁。原始氧化物係由氮化物表面移除，且隨後包含氮化物間隙壁的加熱晶圓係暴露於加熱鍺蒸氣，以選擇性將鍺結構僅形成在氮化物間隙壁上。而後，使用鍺結構作為大的遮罩側壁，本發明植入源極/汲極佈植至基板內。鍺結構可選擇性移除，且可完成場效電晶體的其餘元件。
如上所述，本發明提出一種多用途的新圓角結構。舉例而言，本發明在場效電晶體製造期間，允許在源極/汲極雜質佈植時使用非常大的犧牲間隙壁。如此可解決同時增加閘極與源極/汲極植入劑量的習知製造問題。增加閘極導體層植入劑量是有顯著益處的，因較高的摻雜程度可降低多晶空乏厚度，且降低Tinv 厚度而無須降低閘極氧化層厚度或者增加閘極氧化層漏電流。然而，在習知半導體製程，因為閘極導體層與源極/汲極接受相同植入劑量，所以上方植入劑量通常由源極/汲極可承受的劑量限制，而無法達到Tinv 的最小值。因為在短通道裝置中，橫向植入蔓生(straggle)與源極/汲極摻雜朝彼此的橫向擴散引起嚴重的短通道劣化，將導致高漏電流場效電晶體(FET)裝置，所以源極/汲極植入不能太高。本發明使用犧牲鍺 間隙壁，而有效分開閘極植入區與靠近臨界通道區域的源極/汲極植入區，以克服此限制。因為本發明創新的犧牲鍺間隙壁可實質較習知藉由共形沉積與方向性蝕刻的間隙壁為寬，而可增加閘極植入劑量且對場效電晶體(FET)源極/汲極特性沒有負面影響。此間隙壁的寬特性，使基板的植入明顯偏離閘極，因此場效電晶體不會遭受任何短通道劣化，而增加閘極摻雜程度以降低Tinv 。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
10‧‧‧氧化物表面
12‧‧‧氮化物表面
30‧‧‧鍺結構

Claims (5)

  1. 一種鍺結構，包含：一氮化物側壁間隙壁，具有一第一側邊；一氧化物表面，鄰接且接觸位於該氮化物側壁間隙壁之一下方垂直邊緣的該第一側邊，其中該氧化物表面係相對於該氮化物側壁間隙壁以一角度設置；以及一球根狀鍺結構，包含一半導體材料，其中該半導體材料係直接置於該氮化物側壁間隙壁之該第一側邊上，其中該鍺結構並不形成在該氧化物表面上；其中該氧化物表面相對於該氮化物側壁間隙壁而設置的該角度為一直角；以及其中該球根狀鍺結構係在該直角之一方向上延伸。
  2. 如請求項1所述之結構，其中該鍺結構包含矽鍺。
  3. 如請求項1所述之結構，其中該鍺結構包含鍺。
  4. 如請求項1所述之結構，其中介於該鍺結構與該氮化物側壁間隙壁間之一界面並無原始氧化物。
  5. 如請求項1所述之結構，其中該鍺結構的側邊係延伸過該氧化物表面。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687804B2 (en) * 2008-01-08 2010-03-30 International Business Machines Corporation Method for fabricating a semiconductor structures and structures thereof
US8580646B2 (en) * 2010-11-18 2013-11-12 International Business Machines Corporation Method of fabricating field effect transistors with low k sidewall spacers
KR20160053001A (ko) * 2014-10-30 2016-05-13 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
US10037923B1 (en) 2017-04-19 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Forming transistor by selectively growing gate spacer
CN109309006B (zh) * 2017-07-27 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
JP7221187B2 (ja) * 2019-09-30 2023-02-13 東京エレクトロン株式会社 成膜方法、及び成膜装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599803B2 (en) * 2001-12-03 2003-07-29 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US6680235B1 (en) * 2002-02-04 2004-01-20 Newport Fab, Llc Method for fabricating a selective eptaxial HBT emitter
US20050118826A1 (en) * 2003-12-02 2005-06-02 International Business Machines Corporation Ultra-thin Si MOSFET device structure and method of manufacture

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5624925A (en) * 1979-08-08 1981-03-10 Hitachi Ltd Selective growth of silicon
JPS5854684A (ja) 1981-09-08 1983-03-31 テキサス・インスツルメンツ・インコ−ポレイテツド 太陽エネルギ−変換装置
JPS63239934A (ja) * 1987-03-27 1988-10-05 Canon Inc 半導体基材の製造方法
JPH01157517A (ja) * 1987-08-24 1989-06-20 Canon Inc 結晶の形成方法
US5066616A (en) * 1989-06-14 1991-11-19 Hewlett-Packard Company Method for improving photoresist on wafers by applying fluid layer of liquid solvent
US5153145A (en) 1989-10-17 1992-10-06 At&T Bell Laboratories Fet with gate spacer
US5202284A (en) * 1989-12-01 1993-04-13 Hewlett-Packard Company Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2
TW203148B (zh) 1991-03-27 1993-04-01 American Telephone & Telegraph
US5282925A (en) 1992-11-09 1994-02-01 International Business Machines Corporation Device and method for accurate etching and removal of thin film
US5721443A (en) 1995-07-13 1998-02-24 Micron Technology, Inc. NMOS field effect transistors and methods of forming NMOS field effect transistors
US5723352A (en) 1995-08-03 1998-03-03 Taiwan Semiconductor Manufacturing Company Process to optimize performance and reliability of MOSFET devices
US5719424A (en) 1995-10-05 1998-02-17 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
US6027957A (en) * 1996-06-27 2000-02-22 University Of Maryland Controlled solder interdiffusion for high power semiconductor laser diode die bonding
US6074951A (en) 1997-05-29 2000-06-13 International Business Machines Corporation Vapor phase etching of oxide masked by resist or masking material
US6242785B1 (en) * 1999-01-26 2001-06-05 Advanced Micro Devices, Inc. Nitride based sidewall spaces for submicron MOSFETs
US6462414B1 (en) * 1999-03-05 2002-10-08 Altera Corporation Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad
US6617226B1 (en) * 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6570251B1 (en) * 1999-09-02 2003-05-27 Micron Technology, Inc. Under bump metalization pad and solder bump connections
KR100431295B1 (ko) * 2001-10-12 2004-05-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100510518B1 (ko) * 2003-01-30 2005-08-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 패키지 방법
TWI225899B (en) 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
CN100533683C (zh) * 2003-04-22 2009-08-26 东京毅力科创株式会社 硅氧化膜的去除方法
KR100539278B1 (ko) * 2003-09-22 2005-12-27 삼성전자주식회사 코발트 실리사이드막 형성 방법 및 반도체 장치의 제조방법.
JP4143584B2 (ja) * 2004-09-01 2008-09-03 株式会社東芝 半導体装置の製造方法
US7338894B2 (en) * 2005-01-26 2008-03-04 Freescale Semiconductor, Inc. Semiconductor device having nitridated oxide layer and method therefor
US20070039924A1 (en) * 2005-08-18 2007-02-22 Tokyo Electron Limited Low-temperature oxide removal using fluorine

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599803B2 (en) * 2001-12-03 2003-07-29 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US6680235B1 (en) * 2002-02-04 2004-01-20 Newport Fab, Llc Method for fabricating a selective eptaxial HBT emitter
US20050118826A1 (en) * 2003-12-02 2005-06-02 International Business Machines Corporation Ultra-thin Si MOSFET device structure and method of manufacture

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Publication number Publication date
US8900961B2 (en) 2014-12-02
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JP5270067B2 (ja) 2013-08-21
JP2012069964A (ja) 2012-04-05
JP2007081361A (ja) 2007-03-29
US20080242041A1 (en) 2008-10-02
TW201403719A (zh) 2014-01-16
US7888241B2 (en) 2011-02-15
US20070059894A1 (en) 2007-03-15
JP5388312B2 (ja) 2014-01-15
US20110034000A1 (en) 2011-02-10
US7705385B2 (en) 2010-04-27
TW200713464A (en) 2007-04-01

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