TW203148B - - Google Patents

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經濟部Ψ央標準而只工消合作杜印製 _Hi_ 五、發明説明（1 ) 發明背景 本發明有關於使用側壁間隔物技術的半導體裝置與積 體電路。 為了降低MOSFET裝置之閘/汲極邊緣附近的電場，一 般是使用一種L DD結構，此種L DD結構將一較輕微的 摻雜區安置在閘極下，而將一較濃之揍雜直安置在較輕摻 雜區與場氧化層之間。實施此種L D D結構的處理技術一 般是遵循G. Marr與G. E. Smith在美國專利第4,038，107 號中所記述者；亦即，其主要步驟包含：形成源極與汲極 開口，以容許一或多値第一離子植入步驟之用；藉由在閘 極體側壁上形成間隔物（比如以氣化來達成）而減小開口 的尺寸；接著再藉由一或多個第二離子植入步驟，經由減 小尺寸之開口來植入另外的雜質。間隔物防止在所要區域 之下的其他區域中造成實質的植入，從而確保了所要的輕 植入區。 在1 . 2 5 W m與0 . 8 /i m技術中，間隔物技術十 分普遍，其中-四分式的間隔物典型地包含有一値單一 L 型的基層，此基層與閘極體和基體均鄰接，以及一個填充 層，安置在L形基層的腳部之間。為配合這些設計原則， 對於許多應用情形而言，我們發現使用一單層成長氣化物 來作為基層，並使用一沉積氧化物來作為填充層，已十分 足夠。然而，當設計條件移至遠低於1 w m以下時（例如 ◦ . 5/zm或0. 35wm),會有一些問題産生或更加 劇：（1 )隨著間隔物越來越薄，間隔物材質的介電品質 (請先間請背而之注意卞項外项寫木頁)* 81. 2. 20,000 -3 - 經濟部+央樣準局员工消许合作杜印Μ k/03148 λ g _ Η G_ 五、發明説明（2) 與S i/S i 〇2介面子結構也越形重要。由於基層所要 形成於其上的側壁表面通常為聚矽表面而非單晶矽表面， 因此品質的問題便更加複雜化；（2 )眾所週知地，於用 以成長基層的熱氣化步驟中，會在閘極邊緣處形成「微鳥 啄（例如圖1 0之標號1 0所示）。鳥啄本身可減低閘極 邊緣處的局部電場，因此是有其優點。但如果鳥啄太大的 話，閘極氣化物的厚度便可能會太過不均勻。從而， F E T的臨限電壓特性可能會趨劣，而源/汲極串接電阻 可能會增加。因此，我們極希望能因應不同的電晶體設計 來裁量鳥啄的大小，以改善對臨限電壓及串接電阻的控制 ;以及（3 )當晶片以濕化學物蝕刻來予以清潔時（例如 在執行亞矽化（saiicide)步驟之前），間隔物的重要部 分可能會被蝕刻掉，造成其下之閘極位準缺陷（GLD， gate-level defect)的暴露（例如，在聚砂間極體中突 伸出矽粒子）。在其後的製程中，在暴露的G L D上可能 會形成矽化物，從而使裝置失效或使其性能劣化。因此， 我們極希望能保護間隔物免受蝕刻影镰而造成劣化。 發明概要 根據本發明的一部分内容，一個半導體裝置或積體電 路的側壁間隔物之基層乃是包含有一多層化之介電組成， 最好是一多層化之氣化物。根據本發明的另一部分内容， 該多層化之介電基層之製法如下：先成長一第一氣化層， 在此第一氣化層上形成一透氧介電層，然後藉由使一氧化 (請先πίιίίί背而之注意事頊ΛΛΪΙ寫木π) 裝· 訂_ 線· 81. 2. 20,000 -4 - Λ G Η 6 經濟部中央櫺準，^工消作合作社印製 L0314d 五、發明説明（3) 劑穿透介電層與第一層，而在第一層與側壁之間成長一第 二氧化層。 在一個特別適用於MOSFET技術中的較佳實施例裡，於 介電層（其本身最好為一沈稹氣化物）之上形成有一抗独 刻蓋層。上述沈積氧化物於成長第二氣化層時予以硬化。 視所霈的特定次微米設計需求以及裝置之應用範圍而 定，基層可以為L形，而四分式填充層可以也可以不充滿 L形基層支腳間的空間。 附圖簡述 由以下的詳細説明及參考附圖，可對本發明及其各項 持性與優點獲致更完整的了解，其中： 圖1至7為根據本發明一實施例的L D D MOSFET, 在其製程各階段中的橫截面圖； 圖8與9為本發明另一實施例之矽化後的MOSFET之橫 截面圖；而 圖10為習知半導體裝置之示意橫截面圖，圖中示出 有一鳥啄1 〇形成在閘極體邊緣上； 為便於圖示清晰，各圖中均並未按比例繪示。 詳細說明 請參考圖7 ,其中示出本發明的一個實施例，即半導 體裝置2 ◦。半導體裝置20包含有間隔物22,形成在 一結構特擻部分2 4的側壁上。各間隔物2 2包含有一個 (請先間請背而之注意事項#艰窍本灯) 81. 2. 20,000 -5 - 經济部+央橒準局cs工消费合作社印Μ L0314« Λ6 ___HC_________ 五、發明説明（4) 混成之多層化基層（22. 1 — 22. 3), —個可選擇 附加之抗蝕刻層2 2 . 4，以及一個可選擇附加之瑱充層 區22. 5’。基層包含有第一氧化層22. 1,位於結 構持擻部分之側壁上，一第二氣化靥2 2 . 2 ,位於郯接 層22. 1之處，以及一透氣性介電層22. 3,位於層 22. 2上。在一個對某些應用而言較佳的實施例中，是 在介電層22. 3上再安置一抗蝕刻蓋層22. 4。視設 計需求與所需之裝置應用範圍而定，間隔物可選擇性地包 含一四分式之氣化填充層區2 2. 5’，此填充層區 2 2. 5 '位於L形層2 2 . 4的兩腳之間。 圖示說明中，裝置2 ◦是例示為一MOSFET,其中之結 構特擻部分2 4為一閘極體，包括有閘介電層2 4 · 1， 位於場氣化（FOX)區2 6之間。源極與汲極區2 8位在基 體3 0上閛極體與FOX區2 6之間。此處所諝的「基體」 是指一單晶半導體本體，或此種本體再加上形成於其上的 一或多層（例如外延層或聚矽層）。為精簡起見，圖中省 略了週知用來作為源極，汲極與閘極之電接點的金颶化及 /或矽化區。 在較佳實施例之矽M0SFET中，基體3 0為單晶矽，閘 極體24是由聚矽製成，閘極介電層24. 1是由二氧化 矽製成，第一與第二氧化層22. 1與22. 2為熱成長 二氧化矽，透氣層22. 3係由TE0S (即，藉C V D法從 原矽酸四乙酯源所形成而得的二氣化矽層）所構成，抗蝕 刻層2 2 . 4是由抗蝕劑材質如氮化矽所構成，而氣化填 (請先閱誚背而之注愈事項外ΛαW:木玎) 裝. 奵_ 線· 81. 2· 20,000 一 6 一 經濟部中央標準爲贝工消费合作杜印92. 0314 6 η 6 五、發明説明（5) 充層2 2.5’也是由1£03所構成。此處所稱之1£03包括 其等效物或變化物，例如BPTE0S (摻硼或磷之TEOS)。在 另一較佳實施例中，所形成的成長氣化層2 2 . 1 |Si 22. 2與沈積氣化層22. 3偽由以成長一沈積一成長 製程來製出之低缺陷密度氧化物所構成，上述製程記載於 1 9 8 9 年 7 月 2 5 日准給 R.H.Doklan .E.P.Mact in .P.K.Roy , S.F.Shi ve 與 A.K.Sinha的美國專利第 4，851, 370 號案中。 雖然以下的説明書内容主要是描述用於LDD (輕徹 I 摻雜汲極，lightly-doped drain) M0SFET裝置中的混合 多層化間隔物，不過本發明也適合於其他應用；比如，間 隔物是要提供介電隔離的應用情形。後者的情形包括：作 為矽化M0SFET (圖8 — 9 )中閘極與源/汲極間之隔離， 以及作為EPRPM中傳導性多晶或單晶矽级之隔離。 i 更詳言之，根據本發明之上述實施例，在比如說 0. 5// m或更低之設計條件下製造LDD M0SFET之步 I ： 驟是由一個如圖1所示之合適的單晶矽基體3 0上開始。 i 使用本技術領域中週知的技術，可在FOX區2 6之間形成 一聚矽閘極體2 4。閘極氧化層2 4 . 1將閘極體2 4與 基體3◦分開。氣化層25覆蓋住稍後要形成間隔物與源 /汲極區的位置。如圖2所示，我們使用濕化學蝕刻（比 如，使用100 : 1的氫氟酸水溶液）來將氣化層25移 除，並稍微切除閘極髏24的下方。 不過在移除圖1所示的氧化層2 5之前，先經由層 (請先間請背而之注意事項孙瓒芎木灯) 裝· 訂_ 線- 81. 2. 20,000 -7 - ,0314b Λ 6 It6 經濟部中央榀準局Β：工消t合作社印製 五、發明説明（6) 2 5而將合適的雜質植入下方的基體3 0之頂表面中；對 於η通道裝置，植入η型雜質（例如，約2E13 — 6Ε13劑量之Ρ或As),對於Ρ通道裝置，則植入Ρ 型雜質（例如，約5E13 — 8E14劑量之由BF2源 而來之B)。接箸，於後續的成長一沈積一成長程序中所 進行的加熱步驟驅動了這些雜質，而形成一個較淺而程度 較低的摻雜區28. 1。 成長-沈稹一成長程序中，要形成混合多層基層的第 一步驟為，如圖3所示地，在氣氣之環境中於約700 — 9〇0t：的溫度下熱成長氣化層22. 2。成長約30 — 150A的氧化層22. 2便已足夠。如圖4所示，第二 步驟為使用週知之CVD法來由一原矽酸四乙酯源沈積一 個約30—150A厚度之透氧性TE0S層22. 3( 所述CVD法比如是在0. 2-0. 3t〇rr的壓力及約 600 — 6301C的溫度下進行）。我們亦可使用其他種 類的透氧性絶緣體來作為層22. 3,例如氮氧化矽。如 圖5所示，第三步驟為在聚矽堆體24與第一氣化層 22. 2之間熱成長氣化層22. 1 (比如約30 — 100A之厚度）。此一氣化步驟是在高溫（比如700 —9001C;若使用快速熱氧化程序，亦可用更高的溫度 )下由大氣或高壓（比如約5 — 10a tm)熱氧化來完 成。如美國專利第4, 851, 370號案中所述地，氣 會穿透TEOS層22. 3與氧化層22. 2,而形成氣 化層22.1。此成長步驟亦會使所沈積的TEOS層 (請先間請背而之注意事項外艰气木页) 裝. 奵· 線· 本紙》尺度遑用肀B _家楳準(CNS) Ή规怙（2丨0x297公龙） 81. 2. 20,000 8 ^03148 Λ (i [\(i 經濟部中央標準而CX工消作合作杜印製 五、發明説明（7) 2 2. 3硬化。成長與沈積之氧化層具有缺陷結構，這些 缺陷結構彼此偏離，而形成一値作用為應力陷孔或缺陷陷 阱之介面。此外，成長氧化層具有高介電品質（在洩漏電 流、崩潰強度、及電荷至崩潰強度等方面），並在與聚砂 閘極體之間形成一値較能抗應力及影镨的介面。 熱氧化層22.1與22. 2的厚度以及硬化狀況可 立即予以裁量，以調整圖5中所示之鳥啄1◦/的尺寸。 亦即，鳥啄的尺寸與成長層22. 1與22. 2所花的時 間有關。由於本發明的此一部分使用遠較習知術圖1 0之 氧化層1 1 )為薄的熱氣化物，因此閜極體2 4與基體3 0的熱氣化較少穿透至下方切口區域中，故鳥啄也較小。 本發明之製程所製出之較薄的氣化物尚可産生如下 的其他利益：（1 )閘極邊緣之下的源/汲極植入之側向 擴散可予減少，且（2)反向短通道效應（與閘極下之通 道植入之擴散有關）亦可減低有關後者，請參考Μ . Orlowski 等人所著之 Proceedings ofIEDM，第 6 3 2 — 6 3 5 頁（1 9 8 7 ) 〇 如上所述地形成了混合氣化基層22.1, 22. 2 ,2 2 . 3之後，如圖5所示，可選擇性地藉本領域中之 已知技術來在TEOS層2 2. 3上形成一抗蝕刻靥2 2. 4 。圖中所例示的層2 2 . 4係由抗濕蝕刻之材料所製成， 例如為約200—600A之氮化矽。當GLD成問題時 ，層2 2 . 4保護基層結構免受後續濕化學蝕刻劑（比如 清潔步驟中所使用之H F )所攻擊，並藉此減低G L D暴 (蝓先閱讀背而之汶憑苹項4^ft.木W) 81. 2. 20,000 -9 - 經濟部屮央櫺準局只工消作合作杜印製 ，- Λ ΟQJ14B___[Li!__ 五、發明説明（8) 露的可能。保持G L D不暴露是很重要的，特別是當使用 矽化或亞矽化製程來形成接點時，因為矽化物會傾向於形 成在GLD (其通常為矽粒子）之上，ffe不會形成在氮化 矽之上。因此，本案預期可大量減少矽化物短缺情形。此 外，氮化層覆蓋住基層結構，防止聚矽閘極體作進一步之 實質氧化，因此可更防止鳥啄10/的進一步成長。 不論是否使用氮化層22.4,如圖6所示地，均可 選擇性地在晶Η上形成一個介電層輸廓2 2. 5 (例如， 其可為約1 5 0 >- 2 0 ◦ 0 Α的硬化Τ Ε Ο S )。晶片接 著以各向異性方式蝕刻，如圖7所示，使用週知之電漿蝕 刻技術來除去所有層22. 2, 22. 3, 22.4與 22. 5,只留下這些層中界定間隔物22的部分。間隔 物2 2與閜極體鄰接。由此一蝕刻製程産生了四分式的填 充層區2 2 . 5 /。 於形成間隔物之後，如圖7所示，以較高能量的雜質 植入及驅動來形成LDD MOSF Ε T之較高摻雜區。 對於η通道裝置而言，此植入可使用約2 — 8 Ε 1 5劑量 的A s離子，對於Ρ通道裝置而言，此植入可使用約 2 — 8 Ε 1 5劑量的由B F 2源而來之B。請注意，所示 之較濃摻雜區28. 2要比較輕摻雜區28. 1為深，但 _某些裝置而言，情形可能相反。 在閘極、源極與汲極上，我們使用本領域中週知的金 屬化技術來形成接點（未示出）。 在不想要圖6所示的介電層輪廓2 2 . 5 ,或無法實 (請先閲請背而之a意事項#艰"木灯) 81· 2. 20,000 -10 - ^03148
Λ (i Η G 五、發明説明（9) 施該輪廓的某些應用中，則可調整介電層22. 3的厚度 ，以獲得所要（比如較高）之基層厚度。此時，基層本身 形成整個間隔物，因為並未使用填充層區。圖8示出此種 情形，其中所示之複合間隔物可藉以各向異性方式蝕刻圖 5形式之結構來産生。接著進行本領域中週知的矽化或亞 矽化製程，便可産生矽化物之源/汲極接點3 0與矽化物 之閘極接點3 2 ,但不會在氮化物部分2 2 . 4上形成砂 化物，故可使這些接點彼此隔離。 需了解的是，以上所敘述的安排方式只是供舉例説明 本發明原理之應用的許多種可能實施方式。在不離開本發 明精神與範圍之下，本技術之士根據這些原理可實施許多 其他的變化安排方式。特別是，本發明中使用氮化物覆蓋 的實施例可應用於「聚合窗」（a merged window")接點 設計，其中在單一窗中暴露出一電晶體之閘極蓮作體的一 端與另一電晶體的一部分汲極。此時，氮化物保護蓮作體 端部處暴露之間隔物的底層，使其免受開窗蝕刻時之攻擊 。保護間隔物同時也可防止接點金屬化製程直接接觸到較 淺的輕摻雜區。 經濟部t央梂平灼员工消赀合作社印製 81. 2. 20,000 -11 -

Claims (1)

  1. A7 A7 經濟部中央標準局w工消费合作杜印製 03148 C7 六、申請專利範圓 第81101951號專利申請案 中文申請專利範圍修正本 民國81年11月修正 1 . 一種半導體裝置，包含： 一結構部分，具有一側壁， 一間隔物，鄰接該側壁而形成，特擻在於該間隔物包 括有一混合的多層化基層，此多層化基層包含 一成長氣化層，安置在該側壁之上， 一介電層，安置在該氧化層上， 該介電層具有一缺陷結構，此結構未與該氧化層對齊 〇 2. 如申請專利範圍第1項之半導體裝置，其中更包 括有一抗蝕刻蓋層，安置在所述介電層之上。 3. 如申請專利範圍第1項所述之半導體裝置，其中 所述基層為L形，具有一垂直與一水平脚，並且包括有一 Τ Ε Ο S填充/雛谭，安置在L形的兩腳之間。 4 . 一 ¥ 體電路，包含： 一基體#瓔 一對分開的場氣化區，位在該基體上， 一闊極體，位在該基體上，具有一閘極介電層，並具 有聚矽側壁， 一對間隔物，各安置在側壁之一上， 摻雜區，安置於基體中上述場氧化區與閘極體之間， 特擻在於各間隔物均包括有一基層，此基層包含 ------；---------.---,------裝------，玎------f- (請先閲讀背面之注意事項再塡寫本頁) 本纸张尺度適用中围阀釔標準（CNS)甲4規柊（210 X 297公贷） 1 81.9.10,000 Λ7 B7 C7 D7 經 濟 部 中 央 櫺 準 局 工 消 費 合 作 杜 印 * 六、申請專利範圍 一成長氧化層，安置在該側壁之上，此氣化層與側壁 之間的介面較不受應力影響且較具透氣性， 一介電層，安置在該氣化層之上， 該介電層具有一缺陷結構，此結構未與該氣化層對齊 ,以在其間形成一介面，此介面提供應力陷孔及缺陷陷阱 之作用。 5. 如申請專利範圍第4項所述之電路，其中 所述間隔物的一部分穿透閘極體下方，而在所述閘極 介電層的邊緣處形成一鳥喙結構，且 該氣化層的厚度可適於控制該鳥喙結構的尺寸。 6. 如申請專利範圍第4或5項所述之電路，其中各 間隔物尚包含有一抗濕蝕刻蓋層，安置在所述介電層上。 7. —種製造積體電路的方法，包含： 形成一閘極體於一單晶矽基體上，該閘極體包括有一 閘極介電層，並具有聚矽側壁，及 在鄰接至少一個該側壁之處形成一個具有一基層之間 隔物，特徽在於該基層之形成步驟包含有以下之步驟： 在側壁上熱成長一第一氧化層， 在該第一氣化層上沈積一透氧性介電層，以及 將上述各層在一壓力與溫度下曝露於氧氣環境中，該 壓力與溫度足以使氣穿透該介電層與該第一氯化層，藉此 而在閘極體與第一氣化層之間熱成長一第二氧化層。 8. 如申請專利範圍第7項所述之方法，其中該介電 層是以TEOS藉CVD沈積而得者，而該第二氧化層是 (請先閲讀背面之注意事項再填寫本頁) 丨裝_ 訂· 2 81.9.10,000 Λ7 137 六、申請專利範圍 在足以硬化該介電層的溫度下成長而得者。 9. 如申請專利範圍第8項所述之方法，其中所述熱 成長步驟傾向於在所述閘極介電層的邊緣處形成一鳥喙結 構，且其中該第一與第二氧化層的厚度可互相配合，以控 制該鳥喙結構的尺寸。 10. 如申請專利範圍第7, 8或9項所述之方法， 其中所述間隔物形成步驟更包括有此一步驟：在所述第二 氧化層上形成一抗濕蝕刻蓋層。 1 1 .如申請專利範圍第1 ◦項所述之方法，其中所 述間隔物形成步驟中更包括：以各向異性方式蝕刻所述各 層以形成一四分式間隔物，並移除所述閘極體上之該等層 ,以及移除源極與汲極所要形成之區域位置上之該等層。 12.如申請專利範圍第11項所述之方法，更包括 :在所述閘極體與所述區域上形成一矽化物層。 (請先閲讀背面之注意事項再填寫本頁) I裝· 訂· --線 經濟部中央標準屌RX消费合作社印« 表紙張尺沒遶用t國固家樣準（CNS)甲4規格⑵〇 X 297公楚） -3 - 81.9.10,000
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5830787A (en) * 1993-03-18 1998-11-03 Lg Semicon Co., Ltd. Method for fabricating a thin film transistor
US5716862A (en) * 1993-05-26 1998-02-10 Micron Technology, Inc. High performance PMOSFET using split-polysilicon CMOS process incorporating advanced stacked capacitior cells for fabricating multi-megabit DRAMS
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
US5858844A (en) * 1995-06-07 1999-01-12 Advanced Micro Devices, Inc. Method for construction and fabrication of submicron field-effect transistors by optimization of poly oxide process
US5907188A (en) * 1995-08-25 1999-05-25 Kabushiki Kaisha Toshiba Semiconductor device with conductive oxidation preventing film and method for manufacturing the same
US5783475A (en) * 1995-11-13 1998-07-21 Motorola, Inc. Method of forming a spacer
US5830798A (en) * 1996-01-05 1998-11-03 Micron Technology, Inc. Method for forming a field effect transistor
US5719425A (en) * 1996-01-31 1998-02-17 Micron Technology, Inc. Multiple implant lightly doped drain (MILDD) field effect transistor
US5707898A (en) * 1996-04-01 1998-01-13 Micron Technology, Inc. Method of forming a programmable non-volatile memory cell by providing a shielding layer over the gate sidewalls
US5814553A (en) * 1996-05-09 1998-09-29 United Microelectronics Corp. Method of fabricating self-align contact window with silicon nitride side wall
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
US5918125A (en) * 1996-09-19 1999-06-29 Macronix International Co., Ltd. Process for manufacturing a dual floating gate oxide flash memory cell
US5904528A (en) * 1997-01-17 1999-05-18 Advanced Micro Devices, Inc. Method of forming asymmetrically doped source/drain regions
US5998274A (en) * 1997-04-10 1999-12-07 Micron Technology, Inc. Method of forming a multiple implant lightly doped drain (MILDD) field effect transistor
US6063698A (en) * 1997-06-30 2000-05-16 Motorola, Inc. Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits
KR100423577B1 (ko) * 1997-06-30 2005-05-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
IT1293535B1 (it) * 1997-07-14 1999-03-01 Consorzio Eagle Perfezionamento nel procedimento di attacco chimico anisotropo dell'ossido di silicio, in particolare nella fabbricazione di
TW339470B (en) * 1997-09-01 1998-09-01 United Microelectronics Corp The manufacturing method for spacer
US5879993A (en) * 1997-09-29 1999-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride spacer technology for flash EPROM
US5915178A (en) * 1997-12-08 1999-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving the endurance of split gate flash EEPROM devices via the addition of a shallow source side implanted region
US6069042A (en) * 1998-02-13 2000-05-30 Taiwan Semiconductor Manufacturing Company Multi-layer spacer technology for flash EEPROM
US6001690A (en) * 1998-02-13 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming flash EPROM by using iso+aniso silicon nitride spacer etching technology
EP0951061A3 (en) * 1998-03-31 2003-07-09 Interuniversitair Microelektronica Centrum Vzw Method for forming a FET
JP3107157B2 (ja) * 1998-04-20 2000-11-06 日本電気株式会社 半導体装置およびその製造方法
TW377461B (en) * 1998-06-19 1999-12-21 Promos Technologies Inc Method of manufacturing gates
US6806154B1 (en) * 1998-10-08 2004-10-19 Integrated Device Technology, Inc. Method for forming a salicided MOSFET structure with tunable oxynitride spacer
US6235598B1 (en) 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
WO2000030174A1 (en) * 1998-11-13 2000-05-25 Intel Corporation A method and device for improved salicide resistance on polysilicon gates
JP2000196071A (ja) * 1998-12-25 2000-07-14 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
DE19920333A1 (de) * 1999-05-03 2000-11-16 Siemens Ag Verfahren zur Herstellung einer Halbleitervorrichtung
US6140192A (en) * 1999-06-30 2000-10-31 United Microelectronics Corp. Method for fabricating semiconductor device
US6362062B1 (en) * 1999-09-08 2002-03-26 Texas Instruments Incorporated Disposable sidewall spacer process for integrated circuits
GB2362029A (en) * 1999-10-27 2001-11-07 Lucent Technologies Inc Multi-layer structure for MOSFET Spacers
US6251762B1 (en) 1999-12-09 2001-06-26 Intel Corporation Method and device for improved salicide resistance on polysilicon gates
US6417046B1 (en) 2000-05-05 2002-07-09 Taiwan Semiconductor Manufacturing Company Modified nitride spacer for solving charge retention issue in floating gate memory cell
US6391732B1 (en) * 2000-06-16 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned, L-shaped sidewall spacers
JP3501107B2 (ja) * 2000-06-19 2004-03-02 セイコーエプソン株式会社 半導体装置の製造方法
US6468915B1 (en) * 2000-09-21 2002-10-22 Taiwan Semiconductor Manufacturing Company Method of silicon oxynitride ARC removal after gate etching
US6440875B1 (en) 2001-05-02 2002-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Masking layer method for forming a spacer layer with enhanced linewidth control
JP2002353443A (ja) * 2001-05-23 2002-12-06 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100411304B1 (ko) * 2001-06-30 2003-12-18 주식회사 하이닉스반도체 동기식 디램 소자의 제조방법
DE10240429A1 (de) * 2002-09-02 2004-03-18 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur
KR100482758B1 (ko) * 2002-12-12 2005-04-14 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6723638B1 (en) * 2003-02-05 2004-04-20 Advanced Micro Devices, Inc. Performance in flash memory devices
US6969646B2 (en) * 2003-02-10 2005-11-29 Chartered Semiconductor Manufacturing Ltd. Method of activating polysilicon gate structure dopants after offset spacer deposition
DE10339989B4 (de) * 2003-08-29 2008-04-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur
US7235848B2 (en) * 2003-12-09 2007-06-26 Applied Intellectual Properties Co., Ltd. Nonvolatile memory with spacer trapping structure
US20050156229A1 (en) * 2003-12-16 2005-07-21 Yeap Geoffrey C. Integrated circuit device and method therefor
US7306995B2 (en) * 2003-12-17 2007-12-11 Texas Instruments Incorporated Reduced hydrogen sidewall spacer oxide
KR20050070627A (ko) * 2003-12-30 2005-07-07 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
KR100529652B1 (ko) * 2003-12-31 2005-11-17 동부아남반도체 주식회사 반도체 장치의 제조 방법
US7112497B2 (en) * 2004-06-25 2006-09-26 Texas Instruments Incorporated Multi-layer reducible sidewall process
KR100613352B1 (ko) * 2004-12-30 2006-08-21 동부일렉트로닉스 주식회사 Ｒｆ 모스 반도체 소자의 제조 방법
US20060157750A1 (en) * 2005-01-20 2006-07-20 Samsung Electronics Co., Ltd. Semiconductor device having etch-resistant L-shaped spacer and fabrication method thereof
US7341906B2 (en) * 2005-05-19 2008-03-11 Micron Technology, Inc. Method of manufacturing sidewall spacers on a memory device, and device comprising same
US7705385B2 (en) * 2005-09-12 2010-04-27 International Business Machines Corporation Selective deposition of germanium spacers on nitride
US7994580B2 (en) 2005-10-19 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage transistor with improved driving current
US20070249112A1 (en) * 2006-04-21 2007-10-25 International Business Machines Corporation Differential spacer formation for a field effect transistor
KR100958620B1 (ko) * 2007-12-14 2010-05-20 주식회사 동부하이텍 반도체 소자의 제조방법
CN102299064B (zh) * 2010-06-28 2013-03-27 中芯国际集成电路制造(上海)有限公司 栅结构氧化的方法
KR101815527B1 (ko) * 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
FR2978293B1 (fr) * 2011-07-21 2014-04-11 St Microelectronics Rousset Procede de fabrication d'un transistor a injection de porteurs chauds
FR2978294A1 (fr) 2011-07-21 2013-01-25 St Microelectronics Rousset Procede de fabrication d'un transistor a nanocristaux
KR101878311B1 (ko) * 2011-12-30 2018-07-17 삼성전자주식회사 ｈｉｇｈ-Ｋ막을 스페이서 에치 스톱으로 이용하는 반도체 소자 형성 방법 및 관련된 소자
US9209298B2 (en) 2013-03-08 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-oxide-semiconductor field-effect transistor with extended gate dielectric layer
US20150200279A1 (en) * 2014-01-12 2015-07-16 United Microelectronics Corp. Method of manufacturing memory cell
US9978849B2 (en) 2015-12-29 2018-05-22 Globalfoundries Inc. SOI-MOSFET gate insulation layer with different thickness
TW201725704A (zh) * 2016-01-05 2017-07-16 聯華電子股份有限公司 非揮發性記憶體元件及其製作方法
US10270026B2 (en) * 2017-02-24 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Multilayered spacer structure for a magnetic tunneling junction and method of manufacturing
US10312348B1 (en) 2017-11-22 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device gate spacer structures and methods thereof
US11653498B2 (en) 2017-11-30 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with improved data retention
US11437493B2 (en) * 2019-01-31 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacer structures and methods for forming the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4038107B1 (en) * 1975-12-03 1995-04-18 Samsung Semiconductor Tele Method for making transistor structures
NL8100347A (nl) * 1981-01-26 1982-08-16 Philips Nv Halfgeleiderinrichting met een beveiligingsinrichting.
US4638347A (en) * 1982-12-07 1987-01-20 International Business Machines Corporation Gate electrode sidewall isolation spacer for field effect transistors
US4853352A (en) * 1984-07-20 1989-08-01 Lanxide Technology Company, Lp Method of making self-supporting ceramic materials and materials made thereby
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
US4735680A (en) * 1986-11-17 1988-04-05 Yen Yung Chau Method for the self-aligned silicide formation in IC fabrication
JP2608710B2 (ja) * 1986-12-29 1997-05-14 株式会社マキタ 電動工具用整流子電動機における配線装置
US4764477A (en) * 1987-04-06 1988-08-16 Motorola, Inc. CMOS process flow with small gate geometry LDO N-channel transistors
JPH0712084B2 (ja) * 1987-04-14 1995-02-08 日本電気株式会社 半導体装置の製造方法
US4786609A (en) * 1987-10-05 1988-11-22 North American Philips Corporation, Signetics Division Method of fabricating field-effect transistor utilizing improved gate sidewall spacers
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
US5153145A (en) * 1989-10-17 1992-10-06 At&T Bell Laboratories Fet with gate spacer
US4981810A (en) * 1990-02-16 1991-01-01 Micron Technology, Inc. Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers
US5221632A (en) * 1990-10-31 1993-06-22 Matsushita Electric Industrial Co., Ltd. Method of proudcing a MIS transistor
JP2994128B2 (ja) * 1991-03-04 1999-12-27 シャープ株式会社 半導体装置の製造方法
KR940005293B1 (ko) * 1991-05-23 1994-06-15 삼성전자 주식회사 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조

Also Published As

Publication number Publication date
KR970002266B1 (ko) 1997-02-27
DE69217682T2 (de) 1997-09-18
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US5573965A (en) 1996-11-12
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DE69217682D1 (de) 1997-04-10
JP2644414B2 (ja) 1997-08-25
KR920018977A (ko) 1992-10-22
EP0506287B1 (en) 1997-03-05
ES2099207T3 (es) 1997-05-16

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