JP3095848B2 - 工程内集積回路上に二酸化シリコンの仮設構造を創設および除去する方法ならびに集積回路の製造方法 - Google Patents
工程内集積回路上に二酸化シリコンの仮設構造を創設および除去する方法ならびに集積回路の製造方法Info
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Description
回路製作時に使い捨て可能のスペーサを創設する方法す
なわち工程内集積回路上の仮設二酸化シリコン構造を創
設および除去する方法ならびに集積回路を製造する方法
に関する。
い捨ての側壁スペーサを使用する方式は、比較的によく
知られている。定義上、使い捨て側壁スペーサは、永久
回路構造が創設される材料よりはるかに早い速度でエッ
チングできる材料より創設される。特殊な製造段階の間
に一時的にのみスペーサを必要とし、後にこの存在が次
の製造段階で支障となったり装置性能を損ねたりする場
合には、通常使い捨て可能な側壁スペーサの利用が要求
される。IBM社のプロセス技術者は、既存の半導体構
造に損傷を与えないで、有機溶剤を用いて簡単に溶解で
きる使い捨て可能な側壁構造を得るのに、通常有機高分
子材料を使用している。W.J.Cote他に対し発明
の名称「有機側壁構造の画定方法」について賦与され
た、米国特許第4,838,991号および、「サブマ
イクロメータ領域の寸法をした構造の製造方法」と題す
る発明に対しH.J.Trum pp他に与えられた米
国特許第4,502,914号の何れもこのプロセス技
術の実施例を開示している。側壁スペーサは、通例、集
積回路製作時に、MOSFETゲートの縁部からソース
/ドレイン注入物を片寄らせる目的で頻繁に使用され
る。このソース/ドレインの注入段階後、通常、側壁ス
ペーサは創設状態のまま残されるが、この側壁スペーサ
を部分的か、完全かのどちらかに使い捨て可能にするた
め説得力に富む理由が存在する。以下に部分的または完
全に使い捨て可能な側壁スペーサを利用した一組の方法
について概説する。
化を利用した軽度ドープ化ドレイン形成を目的とした着
脱可能の側壁スペーサ」と題する申請に対し、S.J.
Consentino他に賦与された米国特許第4,7
45,086号中には、CVDタングステンまたはポリ
シリコン製の完全使い捨て可能な側壁スペーサを利用し
た、高度ドープ化ソース/ドレイン注入物を片寄らせる
方法が記載されている。この使い捨て可能スペーサを除
去したのちに軽度ドープ化ソース/ドレイン注入物が実
行される。
求する場合には、プロセス技術者は一部使い捨て可能な
スペーサを利用するのを決定してもよい。たとえば、積
重ねセル設計を要件とするDRAMプロセスの場合、注
入用ブロックとして部分的に使い捨て可能なスペーサを
利用したのち、当該スペーサの使い捨て部分を取外し、
隣接のワードライン間の埋込コンタクト開口部の大きさ
を増すと好都合である。部分的に使い捨て可能なスペー
サの使い捨て部分は、使い捨て不可の部分より、一層早
くエッチングされるため、前者部分が除去された時点で
も後者部分はそのままの状態を保つ。使い捨て不可の部
分は、個別の記憶セル内部の積層容量性素子からワード
ライン側壁を絶縁する役割を果たす。図1〜7はこのプ
ロセスの 代表例を示す。
部分上に一対の隣接ワードラインが創設されている。最
左端のワードライン11は、ゲート酸化物層13により
基板12と絶縁され、一方、最右端のワードライン14
は、フィールド酸化物領域15により、基板12と絶縁
状態にある。第一注入スペーサ層16はウエハ表面上に
ブランケット堆積し、これにつづいてりんを注入し、軽
度ドープ化されたソース領域,ドレイン領域17が創設
された。第一注入スペーサ層16は、TEOS−CVD
酸化物,湿式または乾式の熱成長酸化物,シランCVD
酸化物、その他多種多様の従来型酸化物、または窒化シ
リコン等の別種絶縁材料の何れであってもよい。
層21がウエハ面上にブランケット堆積されている。
6と第二注入スペーサ層21とを異方性エッチングし
て、最左端ワードライン11と最右端ワードライン14
間の基板12領域を露出させる。これら2つの注入スペ
ーサ層のうち、第一注入スペーサ層残部31と第二注入
スペーサ層残部32とだけが残留する。ここで砒素を注
入して重度にドープ化させたソース、ドレイン領域33
を形成させる。ここで、露出基板領域34の幅長がきわ
めて狭いことに気づくはずである。基板中のこの接合領
域に対しては、必ず埋込みコンタクトが作製される。露
出基板領域34は狭小なことから、基板に対して良好な
コンタクトがされるべきである場合は、拡幅しなければ
ならない。
サ層残部32が取外され、第一注入スペーサ層残部31
がそのまま残留状態にあるのが分かる。基板絶縁層41
の堆積がこれにつづくが、この基板絶縁層41の機能は
非埋込みコンタクト領域の基板と続けて堆積される導電
層とを絶縁することにある。
左端ワードライン11と最右端ワードライン14間の基
板12領域部分が再度露出される程度にエッチングす
る。基板絶縁層41は第二注入スペーサ層21に比し薄
層であるため、再度露出の基板部分は重度ドープ化ソー
ス/ドレイン注入物に先行して露出した部分より一層拡
幅されている。
層61はウエハ面上にブランケット堆積される。導電層
61は結局パターン化され、この層が記憶節点プレート
またはDRAMセルコンデンサー用のデジットラインの
役割を果たす。
酸化領域15のいかなる露出部をも著しくエッチングす
ることなく、第二注入スペーサ層21は除去可能でなけ
ればならないという要求のために上記方法は重要であ
る。理想的な使い捨て可能な構造材料は、種々の特性を
持つべきであり、第一に、除去プロセスの際に露出され
る可能性がある他のいかなる永久構造をいためることな
く容易に除去可能であるべきであり、第二に、高度に整
合性のある方法で堆積すべきであり、第三に、十分緻密
であって注入ブロックとして役立つべきであり、第四
に、異方性と等方性の双方でエッチング可能であるべき
であり、第五に、回路構成部分から少量程度が除去でき
ぬ場合でも、短絡を生じたり接合部を傷つけたりしない
絶縁材料であるべきである。
能な構造材料は、理想に程遠いと言える。使い捨て可能
な構造向けにCVDタングステンまたはCVDポリシリ
コンを利用したとすると、当該材料の完全な除去を達成
することはできないことから、回路中に短絡を生ずるお
それがある。窒化シリコンを含む別種材料も使い捨て可
能なスペーサ材料として使われているが、既存の別種構
造に目立った損傷を与えないで、必ずしも完全な除去を
行うことはできない。
度に整合性のある方法で堆積でき、二酸化シリコンから
構成されるものを含む永久半導体構造に目立った影響を
与えることなく、急速に除去できる仮設構造材料であ
る。
捨て可能の二酸化シリコン構造を創設させ、この材料が
もはや不要か望ましくない場合に、既存の永久構造(従
来型の二酸化シリコンから構成されたものを含む)を顕
著にエッチングすることなく、当該構造を除去する方法
を構成する。
堆積するが、この場合オゾンリッチの(O3 約8重量
%)酸素ガスとテトラエチル−オルソシリケート(TE
OS)ガスとを堆積反応室中約400℃の温度下で混合
する。この種の二酸化シリコン(以後、オゾン−TEO
S酸化物という)は、ある特異な特徴がある。第一に、
この酸化物は希弗化水素酸液(1:100)にきわめて
早く溶解する。第二に、この酸化物は高程度の整合性を
もって堆積する。第三に、このものは十分緻密であり、
有効な注入ブロック材料として機能する。第四に、この
材料は比較的低コストで堆積できる。第五に、この酸化
物は異方性,等方性いずれのエッチングによっても絶縁
構造を創設する。ここで仮定されることは、希弗化水素
酸への急速なオゾン−TEOS酸化物の溶解作用は、そ
の内部にヒドロキシル基を含むことと、多孔性の大なる
ことに関連づけることができる点である。
二酸化シリコンは、オゾンリッチの酸素ガスとTEOS
ガスとの混合方式以外の現在公知のすべての方法で形成
されるものと定める。この中にはCVD技術を用いて成
長した二酸化シリコン(すなわち、TEOS酸化物およ
び亜酸化窒素またはシランから成長した酸化物)および
乾燥または湿潤条件下で熱成長される二酸化シリコンが
含まれる。
オゾン−TEOS酸化物は、半導体回路構成内の永久構
造を創設するのに目下使われている。しかし、その乾燥
特性を考えれば、堆積を終えたのちひきつづきオゾン−
TEOS酸化物層をアニール処理して、材料を緻密化
し、その乾燥特性を除く必要がある。もし永久構造材料
に対して非アニール処理のオゾン−TEOS酸化物を使
用するならば、この材料物質が水分の吸収・放出を反復
することにより、次のプロセス反応段階において支障と
なり、とりわけアルミニウム等の金属が含まれると、上
記作用に加えてまたは完成回路中で重大な腐食問題を発
生することがある。この方法の発明者の測定によれば、
オゾン−TEOSが希弗化水素酸溶液中で示す溶蝕速度
は、従来型二酸化シリコンの溶蝕速度より100倍まで
高められることから、この材料物質は使い捨て可能なス
ペーサ、一部使い捨て可能なスペーサ、およびシリコン
半導体回路製作時に使われる別種構造として最適と言
う。この同一のオゾン−TEOS層はまた、その有効性
に役立てられた後、仮設構造をエッチング除去し、一方
永久構造をフォトレジストを用いて保護することによ
り、仮設構造と永久構造の両方を創設するために使用で
きる。この保護フォトレジスト物質を除いたのち、永久
構造を含むオゾン−TEOS酸化物はアニール操作すれ
ばよい。
記載した図1〜6を参照して、本発明の方法を説明す
る。図1によれば、工程内のシリコンウエハ部分に、一
対の隣接ワードラインが創設されている。この両ワード
ラインは導電性ストリップに相当し、これにより回路内
の特定位置で電界効果トランジスタゲートが形成される
が、酸化物層直下にあるドープ化ポリシリコン構成の二
薄板層をパターン化する。最左端ワードライン11は、
ゲート酸化物層13により、基板12と絶縁されてお
り、一方最右端ワードライン14は、電界酸化物部分1
5により基板12と絶縁された構成である。ここで従来
型二酸化シリコン使用の第一注入スペーサ層16を構成
させる。この層は露出状態の単結晶シリコン面および多
結晶シリコン面(すなわち、基板12の露出部分と最左
端ワードライン11および最右端ワードライン14の縁
部 )上に、化学蒸着(たとえばTEOS酸化物)により
ブランケット堆積するか、熱成長するかのいずれかでよ
い。第一注入スペーサ層16を創設したのち、りんを用
いてブランケット注入を行い軽度ドープ化ソース領域,
ドレイン領域17を形成させる。
化シリコン構成の第二注入スペーサ層21が、ウエハ面
上ブランケット堆積されているのが分かる。
サ層16と第二注入スペーサ層21とがプラズマ反応装
置中で異方性エッチングされ、最左端ワードライン1
1、最右端ワードライン14間の基板12が露出されて
いるのが分かる。上記二組の注入スペーサ層の中、第一
注入スペーサ残部31および第二注入スペーサ残部32
のみがそのまま残留している。ここで砒素を注入して基
板12内に重度ドープ化ソースおよびドレイン拡散領域
33を形成させる。露出した基板領域34の幅長がきわ
めて狭められているのが分かる。基板内部のこの接合部
には埋込コンタクトが作製されなければならない。露出
した基板領域34の幅が狭いため、基板とのコンタクト
をよくするには、この幅を拡げる必要がある。
S酸化物構成の第二注入スペーサ残部32が希弗化水素
酸溶液(水と酸との混合割合は容積比で約4:1〜10
00:1)で除去され、いずれも従来方式の酸化物から
成る第一注入スペーサ残部31とフィールド酸化物領域
15とが実質的に元のまま残っているのが分かる。これ
に続けて、従来酸化物による基板絶縁層41を堆積し、
その機能は非埋込みコンタクト領域中の基板と連続堆積
した導電層とを絶縁することである。次に図5を参照す
ると、基板絶縁層41がコンタクトエッチング用フォト
マスク51で遮蔽され、最左端ワードライン11、最右
端ワードライン14間の基板12領域が再度露出される
程度まで異方性エッチングされている。
チング用フォトマスク51を剥離後、ウエハ面上に埋込
コンタクト用導電層61がブランケット堆積されてい
る。最終的には、導電層61がパターン化され、DRA
Mセルコンデンサー用の記憶節点プレートつまりデジッ
トラインとしての役割を果すことになる。
過ぎぬが、半導体製作当業者であれば、前記請求の範囲
で示すごとく、方法の趣旨と範囲を逸脱することなく、
この例に対する変型,修正が可能であることは容易に理
解されるはずである。
ンを示す工程内半導体ウエハ部分の断面図であり、第一
注入スペーサ層のブランケット堆積とりん注入とを続け
る製造工程を済ませたものである。
ったのちの図1の工程内ウエハ部分の断面図である。
異方性エッチングと砒素を注入した後の、図2の工程内
ウエハ部分の断面図である。
層をブランケット堆積したのちの図3の工程内ウエハ部
分の断面図である。
込コンタクト領域中の基板を露出させたのちの図4の工
程内ウエハ部分の断面図である。
行った後の図5の工程内ウエハ部分の断面図である。
層) 31 第一注入スペーサ層残部(永久構造) 32 第二注入スペーサ層残部(仮設構造) 33 ドープ化ソース領域およびドレイン拡散領域(基
板拡散領域) 34 露出基板領域 41 基板絶縁層 51 コンタクト部エッチングフォトマスク 61 埋込コンタクト導電層
Claims (14)
- 【請求項1】 オゾンリッチの酸素ガスとTEOSガス
とを混合する以外の方法により形成された二酸化シリコ
ンの露出状態にある永久構造には最小限の影響しか及ぼ
さない工程内集積回路上に二酸化シリコンの仮設構造を
創設および除去する方法であって、 a)上記工程内集積回路上部に化学蒸着を用いて、オゾ
ン−TEOS二酸化シリコン層(21)をブランケット
堆積する段階であって、これにより上記露出状態の永久
構造(16)を被覆することと、 b)上記オゾン−TEOS二酸化シリコン層(21)を
エッチングし上記永久構造(16)を選択的に遮蔽する
上記仮設構造(32)を創設する段階と、 c)上記仮設構造(32)を除去する段階と、 d)上記永久構造をアニールする段階とから成る工程内
集積回路上に二酸化シリコンの仮設構造を創設および除
去する方法 。 - 【請求項2】 上記創設する段階と上記除去する段階と
の間には、上記オゾン−TEOS二酸化シリコンの上記
仮設構造を用いて適所に鉛直方向からドーパント種を注
入する段階を備えることを特徴とする請求項1記載の工
程内集積回路上に二酸化シリコンの仮設構造を創設およ
び除去する方法。 - 【請求項3】 上記オゾン−TEOS層(21)の化学
蒸着が、酸素ガス、オゾンガス、およびテトラエチル−
オルソシリケート(TEOS)ガス構成の供給流体を堆
積チャンバ中に導入し、このチャンバ中でこれらのガス
を約400℃に加熱することにより行われることを特徴
とする請求項1記載の工程内集積回路上に二酸化シリコ
ンの仮設構造を創設および除去する方法。 - 【請求項4】 上記仮設構造(32)が、異方性プラズ
マエッチングを用いて創設することを特徴とする請求項
3記載の工程内集積回路上に二酸化シリコンの仮設構造
を創設および除去する方法。 - 【請求項5】 上記仮設構造(32)が、希弗化水素酸
を使って除去するこ とを特徴とする請求項4記載の工程
内集積回路上に二酸化シリコンの仮設構造を創設および
除去する方法。 - 【請求項6】 上記希弗化水素酸濃度を約4:1から約
1000:1容積比範囲とすることを特徴とする請求項
4記載の工程内集積回路上に二酸化シリコンの仮設構造
を創設および除去する方法。 - 【請求項7】 永久構造部(31)と仮設構造部(3
2)の双方からなる側壁注入スペーサを使って、ソース
/ドレイン注入物を導電板(11と14)の縁部から片
寄らせ、この導電板はシリコン基板(12)上に据え、
これにより電界効果トランジスタゲートを形成すること
を特徴とする請求項1記載の工程内集積回路上に二酸化
シリコンの仮設構造を創設および除去する方法。 - 【請求項8】 永久構造部(31)と仮設構造部(3
2)の双方からなる側壁注入スペーサを使って、ワード
ライン(11と14)の縁部からソース/ドレイン注入
物を片寄らせることを特徴とする請求項1記載の工程内
集積回路上に二酸化シリコンの仮設構造を創設および除
去する方法。 - 【請求項9】 上記仮設構造部(32)を上記側壁注入
スペーサ(31と32)から除去し隣接ワードライン
(11と14)間隔を増大させることを特徴とする請求
項8記載の工程内集積回路上に二酸化シリコンの仮設構
造を創設および除去する方法。 - 【請求項10】 埋込コンタクト層(61)と基板拡散
領域(33)との接続を十分確保するため、隣接ワード
ライン間に追加スペースを設けることを特徴とする請求
項1記載の工程内集積回路上に二酸化シリコンの仮設構
造を創設および除去する方法。 - 【請求項11】 シリコンウエハ上に少なくともいくつ
かは側壁面を有する微細形状(topographic)構造物と、
オゾン−TEOS二酸化シリコン以外の少なくとも1種
類の二酸化シリコンで構成される露出した構成部分とを
形成する段階と、 上記微細形状構造物の上にオゾン−TEOS二酸化シリ
コン層をブランケット堆積する段階と、 上記オゾン−TEOS二酸化シリコン層を異方性にエッ
チングし側壁面にオゾ ン−TEOS二酸化シリコンスペ
ーサを形成する段階と、 上記オゾン−TEOS二酸化シ
リコンスペーサを除去する段階とを備えた集積回路を製
造する方法。 - 【請求項12】 上記オゾン−TEOS二酸化シリコン
スペーサを除去する段階の後に、上記微細形状構造物の
上にオゾン−TEOS二酸化シリコン層以外の二酸化シ
リコン層をブランケット堆積する段階を備えたことを特
徴とする請求項11記載の集積回路を製造する方法。 - 【請求項13】 上記オゾン−TEOS二酸化シリコン
スペーサは希弗化水素酸を用いて溶解することにより除
去されることを特徴とする請求項11記載の集積回路を
製造する方法。 - 【請求項14】 上記側壁面に上記オゾン−TEOS二
酸化シリコンスペーサを用いて鉛直方向からドーパント
種を注入する段階を備えることを特徴とする請求項11
記載の集積回路を製造する方法。
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Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5132774A (en) * | 1990-02-05 | 1992-07-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including interlayer insulating film |
JP2740050B2 (ja) * | 1991-03-19 | 1998-04-15 | 株式会社東芝 | 溝埋込み配線形成方法 |
US5347100A (en) * | 1991-03-29 | 1994-09-13 | Hitachi, Ltd. | Semiconductor device, process for the production thereof and apparatus for microwave plasma treatment |
US5650359A (en) * | 1991-05-06 | 1997-07-22 | Texas Instruments Incorporated | Composite dielectric passivation of high density circuits |
US5470772A (en) * | 1991-11-06 | 1995-11-28 | Intel Corporation | Silicidation method for contactless EPROM related devices |
US5200358A (en) * | 1991-11-15 | 1993-04-06 | At&T Bell Laboratories | Integrated circuit with planar dielectric layer |
US5455205A (en) * | 1992-03-25 | 1995-10-03 | Matsushita Electric Industrial Co., Ltd. | Method of producing semiconductor device |
US5294571A (en) * | 1992-07-22 | 1994-03-15 | Vlsi Technology, Inc. | Rapid thermal oxidation of silicon in an ozone ambient |
US5270234A (en) * | 1992-10-30 | 1993-12-14 | International Business Machines Corporation | Deep submicron transistor fabrication method |
US5324689A (en) * | 1993-07-28 | 1994-06-28 | Taiwan Semiconductor Manufacturing Company | Critical dimension control with a planarized underlayer |
US5656554A (en) * | 1994-07-29 | 1997-08-12 | International Business Machines Corporation | Semiconductor chip reclamation technique involving multiple planarization processes |
US6750494B1 (en) * | 1994-08-02 | 2004-06-15 | Micron Technology, Inc. | Semiconductor buried contact with a removable spacer |
US5482894A (en) * | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
US5489553A (en) * | 1995-05-25 | 1996-02-06 | Industrial Technology Research Institute | HF vapor surface treatment for the 03 teos gap filling deposition |
KR100202633B1 (ko) * | 1995-07-26 | 1999-06-15 | 구본준 | 반도체 소자 제조방법 |
DE19528746C1 (de) * | 1995-08-04 | 1996-10-31 | Siemens Ag | Verfahren zum Erzeugen einer Siliziumdioxidschicht auf Oberflächenabschnitten einer Struktur |
JPH1092810A (ja) * | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 半導体装置 |
US6846739B1 (en) * | 1998-02-27 | 2005-01-25 | Micron Technology, Inc. | MOCVD process using ozone as a reactant to deposit a metal oxide barrier layer |
US6165856A (en) | 1998-08-12 | 2000-12-26 | Micron Technology, Inc. | Using an organic layer as an ion implantation mask when forming shallow source/drain region |
US6153455A (en) | 1998-10-13 | 2000-11-28 | Advanced Micro Devices | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer |
US6281084B1 (en) * | 1999-08-31 | 2001-08-28 | Infineon Technologies Corporation | Disposable spacers for improved array gapfill in high density DRAMs |
US6294480B1 (en) * | 1999-11-19 | 2001-09-25 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an L-shaped spacer with a disposable organic top coating |
JP4132936B2 (ja) * | 2002-04-16 | 2008-08-13 | 富士通株式会社 | 半導体装置の製造方法 |
DE102004041905A1 (de) * | 2004-08-30 | 2006-03-02 | Infineon Technologies Ag | Reaktiver Sputterprozess zur Optimierung der thermischen Stabilität dünner Chalkogenidschichten |
US7411245B2 (en) * | 2005-11-30 | 2008-08-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Spacer barrier structure to prevent spacer voids and method for forming the same |
FR3022688B1 (fr) * | 2014-06-23 | 2017-01-27 | Stmicroelectronics Rousset | Procede de fabrication d'un transistor nmos avec risque reduit de dislocation et circuit integre correspondant |
US9799651B2 (en) | 2015-12-18 | 2017-10-24 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor structure and manufacturing method thereof |
JP6713878B2 (ja) * | 2016-08-25 | 2020-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62199068A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
US4735680A (en) * | 1986-11-17 | 1988-04-05 | Yen Yung Chau | Method for the self-aligned silicide formation in IC fabrication |
US4878996A (en) * | 1986-12-04 | 1989-11-07 | Texas Instruments Incorporated | Method for reduction of filaments between electrodes |
US4957878A (en) * | 1988-05-02 | 1990-09-18 | Micron Technology, Inc. | Reduced mask manufacture of semiconductor memory devices |
DE3922467A1 (de) * | 1988-07-08 | 1990-01-11 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung und verfahren zu ihrer herstellung |
FR2646291B1 (fr) * | 1989-04-21 | 1991-06-14 | Thomson Hybrides Microondes | Procede de realisation d'un transistor autoaligne |
US4981810A (en) * | 1990-02-16 | 1991-01-01 | Micron Technology, Inc. | Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers |
US4996167A (en) * | 1990-06-29 | 1991-02-26 | At&T Bell Laboratories | Method of making electrical contacts to gate structures in integrated circuits |
-
1990
- 1990-12-21 US US07/633,573 patent/US5069747A/en not_active Expired - Lifetime
-
1991
- 1991-12-20 JP JP03361106A patent/JP3095848B2/ja not_active Expired - Fee Related
- 1991-12-20 DE DE4142469A patent/DE4142469B4/de not_active Expired - Fee Related
Non-Patent Citations (2)
Title |
---|
Extended Abstracts of the 19th Conference on Solid State Devices and Materials,Tokyo,1987,p.447−450 |
電気化学および工業物理化学,Vol.56,No.7(1988)p.527−532 |
Also Published As
Publication number | Publication date |
---|---|
US5069747A (en) | 1991-12-03 |
JPH05160117A (ja) | 1993-06-25 |
DE4142469B4 (de) | 2004-07-01 |
DE4142469A1 (de) | 1992-06-25 |
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