JPS62199068A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS62199068A
JPS62199068A JP61042256A JP4225686A JPS62199068A JP S62199068 A JPS62199068 A JP S62199068A JP 61042256 A JP61042256 A JP 61042256A JP 4225686 A JP4225686 A JP 4225686A JP S62199068 A JPS62199068 A JP S62199068A
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semiconductor layer
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semiconductor device
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Tatsuro Mitani
三谷　達郎
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福田　利和
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、超η４周波ＧａＡｓ　ＦＥＴからなる半導体
装置に係り、特にｒ−ト成極とソース・　ドレインの取
出電極が同じ拐質で形成され、かつ、ソース・ドレイン
の高濃度不純物領域がｆ−）電極及びソース・ドレイン
の取出電極の双方と自己整合して、優れた素子特性を有
すると共に、微細化を達成した半導体装置に関する。
また、本発明は、半導体基板上に形成したダミーｌ”−
）の両側部に側壁膜を形成したものをマスクにして半導
体基板内に所定の不純物を導入することにより高濃度不
純物領域を形成し、次いで、／９−ゲートを除去して残
存した側壁膜をマスクにしてｒ−ト電極、ソース・ドレ
インの取出電極の形成部材を堆積し、然る後、側壁膜を
除去する工程を設けたことＫより、ｆ−）電極とノース
・ドレインの取出電極が同じ材質で形成され、かつ、高
濃度不純物領域がｆ−ト電極、ソース・ドレインの取出
電極の双方と自己整合して、優れた素子特性を有すると
共に、微細化を達成した半導体装置を容易に得ることが
できる半導体装置の製造方法に関する。
（従来の技術） 従来、超高周波ＧａＡｓ　ＦＥＴからなる半導体装置と
して例えば第３図に示す構造のものが使用されている。
図中１は、半絶縁アンドーグＧａＡｇ基板（以下、Ｇｉ
Ａａ基板と記す）である。ＧａＡｓ基板１上には３Ｎ４
’ｌｆ、型の低濃度半導体層２が形成されている。低濃
度半導体層２の所定領域には、ソース・ドレインとなる
高濃度不純物領域３ｈ、３ｂが所定の間隔を設けてその
主面から延在している。高濃度不純物領域３　ａ　、　
、？　ｂ間の低濃度半導体層２上には、ゲート電極４が
形成されている。ゲート電極４は、ＡＺ　＊　Ａｕ、又
はＴｉ／Ａｌ等の金属又はこれらの合金で形成されてい
る。高濃度不純物領域３　”　＋　３　ｂ上には、Ａｕ
　Ｇｅ／Ｐｔ等からなるソース・ドレインの取出電極５
ａ、５ｂが夫々形成されている。
このような従来の半導体％Ｗ１１０は、次のようにして
製造されている。先ず、第４図（Ａ）に示す如（、Ｇａ
Ａｓ基板１上に動作層となるＮ導電型の低濃度半導体層
２を形成する１次いで、低濃度半導体層２上に５Ｉ０２
膜を形成し、これに選択エツチングを施して所定パター
ンのダミーゲート１１を形成する。次いで、ダミーゲー
ト１１を覆うようにして低濃度半導体層２上に５１３Ｎ
４膜からなる側壁膜形成部材１２を堆積する。
次に、第４図（均に示す如く、側壁膜形成部材１２上に
レジスト膜（図示せず）を形成し、これにＲＩＢ（Ｒｅ
ｌａｔｉｖｅ　Ｉｏｎ　Ｅｃｔｈｉｎｇ）によるレジス
ト膜の平坦化のための工、チパックを施してダば−ゲー
ト１１の上部の側壁膜形成部材１２の部分を除去する。
次いで、ダミー１”　−ト１１及びその側部の側壁膜形
成部材１２の部分をマスクにして、低濃度半導体層２上
の側壁膜形成部材１２の部分を貫通してＳｔからなる不
純物を低濃度半導体層２中にイオン注入する。次いで、
注入された不純物を活性化して高濃度不純物領域’３　
ｍ　、　、１　ｂを形成する。
次に、第４図（Ｃ）に示す如く３ＮＨ４Ｆ等のウェット
エツチングによシダミーゲート１１を除去する。
次に、第４図の）に示す如く、残存した側壁膜形成部材
１２をマスクにして、低濃度半導体層２の露出面上にＡ
ｌ、Ａｕ　、又はＴｉ／Ａｌ等の金属又はこれらの合金
からなる電極形成部材１３を形成する。
次に、第４図（匂に示す如く、側壁膜形成部材１２及び
その上の電極形成部材１３をＣＤＫ（Ｃｈｅｒｎｉ　−
ｃａｌ　Ｄｒｙ　Ｅｔｃｈｉｎｇ）により一体に除去し
、低濃度半導体層２上に所定・母ターンのダート電極１
４を形成する。
然る後、第４図（Ｆ５に示す如く、ＡｕＧｅ等からなる
オーばツクメタルを不純物領域Ｊａ、Ｊｂ上、低濃度半
導体層２の露出面上及びｒ−ト電極１４上【形成する。
次いで、これヲノターニングすることにより、高濃度不
純物領域、？　ａ　、　３　ｂに接続するソース・ドレ
インの取出電極５ｍ、５ｂｆｔ形成して半導体装置Ｌ」
を得る。
（発明が解決しようとする問題点） 第３図に示す従来の半導体装置１０ＶＣは、次のような
問題がある。
■高濃度不純物領域Ｊａ　、３ｂとソース・ドレインの
取出電極５ａ、５ｂが自己整合していないため、ｒ−ト
電極４と高濃度不純物領域３ａとの間隔よりもダート電
極４と取出電極５１１との間隔の方が大ぎくなり、所謂
ソース抵抗Ｒ３ヲ十分に低下できないと共に、ソース抵
抗のば−らつきも大きい。その結果、良好な高周波特性
が得られない。
■ダート電極４とソース・ドレインの取出電極５、、．
５ｂとの間隔を十分に短くできないため、素子を微細化
して集積度を十分に高めることができない。
■ｆｆ−）電極４とソース・ドレインの取出電極５ｇ、
５ｂの材質が異なるため、素子特性を十分に向上できな
いと共に、製造工程が複雑になる。
■ソース・ドレインの取出電極５ｍ、５ｂは、ＡｕＧｅ
の合金化によりオーミック性を改善しているが、Ｇｅの
濃度を高めてオーミック性を更に高めようとすると取出
電極５ｍ　、５ｂが剥れる所謂ビールアップ現象が起き
る。この現象を防止するためにＰｔ＋Ｎ１等からなる押
え電極を取出電極５＆。
５ｂ上に積層すると、電極構造が複雑なものになる。
また、第４図（〜乃至同図Ｃ）に示す従来の半導体装置
の製造方法には、次のような問題がある。
■ソース・ドレインとなる高濃度不純物領域Ｊａ　、３
ｂの不純物濃度が十分高く取れず、しかもｆｆ−１はシ
ョットキーダートであるため、取出電極５ｎ　、　５ｂ
のオーミック性を良好にするためＶｃは、ｙ−ト電極１
４とソース・ドレインの取出電極５ａ、５ｂｙｋ異なる
材質で形成しなければならない。このため製造工程が複
雑になる。
■ソース・ドレインの取出電極５　ａ　、　、５　ｂの
オーミ、り性はＡｕＧｅ合金中のＧｅ濃度を高めること
により改善されるが、Ｇｅ濃度が高くなると取出電極５
ａ、５ｂが剥れる所謂？−ルア、グ現象が起きる。かか
る現象を防止するためにＰｔ３Ｎｔ等からなる押え電極
を取出電極５ｍ　、　５ｂ上に設けると、製造工程が複
雑になる。
■高濃度不純物領域３　ａ　、　、？　ｂは、’ｒ−）
電極１４及び取出電極５ａ　、５ｂの双方に対しては、
自己整合されていないので、所謂マスク合せ工程等が複
雑になると共に、微細化した素子を形成することが困難
となる。
〔発明の構成コ （問題点を解決するだめの手段） 本発明は、半導体基板上に一導電型の低濃度半導体層を
形成してなる半導体基板と、前記低濃度半導体層上の所
定領域に形成された？−）電極と、該ｒ−）電極の両側
面に対して所定の間隔を設けて自己整合的に前記低濃度
半導体層内に形成された高濃度不純物領域と、前記ｒ−
）電極と同じ材質で前記高濃度不純物領域上に形成され
た取出電極とを具備することｔ−特徴とする半導体装置
である。
また、本発明は、半導体基板上に一導電型の低濃度半導
体層を形成してなる半導体基板の該低濃度半導体層上の
所定領域にダミーゲートを形成する工程と、該ダミー４
”−）を覆う側壁膜形成部材を前記低濃度半導体層の露
出表面上に形成する工程と、該側壁膜形成部材に異方性
エツチングを施し、前記ダミーゲートの側部に側壁膜を
形成すると共に、前記低濃度半導体層の表面を露出する
工程と、該側壁膜及び前記ダ＜−ｆ−）をマスクにして
前゛記低濃度半導体層中に所定の不純物を導入し、高濃
度不純物領域を形成する工程と、前記ダミーｙ−ト１選
択的に除去する工程と、残存した前記側壁膜をマスクに
して露出した前記低濃度半導体層上及び前記高製度不純
物領域上に電極形成部材を形成する工程と、前記側壁膜
及びその上に堆積した前記電極形成部材を除去して、前
記高製度不純物領域上及び前記低濃度半導体層上にＦ９
［定の電極を形成する工程とを具備することを特徴とす
る半導体装置の製造方法である。
ここで、本発明の半導体装置及び本発明方法にて使用す
る半導体基板は、例えばＧａＡｓ半導体基板である。
また、高濃度不純物領域を構成する不純物は、Ｓｅであ
る。Ｓ＠を使用するのは、取出電極と曳好なオーミック
接続を得やすいからである。このように取出電極と良好
なオーミック接続を得る観点から、高濃度不純物領域の
不純物濃度は、ｌＸｌ０　ｃｍに設定する必要がある。
また、ｅ−）電極及び取出電極の材質は同じものを選定
する。例えは、ＡＺｒ　Ａｕ又はＴｉ／Ａｌの金属を使
用し、これらの金属で単層又は多層の電極構造を形成す
ることができる。
また、本発明方法では、ダξ−ｒ＝）をＳ　ｒ　０２膜
等で形成し、ダば−ダートの幅は０．２５〜０．５０μ
ｍ１高さは約１μｍに設定するのが望ましい。
また、本発明方法では、側壁膜形成部材をＳ　ｌ　３Ｎ
４膜で形成し、その膜厚は０．５〜１．０μｍ程度に設
定するのが望ましい。
また、本発明方法では、側壁膜形成部材をパターニング
する手段としては、反応性イオンエツチング等の方向性
エツチングによるのが望ましい。
また、本発明方法では、ダば−ダートを除去する手段と
してＮＨ４Ｆからなる化学エツチングを採用するのが望
ましい。
また、本発明方法では、残存した側壁膜及びその上の電
極形成部材を除去する手段としては、テープリフトオフ
法やイオンミーリングとＣＤＥ（Ｃｈｅｍｉ　ｃａｌＤ
ｒｙ　Ｅｔｃｈｉｎｇ）法によるものが望ましい。
（作用） 本発明に係る半導体装置によれば、ｅ−）電極とソース
・ドレインの取出電極が同じ材質で形成されているので
、素子特性を向上させることができる。また、ｒ−ト電
極、ソース・ドレインの取出電極の双方に対して高濃度
不純物領域が自己整合しているので、ｒ−ト電極とソー
ス・ドレインの取出電極の間隔を十分に小さくして、素
子の微細化、高集積化を達成することができる、また、
ゲート電極とソース・ドレインの取出電極の間隔が一定
値に保たれ、かつ、小さく設定されているので、ソース
抵抗（Ｒ８）を低減させると共に、ソース抵抗のばらつ
きを小さくして、良好な高周波特性を得ることができる
１、また、ソース・ドレインの取出電極は、合金化作用
によらないＡｔｌＡｕ、Ｔ　ｉ　／Ａｌ等の金属で形成
され、しかも、押え電極を設けずに良好なオーミック接
続を得ているので、電極構造を簡単なものにすると共に
、製造工程を簡単なものにすることができる。
また、本発明に係る半導体装置の製造方法によれば、高
濃度不純物領域をＳｅによる十分な高濃度のものに形成
しているので、合金作用によらないＡｌ、Ａｕ　、　　
Ｔｌ　／Ａｌ等の金属で良好なオーミック接続をするソ
ース・ドレインの取出電極を容易に形成することができ
る。しかも、ダート電極をソース・ドレインの取出電極
と同じ材質のものに設定して、所謂ダミーゲート方式に
よシダート電極及びソース・ドレインの取出電極を同時
に形成することができる。その結果、電極形成工程を極
めて簡単なものにすることができる。また、高濃度不純
物領域の形成、ダート電極の形成及びソース・ドレイン
の取出電極の形成を、同じ側壁膜をマスクにして行うこ
とができるので、高濃度不純物領域’Ｉｙ−ト電極及び
ソース・ドレイ／の取出電極の双方に対して自己整合さ
せることができる。その結果、ｆｆ−）電極とソース・
ドレインの取出電極の間隔を小さくシ、かつ、一定の値
に保って、ソース抵抗の低減及びそのばらつきを小さく
して、高周波特性の良好な素子を得ることができる。し
かも、同時の素子の小型化、微細化を達成することがで
きる。
（実施例） 、以下、本発明の実施例について図面を参照して説明す
る。第１図は、本発明の一実施例の概略構成を示す説明
図である。図中２０は、半絶縁アンド−７’　Ｇａ、Ａ
ｓ半導体基板（以下、ＧａＡｓ基板と記す）である。Ｇ
ａＡｓ基板２０上には３Ｎ導電型の低濃度半導体層２１
が積層されている。低濃度半導体層２ノの所定領域には
、ソース・ドレインとなる高濃度不純物領域２２ａ、２
２ｂが、その主面からＧａＡ＠基板２０内に延出するよ
う１ｃｓａの不純物拡散にて形成されている。この高濃
度不純物領域２２ａ。
２２ｂの不純物濃度は、３〜５Ｘ１０　ｃｍ　　に設定
されている。高濃度不純物領域２２＊、２２ｂ間の低濃
度半導体層２１上には、ダート電極２３が形成されてい
る。又、高濃度不純物領域２２ａ。
２２ｂ上には、ｒ−ト電極２３と同じ材質で形成された
取出電極２４ｈ、２４ｂが設けられている。
ダート電極２３及び取出電極２４ｈ、２４ｂは、例えば
Ａｌ、　Ａｕ　ＳＴ　ｉ　／Ａｌの単層或はこれらの金
属の多層の構造になっている。高濃度不純物領域２２ａ
。
２２ｂは、ｒ−ト電極２３、取出電極２４＆、２４ｂの
双方に対して自己整合されている。
このように構成された半導体装置υは、高濃度不純物領
域２２　ａ、　、　２２　ｂがｙ−ト電極２３、取出電
極２４ａ、２４ｂの双方に対して自己整合しているので
、ゲート電極２３と取出電極２４ａ。
２４ｂの間隔が所定値に正しく設定され、かつ、十分に
小さく設定されている。このため、所謂ソース抵抗（Ｒ
８）を十分に低減させると共にそのばらつきを小さくし
て、良好な高周波特性を得ることができる。また、ｆ−
）電極２３と取出電極２４＊　、２４ｂの間隔を小さく
できるので、素子の小型化、微細化を達成できる。また
、ｒ−ト電極２３及び取出電極２４ａ、２４ｂが同じ材
質で形成されているので、電極構造を簡単なものにして
製造工程を簡単なものにできると共に、素子特性を向上
させることができる。
次に、本発明方法について、第２図（Ａ）乃至同図（ト
））を参照して説明する。
先ず、第２図（Ａ）に示す如く、ＧａＡｓ基板２０上に
動作層となるＮ導電型の低濃度半導体層２１を形成する
。次に、低濃度半導体層２ノ上にＳｉＯ２膜を形成し、
これに選択工、チングを施して幅０．２５〜０．５μｍ
、高さ約１μｍのダミーゲート３１′ｔ−形成する。次
に、ダば−ｆ　−ト３１を覆う厚さ０．５〜１．０μｍ
の５１５Ｎ４膜からなる側壁膜形成部材３２を低濃度半
導体層２１上に堆積する。
次に、第２図の）に示す如く、側壁膜形成部材３２にＲ
ＬＥ法によりエッチパック処理を施し、ダミーゲート３
１の両側部を覆う側壁膜３３を形成すると共に、低濃度
半導体層２１の表面を露出する。
次いで、ダば−ゲート３１及び側壁膜３３をマスクにし
て低濃度半導体層２１にＧａＡｓ基板２Ｑに達する深さ
で、Ｓｅのホットインプラをドーズ量１×１０１−−２
の条件で行い、これをランプアニール等で活性化して不
純物濃度が３〜５Ｘ１０　ｃｍ　　の高濃度不純物領域
２２ｈ、２２ｂを形成する。
次に、第２図（Ｃ）に示す如く、グミ−ダート３ノヲＮ
Ｈ４Ｆ等のウェットエツチングにより除去する。
次に、第２図０）に示す如く、側壁膜３３をマスクにし
て低濃度半導体層２１の露出表面及び高濃度不純物領域
２２ｍ、２２ｂ上にＡｔ＊　Ａｕ、又はＴｉ／Ａｌ等か
らなる電極形成部材３トを堆積する。
次に、第２図■）に示す如く、側壁膜３３及びその上の
電極形成部材３４をテープリフトオフ法或はイオンミ′
−リング法とＣＤＥ法の併用によって除去し、所定ｉ４
ターンのダート電極２３、ソース・ドレインの取出電極
２２ａ、−２２ｂを形成して半導体装置３０を得る。こ
のとき、ｒ−ト電極２３と取出電極２４ｈ、２４ｂの間
隔は、側壁膜３１の厚さによって決定され、高濃度不純
物領域２２ａ。
２２ｂは、ｒ−ト電極２３及び取出電極２４ａ。
Ｊ４ｂの双方に対して自己整合される。
このように本発明方法によれば、ｅ−）電極２３と取出
電極２４ｈ、２４ｂが同じ材質で形成され、取出電極２
４ａ、２４ｂは合金化反応によらずに高濃度不純物領域
２２ａ　、２２ｂと良好なオーミック接触を示し、しか
も、ソース抵抗（Ｒ５）が均一な値で十分に小さく、素
子の小型・微細化が達成された半導体装置３９を極めて
容易に得ることができる。
〔発明の効果コ 以上説明した如く、本発明に係る半導体装置によれば、
ゲート電極とソース・ドレインの取出電極を同じ材質で
形成し、かつ、ソース・ドレインの高濃度不純物領域を
ダート電極とソース・ドレインの取出電極の双方に対し
て自己整合させて、素子特性を向上させると共に、微細
化を達成することができる。また、本発明方法によれば
、このような素子特性を向上させ、かつ、微細化を達成
した半導体装置を容易に得ることができる。
【図面の簡単な説明】
第１図は、本発明の一実施例の概略構成を示す説明図、
第２図（Ａ）乃至同図（ｇ）は、本発明方法を工程膠に
示す説明図、第３図は、従来の半導体装置の暇略構成を
示す説明図、第４図（ハ））乃至同図側）は、同従来の
半導体装置の製造方法を工程順に示す説明図である。 ２０・・・ＧａＡｓ基板、２１・・・低濃度半導体層、
２２ｈ。 ２２ｂ・・・高濃度不純物領域、２３・・・ｒ−ト電極
、２４ａ、２４ｂ・・・ソース・ドレインの取出電極、
υ・・・半導体装置、３１・・・ダオーダート、３２・
・・側壁膜形成部材、３３・・・側壁ｍ、、。

Claims (10)

    【特許請求の範囲】
  1. （１）半導体基板上に一導電型の低濃度半導体層を形成
    してなる半導体基板と、前記低濃度半導体層上の所定領
    域に形成されたゲート電極と、該ゲート電極の両側面に
    対して所定の間隔を設けて自己整合的に前記低濃度半導
    体層内に形成された高濃度不純物領域と、前記ゲート電
    極と同じ材質で前記高濃度不純物領域上に形成された取
    出電極とを具備することを特徴とする半導体装置。
  2. （２）半導体基板がＧａＡｓ半絶縁性基板である特許請
    求の範囲第１項記載の半導体装置。
  3. （３）高濃度不純物領域の不純物がＳｅであってその不
    純物濃度が１×１０＾１＾９ｃｍ＾−＾３以上である特
    許請求の範囲第１項又は第２項記載の半導体装置。
  4. （４）ゲート電極及び取出電極が、Ａｌ、Ａｕ、又はＴ
    ｉ／Ａｌの単層又はこれらの多層メタル層で形成されて
    いる特許請求の範囲第３項記載の半導体装置。
  5. （５）半導体基板上に一導電型の低濃度半導体層を形成
    してなる半導体基板の該低濃度半導体層上の所定領域に
    ダミーゲートを形成する工程と、該ダミーゲートを覆う
    側壁膜形成部材を前記低濃度半導体層の露出表面上に形
    成する工程と、該側壁膜形成部材に異方性エッチングを
    施し、前記ダミーゲートの側部に側壁膜を形成すると共
    に、前記低濃度半導体層の表面を露出する工程と、該側
    壁膜及び前記ダミーゲートをマスクにして前記低濃度半
    導体層中に所定の不純物を導入し、高濃度不純物領域を
    形成する工程と、前記ダミーゲートを選択的に除去する
    工程と、残存した前記側壁膜をマスクにして露出した前
    記低濃度半導体層上及び前記高濃度不純物領域上に電極
    形成部材を形成する工程と、前記側壁膜及びその上に堆
    積した前記電極形成部材を除去して、前記高濃度不純物
    領域上及び前記低濃度半導体層上に所定の電極を形成す
    る工程とを具備することを特徴とする半導体装置の製造
    方法。
  6. （６）半導体基板がＧａＡｓ半導体基板である特許請求
    の範囲第５項記載の半導体装置の製造方法。
  7. （７）低濃度半導体層中に導入する不純物がＳｅであり
    、高濃度不純物領域の不純物濃度が１×１０＾１＾９ｃ
    ｍ＾−＾３以上である特許請求の範囲第５項又は第６項
    記載の半導体装置の製造方法。
  8. （８）電極形成部材がＡｌ、Ａｕ、又はＴｉ／Ａｌの単
    層又はこれらの多層メタルである特許請求の範囲第７項
    記載の半導体装置の製造方法。
  9. （９）ダミーゲートがＳｉＯ＿２膜で形成され、側壁膜
    形成部材がＳｉ＿３Ｎ＿４膜である特許請求の範囲第８
    項記載の半導体装置の製造方法。
  10. （１０）異方性エッチングが反応性イオンエッチングで
    ある特許請求の範囲第９項記載の半導体装置の製造方法
    。
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