JPS6020517A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS6020517A JPS6020517A JP12768183A JP12768183A JPS6020517A JP S6020517 A JPS6020517 A JP S6020517A JP 12768183 A JP12768183 A JP 12768183A JP 12768183 A JP12768183 A JP 12768183A JP S6020517 A JPS6020517 A JP S6020517A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造法に係り、喝に各種の半導体
装置および集積回路等に用いられる金属層の加工法に関
する。
装置および集積回路等に用いられる金属層の加工法に関
する。
従来の半導体装置および集積回路等の金属ノくターン層
の加工で微細な寸法と高い加工精度が要求される場合に
は、リフトオフ法と呼ばれる方法が使われている。この
方法は半導体基板に前もってホトレジスト等によりパタ
ーンの穴あけ加工をしたのち１層あるいは数層の金属を
全面にわたって蒸着おるいはスパッタ等によシ付着後、
７Ｉ；トレジストと共に付着している金属を除去し所望
のパターンを形成するものである。従来のリフトオフ法
ではホトレジストの耐熱性が通常２０００以下と低いた
め、■被着時の温度上昇が大きいＷ、ＭＯ。
の加工で微細な寸法と高い加工精度が要求される場合に
は、リフトオフ法と呼ばれる方法が使われている。この
方法は半導体基板に前もってホトレジスト等によりパタ
ーンの穴あけ加工をしたのち１層あるいは数層の金属を
全面にわたって蒸着おるいはスパッタ等によシ付着後、
７Ｉ；トレジストと共に付着している金属を除去し所望
のパターンを形成するものである。従来のリフトオフ法
ではホトレジストの耐熱性が通常２０００以下と低いた
め、■被着時の温度上昇が大きいＷ、ＭＯ。
ｐｔ等の高融点金属の形成は困難であった、■基板と金
属との密着性が悪い組合せのもの、例えばＧａＡＳ−Ａ
ｕなどはリフトオフ時のハガレが多く、基板加熱をした
くともホトレジストがあるため出来なかった、などの欠
点を有していた。
属との密着性が悪い組合せのもの、例えばＧａＡＳ−Ａ
ｕなどはリフトオフ時のハガレが多く、基板加熱をした
くともホトレジストがあるため出来なかった、などの欠
点を有していた。
またリフトオフ法によらない通常のパターン加工は、全
面に金属を被着したのちレジストパターンなどをマスク
にして、ドライやウェットエッチでパターンを形成して
いるが、例えばＧａ Ａｓ半導体の場合には、基板がエ
ツチングされやすかったシ、エツチングダメージが大き
かったシで、この方法は適用できない欠点があった。
面に金属を被着したのちレジストパターンなどをマスク
にして、ドライやウェットエッチでパターンを形成して
いるが、例えばＧａ Ａｓ半導体の場合には、基板がエ
ツチングされやすかったシ、エツチングダメージが大き
かったシで、この方法は適用できない欠点があった。
本発明の目的は上記欠点を除去するもので、高精度、高
信頼度の半導体装置あるいは集積回路等を実現するだめ
の金属層の製法を提供することにある。特に金属層の形
成を高歩留シでおこなう必要のある集積回路等に適用す
る目的で本発明はなされた。
信頼度の半導体装置あるいは集積回路等を実現するだめ
の金属層の製法を提供することにある。特に金属層の形
成を高歩留シでおこなう必要のある集積回路等に適用す
る目的で本発明はなされた。
本発明は、基板上に従来のホトレジスト層にかわって、
耐熱性の高い５ｉｎ２．ＳｉＮ、ｐｏｌｙｓｉ。
耐熱性の高い５ｉｎ２．ＳｉＮ、ｐｏｌｙｓｉ。
ＭＯなどの任意の材料を、一層あるいは多層に形成して
この層に孔あけ加工したのち、所望の金属を一層あるい
は多層に被着して、孔あけ加工した部分をオーバハング
する大きさのレジストパターン等で覆ったのち、該パタ
ーンをマスクに不用な金属と上記耐熱性材料を除去し、
さらにオーバエッチする方法によって所望の金属のみを
基板上に形成することを特徴としている。
この層に孔あけ加工したのち、所望の金属を一層あるい
は多層に被着して、孔あけ加工した部分をオーバハング
する大きさのレジストパターン等で覆ったのち、該パタ
ーンをマスクに不用な金属と上記耐熱性材料を除去し、
さらにオーバエッチする方法によって所望の金属のみを
基板上に形成することを特徴としている。
以下、本発明の一実施例を第１図により説明する。この
実施例はｎ形ＧａＡＳ半導体結晶１上にＷ材を用いたシ
ョットキ接合金属層２を微細寸法で形成する方法を述べ
るものである。Ｗ −Ｇａ Ａｓのショットキ接合は約
９０００の熱処理にも特性が劣化しないのでＧａＡｌ−
ＩＣの基本素子となるＭＥ８ＦＥ’ｌ’のゲート部に好
適のものでおる。
実施例はｎ形ＧａＡＳ半導体結晶１上にＷ材を用いたシ
ョットキ接合金属層２を微細寸法で形成する方法を述べ
るものである。Ｗ −Ｇａ Ａｓのショットキ接合は約
９０００の熱処理にも特性が劣化しないのでＧａＡｌ−
ＩＣの基本素子となるＭＥ８ＦＥ’ｌ’のゲート部に好
適のものでおる。
ます、基板１に約１μｍの厚さのＳｉＮ膜３をＣＶＤ法
などで全面にわたって被着する。つづいてホトレジスト
でパターンを作ったあと、このホトレジストをマスクに
５ＩＮ３を非等方性ドライエツチングではソ垂直の控１
面形状をもつ孔に加工する。ＳｉＮ３の孔の寸法をＡで
示すが、通常の光源（波長〜４００ｎｍ）を用いたボト
リングラフィテハ〜１μＩｎが最小加工寸法となる。こ
の後、全面にわたって約０．２μｍの厚さの５ｌＯｚ膜
４をＣＶ’ Ｄ法などで被着する（ａ）。この場合、孔
の寸法’（ｒＢで示すが、ＢはＳｉＯ２膜厚をＴとする
と次の関係で決゛まるものである。
などで全面にわたって被着する。つづいてホトレジスト
でパターンを作ったあと、このホトレジストをマスクに
５ＩＮ３を非等方性ドライエツチングではソ垂直の控１
面形状をもつ孔に加工する。ＳｉＮ３の孔の寸法をＡで
示すが、通常の光源（波長〜４００ｎｍ）を用いたボト
リングラフィテハ〜１μＩｎが最小加工寸法となる。こ
の後、全面にわたって約０．２μｍの厚さの５ｌＯｚ膜
４をＣＶ’ Ｄ法などで被着する（ａ）。この場合、孔
の寸法’（ｒＢで示すが、ＢはＳｉＯ２膜厚をＴとする
と次の関係で決゛まるものである。
Ｂ＝４−２Ｔ ・・・・・・・・・（１）ツツイて、Ｓ
’０２４ ｋ非等方性ドライエツチングで除去してゆく
と孔の側面だけにＳ Ｉ Ｑ ２膜５が残って基板１上
の孔の寸法はＢのままで加工される（ｂ）。Ｂの寸法は
約０．６μｍである。その後、全面にわたって約０．３
μｍの厚さのｗ６を電子線加熱の蒸着法などによシ指向
性で被着をして、孔の側壁にはＷをつけないようにする
。つづいてホトリングラフィによシ、孔の上部を十分覆
うレジストパターン７を形成する（Ｃ１゜この場合のレ
ジストパターンのオーバハング量（Ｃで表示）ｌｄ以下
の工程から小さいほうがよいが重ね合せ精度を考慮して
約２μｍ以下、０．３μｍ以上程度としている。その後
、レジストパターン７をマスクにＷ６とつづいて５ｉＮ
ａをドライエツチングして不用部分を除去する（ｄ）。
’０２４ ｋ非等方性ドライエツチングで除去してゆく
と孔の側面だけにＳ Ｉ Ｑ ２膜５が残って基板１上
の孔の寸法はＢのままで加工される（ｂ）。Ｂの寸法は
約０．６μｍである。その後、全面にわたって約０．３
μｍの厚さのｗ６を電子線加熱の蒸着法などによシ指向
性で被着をして、孔の側壁にはＷをつけないようにする
。つづいてホトリングラフィによシ、孔の上部を十分覆
うレジストパターン７を形成する（Ｃ１゜この場合のレ
ジストパターンのオーバハング量（Ｃで表示）ｌｄ以下
の工程から小さいほうがよいが重ね合せ精度を考慮して
約２μｍ以下、０．３μｍ以上程度としている。その後
、レジストパターン７をマスクにＷ６とつづいて５ｉＮ
ａをドライエツチングして不用部分を除去する（ｄ）。
さらにレジストパターン７をマスクにＣＦ４系ガスの等
方性エツチングでＷＩＯと５ｉＮ８をサイドエッチして
除き、その後レジスト７を取シさるとＷゲート２が形成
される（ｅ）。両面についた５ｉ０２９をＨＦ’系のウ
ェットエツチングで除去し約０．６μｎ】のゲートを形
成する（ｆ）。
方性エツチングでＷＩＯと５ｉＮ８をサイドエッチして
除き、その後レジスト７を取シさるとＷゲート２が形成
される（ｅ）。両面についた５ｉ０２９をＨＦ’系のウ
ェットエツチングで除去し約０．６μｎ】のゲートを形
成する（ｆ）。
第１図に示した実施例の工程全途中から変更し第２図の
工程にするとＭＥＳＦＥＴのソースドレイン電極とＷゲ
ート電極をセルファラインさせて形成することができる
。この−実施例を次に示す。
工程にするとＭＥＳＦＥＴのソースドレイン電極とＷゲ
ート電極をセルファラインさせて形成することができる
。この−実施例を次に示す。
第２図に示す工程図のａまでの手順は第１図のＣまでと
基本的に同じであるが、ここではゲート部を利用してセ
ルファラインする工程が加わるので補強用の材料６０を
挿入した点が異なる。以下この工程による手順を詳しく
述べる。半絶縁性ＧａＡ、Ｓ基板１０の表面層はイオン
打込みや結晶成長によってｎ形層１２が形成されている
。第１図の絶縁膜の組合せと異なり、ここではＳ”０２
膜８０の孔にＳｉＮ膜９０を埋込んだ形をとっている。
基本的に同じであるが、ここではゲート部を利用してセ
ルファラインする工程が加わるので補強用の材料６０を
挿入した点が異なる。以下この工程による手順を詳しく
述べる。半絶縁性ＧａＡ、Ｓ基板１０の表面層はイオン
打込みや結晶成長によってｎ形層１２が形成されている
。第１図の絶縁膜の組合せと異なり、ここではＳ”０２
膜８０の孔にＳｉＮ膜９０を埋込んだ形をとっている。
Ｗ金属１００．２０を全面に被着したあと、５ｉ０２膜
６０を〜０．５μｍの厚さで全面にＣＶＤ法などで被着
する。その後、レジストパターン７０１マスクに５ｉ０
２．Ｗ、およびＱａ Ａｓの８１０２膜をエツチングで
除去したあと（ａ）、ＨＦ系のウェットエッチで側面に
残った５１０２膜８０を除去し、つづいてレジストパタ
ーンをとって、この表面から試料を回転しながら無相向
１４でＳＩイオンを打込んで、μＦ出しているＧａＡｓ
表面層を低抵抗層１３となるようにする（ｂ）。その後
、８Ｏ−ＯＵの八５）（３ガス雰囲気中で基板１０を熱
処理し、打込んだイオンの活性化をおこなう。Ｗのゲー
ト金属はこの場合ショットキ特性が保持され、ゲートの
周シに低抵抗層１３がセルファラインで形成された形と
なった。この場合ｗｉｏｏの残量はプロセスのエツチン
グマージンでなくなることがあるが、あってもなくても
以下のプロセスに問題とならない。その後、ホトレジス
ト４０でゲート周辺の必要部だけを孔明けして、ゲート
上に残した５ｉ０２６０をウェットエッチで取去ったの
ち、全面に無指向でＡＬＪＧｅを主体としたオーミック
金属３０．３１，３２，３３．３４をつける（１゜その
後、レジスト４０を溶媒で取去り、不用な金属３３をリ
フトオフし、かつまた５ｉＮ９０をＣＦ ４プラズマで
除き、不用な金属１００．３２を除去する。これによっ
てＷゲー）２０がら〜０．２μｍ（ＳｉＮ９０の膜厚に
相邑）離れた位置にンース電極３０とドレイン電極３４
がセルファラインされて形成される。この場合、Ｗ２Ｏ
上にＡｌｌＧｅ ３１があるので、ＣＦ４プラズマのエ
ツチングでＷが保護されるばかシか、ゲート抵抗を小さ
くする特徴がある。このあと４００Ｃの水素ガス中でア
ロイすると低抵抗層１３土に良好なオーミック接触が形
成でき、ＭＥＳＦＥＴ構造ができ上シ、従来法のものよ
シ直列抵抗が下シ性能が向上する。
６０を〜０．５μｍの厚さで全面にＣＶＤ法などで被着
する。その後、レジストパターン７０１マスクに５ｉ０
２．Ｗ、およびＱａ Ａｓの８１０２膜をエツチングで
除去したあと（ａ）、ＨＦ系のウェットエッチで側面に
残った５１０２膜８０を除去し、つづいてレジストパタ
ーンをとって、この表面から試料を回転しながら無相向
１４でＳＩイオンを打込んで、μＦ出しているＧａＡｓ
表面層を低抵抗層１３となるようにする（ｂ）。その後
、８Ｏ−ＯＵの八５）（３ガス雰囲気中で基板１０を熱
処理し、打込んだイオンの活性化をおこなう。Ｗのゲー
ト金属はこの場合ショットキ特性が保持され、ゲートの
周シに低抵抗層１３がセルファラインで形成された形と
なった。この場合ｗｉｏｏの残量はプロセスのエツチン
グマージンでなくなることがあるが、あってもなくても
以下のプロセスに問題とならない。その後、ホトレジス
ト４０でゲート周辺の必要部だけを孔明けして、ゲート
上に残した５ｉ０２６０をウェットエッチで取去ったの
ち、全面に無指向でＡＬＪＧｅを主体としたオーミック
金属３０．３１，３２，３３．３４をつける（１゜その
後、レジスト４０を溶媒で取去り、不用な金属３３をリ
フトオフし、かつまた５ｉＮ９０をＣＦ ４プラズマで
除き、不用な金属１００．３２を除去する。これによっ
てＷゲー）２０がら〜０．２μｍ（ＳｉＮ９０の膜厚に
相邑）離れた位置にンース電極３０とドレイン電極３４
がセルファラインされて形成される。この場合、Ｗ２Ｏ
上にＡｌｌＧｅ ３１があるので、ＣＦ４プラズマのエ
ツチングでＷが保護されるばかシか、ゲート抵抗を小さ
くする特徴がある。このあと４００Ｃの水素ガス中でア
ロイすると低抵抗層１３土に良好なオーミック接触が形
成でき、ＭＥＳＦＥＴ構造ができ上シ、従来法のものよ
シ直列抵抗が下シ性能が向上する。
本発明によれば、金属パターンの加工寸法精度は、あら
かじめ孔加工された精度で決まり、かつ第１図のａ、ｂ
の如き孔埋込み技術があるので、ＩＩｔｒｎ以下のパタ
ーンを加工できる効果がある。
かじめ孔加工された精度で決まり、かつ第１図のａ、ｂ
の如き孔埋込み技術があるので、ＩＩｔｒｎ以下のパタ
ーンを加工できる効果がある。
また、金属を被着する時の基板表面温度が制約されない
ので、基板を加熱して密着性を上げたり、Ｗ、ＭＯ，Ｐ
ｔや合金からなる晶融点金属を′：４ｉ、着しパターン
に形成できる効果がある。実施例ではＧａＡＳ基板上へ
の金属パターン形成例を述べたが、半導体月相と金属相
別は限定さカ、るものでなく、しυえはドライエツチン
グで加工することがむずかしいＡｔ２０３膜などの絶縁
膜のパターン形成にも本発明が適用されることを附言す
る。
ので、基板を加熱して密着性を上げたり、Ｗ、ＭＯ，Ｐ
ｔや合金からなる晶融点金属を′：４ｉ、着しパターン
に形成できる効果がある。実施例ではＧａＡＳ基板上へ
の金属パターン形成例を述べたが、半導体月相と金属相
別は限定さカ、るものでなく、しυえはドライエツチン
グで加工することがむずかしいＡｔ２０３膜などの絶縁
膜のパターン形成にも本発明が適用されることを附言す
る。
本発明の趣旨から、Ｓ ｊＯｚ 、 Ｓ Ｉ Ｎ、 Ｉ
）Ｏ’）’ Ｓ １々どの基板上に設けた層は一層ばか
りでなく多層もよく、例えばｓｉｏ、とｓｉＮの二層に
すると、オーバハングの断面形状となるので金属層の端
面部はよシきれいに仕上げることができる効果がある。
）Ｏ’）’ Ｓ １々どの基板上に設けた層は一層ばか
りでなく多層もよく、例えばｓｉｏ、とｓｉＮの二層に
すると、オーバハングの断面形状となるので金属層の端
面部はよシきれいに仕上げることができる効果がある。
第１図はＧａＡ３基板上にＷパターンを形成する主要な
工程別の基板の断面図、第２図は同じく０ａＡＳ基板上
にＷパターンを形成し、セルファラインによって０１打
込み層とＡＵ（）ｅのオーミック層を形成する主要な工
程別の基板の断面図である。 １・・・ＧａＡＳ基板結晶、２・・・Ｗ金属パターン、
３・・・第 １ 図 第 ？ ロ ＝７２
工程別の基板の断面図、第２図は同じく０ａＡＳ基板上
にＷパターンを形成し、セルファラインによって０１打
込み層とＡＵ（）ｅのオーミック層を形成する主要な工
程別の基板の断面図である。 １・・・ＧａＡＳ基板結晶、２・・・Ｗ金属パターン、
３・・・第 １ 図 第 ？ ロ ＝７２
Claims (1)
- 【特許請求の範囲】 １、少なくとも一層以上の耐熱性材料を被着する工程と
、上記材料の一部に孔あけする工程と、全面に金属を少
なくとも一層被着する工程と、上記孔あけ部を覆いかこ
む如くホトレジストなどの材料で保護する工程と、上記
保護材をマスクに露出した金属とつづいて露出する上記
耐熱性材料を除去する工程から成る方法で半導体基板上
に金属層を形成することを特徴とする半導体装置の製造
法。 ２、 少なくとも一層以上の耐熱性材料を被着する工程
と、上記材料の一部に孔あけする工程と、全面に別の耐
熱性材料を被着する工程と、全面から非等方性エッチで
上記被着した材料をエツチングして孔の側面だけに残す
工程と、全面に少なくとも一層以上の金属を被着する工
程と、上記孔あけ部を覆い囲む如くホトレジストなどの
材料で保護する工程と、上記保護材をマスクに露出した
金属とつづいて露出する上記耐熱性材料を除去する工程
と少なくともイオン打込みあるいはオーミックコンタク
ト用金属層のいずれかを上記形成層とセルファラインす
る工程とからなる方法で金属層を形成することを特徴と
する特許請求の範囲第１項記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12768183A JPS6020517A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12768183A JPS6020517A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020517A true JPS6020517A (ja) | 1985-02-01 |
Family
ID=14966073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12768183A Pending JPS6020517A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020517A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199068A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
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1983
- 1983-07-15 JP JP12768183A patent/JPS6020517A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199068A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH043103B2 (ja) * | 1986-02-27 | 1992-01-22 |
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