JPS6194326A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体素子の製造方法に関し、詳しくは、多
結晶シリコン膜（以下ポリシリコンと呼ぶ）のパターン
形成方法に関する。
結晶シリコン膜（以下ポリシリコンと呼ぶ）のパターン
形成方法に関する。
（従来の技術）
シリコン集積回路は、今後、ますます微細化が進み、高
密度化・高集積化が図られようとしている。これを支え
るエツチングにおける技術の一つが反応性イオンエッチ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ ： ＲＩＥ）
を筆頭とする異方性エツチングである。この異方性エツ
チングは、超ＬＳＩ技術総集編１９８２年版（昭５７−
７）ダイヤモンド社経営開発編集部Ｐ２１３− Ｐ２２
３にＲＩＥが詳述されているように、従来のいわゆるウ
ェットエッチまたはプラズマエッチのような等方性エツ
チングと異なり、エツチングマスク材端からの横方向へ
のエツチング量が少なく、被エツチング物にほぼエツチ
ングマスク通ジの寸法のパターンが転写される。したが
って、フォトマスクからの変換差が小さく微細化に適し
ておジ、今後、ますます多用されようとしている。
密度化・高集積化が図られようとしている。これを支え
るエツチングにおける技術の一つが反応性イオンエッチ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ ： ＲＩＥ）
を筆頭とする異方性エツチングである。この異方性エツ
チングは、超ＬＳＩ技術総集編１９８２年版（昭５７−
７）ダイヤモンド社経営開発編集部Ｐ２１３− Ｐ２２
３にＲＩＥが詳述されているように、従来のいわゆるウ
ェットエッチまたはプラズマエッチのような等方性エツ
チングと異なり、エツチングマスク材端からの横方向へ
のエツチング量が少なく、被エツチング物にほぼエツチ
ングマスク通ジの寸法のパターンが転写される。したが
って、フォトマスクからの変換差が小さく微細化に適し
ておジ、今後、ますます多用されようとしている。
このような異方性エツチングでは、第２図のようにシリ
コン基板１０表面に膜２により段差からり、そこに被エ
ツチング物３を形成しエツチングする場合、下地段差部
の側面に被エツチング物３ａが残りやすい。
コン基板１０表面に膜２により段差からり、そこに被エ
ツチング物３を形成しエツチングする場合、下地段差部
の側面に被エツチング物３ａが残りやすい。
（発明が解決しようとする問題点）
そして、このことが、例えばシリコン集積回路のメモリ
などの製造においては問題となった。
などの製造においては問題となった。
すなわち、シリコン集積回路のメモリの製造方法におい
ては、第３図（ａ）のように、シリコン基板１１上に第
１ポリシリコンのパターン１２に一形成した援、第２ポ
リシリコンとの層間絶縁膜１３を熱酸化あるいはＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法などにより形成し、続いて第２ポリシリコン
１４’ｋｃＶＤ法で被着させ、その第２ポリシリコン１
４の非エツチング部を図示しないレジストで覆った上で
、第２ポリシリコン１４ｔ−ＲＩＥでエツチングして第
４図の平面図に示すような第２ポリシリコ／パター７１
４ａ、１４ｂｔ−得ているが、ＲＩＥで第２ポリシリコ
ン１４をエツチングすると、第２ポリシリコン１４が除
去されるべき部分でも第３図（ｂ）のように第１ポリシ
リコンパターン１２の側面に第２ポリシリコン１４が残
る。すなわち、第４図の点線の部分に第２ポリシリコン
１４が残る（第３図（ｂ）は第４図のＡ−Ａ部分の断面
図である）。したがって、この第２ポリシリコン１４の
残渣で第２ポリシリコンパターン１４ａ、１４ｂがショ
ートして歩留りが低下する。
ては、第３図（ａ）のように、シリコン基板１１上に第
１ポリシリコンのパターン１２に一形成した援、第２ポ
リシリコンとの層間絶縁膜１３を熱酸化あるいはＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法などにより形成し、続いて第２ポリシリコン
１４’ｋｃＶＤ法で被着させ、その第２ポリシリコン１
４の非エツチング部を図示しないレジストで覆った上で
、第２ポリシリコン１４ｔ−ＲＩＥでエツチングして第
４図の平面図に示すような第２ポリシリコ／パター７１
４ａ、１４ｂｔ−得ているが、ＲＩＥで第２ポリシリコ
ン１４をエツチングすると、第２ポリシリコン１４が除
去されるべき部分でも第３図（ｂ）のように第１ポリシ
リコンパターン１２の側面に第２ポリシリコン１４が残
る。すなわち、第４図の点線の部分に第２ポリシリコン
１４が残る（第３図（ｂ）は第４図のＡ−Ａ部分の断面
図である）。したがって、この第２ポリシリコン１４の
残渣で第２ポリシリコンパターン１４ａ、１４ｂがショ
ートして歩留りが低下する。
これを避けるため異方性エツチング性を弱くすると、エ
ツチングマスク通りの寸法のパターンを転写できるとい
う異方性エツチングの特徴が損なわれる。また、オーバ
ーエツチングを行って段差部の残渣を除去しようとする
と、必要以上に平担部の下地が損傷を受け、延いては素
子特性に悪影響を及ぼすという問題点がある。
ツチングマスク通りの寸法のパターンを転写できるとい
う異方性エツチングの特徴が損なわれる。また、オーバ
ーエツチングを行って段差部の残渣を除去しようとする
と、必要以上に平担部の下地が損傷を受け、延いては素
子特性に悪影響を及ぼすという問題点がある。
（問題点を解決するための手段）
そこで、この発明では、ポリシリコンの段差部分のみ不
純物濃度をより高濃度とし、その状態で異方性エツチン
グによりポリシリコンのパターニングを行う。
純物濃度をより高濃度とし、その状態で異方性エツチン
グによりポリシリコンのパターニングを行う。
（作用）
ポリシリコンの不純物濃度を段差部分においてより高濃
度とすると、その部分のエツチング速度が他に比較して
速くなる。したがって、ポリシリコンのパターニング時
、平担部のエツチング終了と同時に段差部のポリシリコ
ンをすべて除去することができる。
度とすると、その部分のエツチング速度が他に比較して
速くなる。したがって、ポリシリコンのパターニング時
、平担部のエツチング終了と同時に段差部のポリシリコ
ンをすべて除去することができる。
（実施例）
以下この発明の一実施例を第１図（この図は第４図のＡ
−Ａ線断面図に相当する）を参照して説明する。
−Ａ線断面図に相当する）を参照して説明する。
第１図（ａ）において、２１は半導体基板としてのシリ
コン基板であり、このシリコン基板２１上に第１ポリシ
リコンのパターン２２ｆｔ形成した後、全面に眉間絶縁
膜２３ｆ：形成し、さらにその上に第２ポリシリコン２
４を被着する。ここで、眉間絶縁膜２３は例えば数百ｎ
ｍ厚の熱酸化Ｓｉｎ、膜からなる。また、第２ポリシリ
コン２４は例えば減圧ＣＶＤ法で数百ｎｎｉ厚に形成さ
れる・その後、第１図（ｂ）に示すように、マスク用膜
（マスク材）２５を前記第２ポリシリコン２４上に被着
させる。ここで、マスク用膜２５は、段差部の膜質が平
担部よりも劣る膜、あるいは段差部への付着量が平担部
よりも非常に少ないような膜でらり、例えばＥ ＣＲ（
Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ５ｏ−ｎ
ａｎｃｅ ）プラズマ法や通常のプラズマＣＶＤ法ある
いはスパッタ法によるＳｉｎ、膜、を友は減圧ＣＶＤ法
によるＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
Ｇｌａｓｓ ）膜などである。ｔ＆、膜厚は、後工程
の拡散あるいはイオン注入に対してマスクとなる厚さと
する。例えば数百ｎｍとする。
コン基板であり、このシリコン基板２１上に第１ポリシ
リコンのパターン２２ｆｔ形成した後、全面に眉間絶縁
膜２３ｆ：形成し、さらにその上に第２ポリシリコン２
４を被着する。ここで、眉間絶縁膜２３は例えば数百ｎ
ｍ厚の熱酸化Ｓｉｎ、膜からなる。また、第２ポリシリ
コン２４は例えば減圧ＣＶＤ法で数百ｎｎｉ厚に形成さ
れる・その後、第１図（ｂ）に示すように、マスク用膜
（マスク材）２５を前記第２ポリシリコン２４上に被着
させる。ここで、マスク用膜２５は、段差部の膜質が平
担部よりも劣る膜、あるいは段差部への付着量が平担部
よりも非常に少ないような膜でらり、例えばＥ ＣＲ（
Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ５ｏ−ｎ
ａｎｃｅ ）プラズマ法や通常のプラズマＣＶＤ法ある
いはスパッタ法によるＳｉｎ、膜、を友は減圧ＣＶＤ法
によるＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
Ｇｌａｓｓ ）膜などである。ｔ＆、膜厚は、後工程
の拡散あるいはイオン注入に対してマスクとなる厚さと
する。例えば数百ｎｍとする。
次に、マスク用膜２５のエツチング液に浸漬するか、あ
るいはドライエツチングによりエツチングを行う。これ
により、マスク用膜２５の全面がエツチングされるが、
この時、エツチング時間を制御することにより、マスク
用膜２５の前記特徴（１に質または膜厚が平担部と段差
部で異なる）から第１図（ｃ）のように、段差部のみマ
スク用膜２５を完全に除去する。その結果、同第１図（
Ｃ）に示すように、段差部のみ第２ポリシリコン２４が
露出する。なお、このような構造は、マスク用膜２５が
例えばＥ ＣＲ８１０ｔの時、ＨＦ系液に浸漬すれば簡
単に得られる。
るいはドライエツチングによりエツチングを行う。これ
により、マスク用膜２５の全面がエツチングされるが、
この時、エツチング時間を制御することにより、マスク
用膜２５の前記特徴（１に質または膜厚が平担部と段差
部で異なる）から第１図（ｃ）のように、段差部のみマ
スク用膜２５を完全に除去する。その結果、同第１図（
Ｃ）に示すように、段差部のみ第２ポリシリコン２４が
露出する。なお、このような構造は、マスク用膜２５が
例えばＥ ＣＲ８１０ｔの時、ＨＦ系液に浸漬すれば簡
単に得られる。
その後、ｐ ＯＣ／、あるいはＰＨｓを使用した熱拡散
またはＰイオン注入などにより、マスク用膜２５がない
段差部の第２ポリシリコン２４のみに、第１図（ｄ）に
示すように、他の部分よりもより高濃度に不純物として
リンＣＰ） ｔ−含有させ、この部分（％に符号２４ａ
ｔ付す）のエツチング速度が他の部分よりも速くなるよ
うにする。
またはＰイオン注入などにより、マスク用膜２５がない
段差部の第２ポリシリコン２４のみに、第１図（ｄ）に
示すように、他の部分よりもより高濃度に不純物として
リンＣＰ） ｔ−含有させ、この部分（％に符号２４ａ
ｔ付す）のエツチング速度が他の部分よりも速くなるよ
うにする。
次に、第２ポリシリコン２４上のマスク用膜２５をすべ
て除去する一方、第２ポリシリコン２４の非エツチング
部をフォトリソグラフィにより図示しないレジストパタ
ーンで覆う。その上で、レジストパターンをマスクとし
てＲＩＥなと異方性エツチングで第２ポリシリコン２４
ｔ−エツチングし、この第２ポリシリコン２４をパター
ニングする。
て除去する一方、第２ポリシリコン２４の非エツチング
部をフォトリソグラフィにより図示しないレジストパタ
ーンで覆う。その上で、レジストパターンをマスクとし
てＲＩＥなと異方性エツチングで第２ポリシリコン２４
ｔ−エツチングし、この第２ポリシリコン２４をパター
ニングする。
この時、第２ポリシリコン２４の段差部のエツチング速
度は、他の部分よりも速い。したがって、この場合は、
平担部のエツチング終了と同時に段差部の第２ポリシリ
コン２４がすべて除去されるようになり、従来のように
オーバーエッチを行わなくても段差部に第２ポリシリコ
ン２４がエツチングされずに残ることがなく、第１図（
６）の構造が得られる。
度は、他の部分よりも速い。したがって、この場合は、
平担部のエツチング終了と同時に段差部の第２ポリシリ
コン２４がすべて除去されるようになり、従来のように
オーバーエッチを行わなくても段差部に第２ポリシリコ
ン２４がエツチングされずに残ることがなく、第１図（
６）の構造が得られる。
しかる後、異方性エツチングにおけるエツチングマスク
としての図示しないレジストパターンを除去する。
としての図示しないレジストパターンを除去する。
なお、以上の一実施例では、第２ポリシリコン２４パタ
ーニング用のレジストパターン（マスクパターン）ｆ、
第１図（ｄ）と（ｅ）の間のパターニング直前で形成し
たが、第１図（ｂ）と（ｃ）の間でマスク用膜２５の上
に形成してもよい。このようにすると、レジストパター
ンがマスク用膜２５のエツチングマスクにもなるので、
第１図（Ｃ）の工程でマスク用Ｍ２５は、第２ポリシリ
コン２４の被エツチング部の段差部分のみ除去される。
ーニング用のレジストパターン（マスクパターン）ｆ、
第１図（ｄ）と（ｅ）の間のパターニング直前で形成し
たが、第１図（ｂ）と（ｃ）の間でマスク用膜２５の上
に形成してもよい。このようにすると、レジストパター
ンがマスク用膜２５のエツチングマスクにもなるので、
第１図（Ｃ）の工程でマスク用Ｍ２５は、第２ポリシリ
コン２４の被エツチング部の段差部分のみ除去される。
すなわち、第２ポリシリコン２４は、被エツチング部の
み段差部分が露出する。し次がって、第１図（ｄ）の工
程でＰ熱拡散あるいはＰイオン注入を行うと、第２ポリ
シリコン２４は、被エツチング部の段差部分のみＰ濃度
が他の部分よりもよシ高濃度となり、第２ポリシリコン
２４非二ツテンダ部の段差部分のＰ濃度は他の部分と同
じままにできる。そして、この他の例では、第１図（ｄ
）の工程後、第２ポリシリコン２４の被エツチング部上
からマスク用膜２５を除去した上で、レジストパターン
をマスクとして異方性エツチングで第２ポリシリコン２
４をパターニングし、その後、レジストパターンおよび
非エツチング部のマスク用膜２５ｔ−除去する。なお、
マスク用膜２５は必要ならば残しておいてもよい。
み段差部分が露出する。し次がって、第１図（ｄ）の工
程でＰ熱拡散あるいはＰイオン注入を行うと、第２ポリ
シリコン２４は、被エツチング部の段差部分のみＰ濃度
が他の部分よりもよシ高濃度となり、第２ポリシリコン
２４非二ツテンダ部の段差部分のＰ濃度は他の部分と同
じままにできる。そして、この他の例では、第１図（ｄ
）の工程後、第２ポリシリコン２４の被エツチング部上
からマスク用膜２５を除去した上で、レジストパターン
をマスクとして異方性エツチングで第２ポリシリコン２
４をパターニングし、その後、レジストパターンおよび
非エツチング部のマスク用膜２５ｔ−除去する。なお、
マスク用膜２５は必要ならば残しておいてもよい。
（発明の効果）
以上のように、この発明の方法によれば、ポリシリコン
の段差部分のみ不純物濃度をよυ高濃度とした状態で異
方性エツチングでパターニングを行うようにしたので、
異方性エツチングを弱めたり、オーバーエッチを行うこ
となしに、被エツチング部の段差部にポリシリコンが残
らないようにできる。したがって、ポリシリコンの残渣
によるショートなどの問題を解決でき、同時に異方性エ
ツチング性を弱める方法およびオーバーエッチ方法によ
る問題も解決できる。
の段差部分のみ不純物濃度をよυ高濃度とした状態で異
方性エツチングでパターニングを行うようにしたので、
異方性エツチングを弱めたり、オーバーエッチを行うこ
となしに、被エツチング部の段差部にポリシリコンが残
らないようにできる。したがって、ポリシリコンの残渣
によるショートなどの問題を解決でき、同時に異方性エ
ツチング性を弱める方法およびオーバーエッチ方法によ
る問題も解決できる。
第１図はこの発明の半導体素子の製造方法の一実施例を
説明するための断面図、第２図は異方性エツチングのと
き下地段差部側面に被エツチング物が残ることを示す模
式断面図、第３図はシリコン集積回路のメモリにおける
製造方法を説明するための断面図、第４図は同平面図で
−ある。 ２１・・・シリコン基板、２２・・・第１ポリシリコン
パターン、２４・・・第２ポリシリコン、２４ａ・・・
高不純物濃度の段差部分、２５・・・マスク用膜。
説明するための断面図、第２図は異方性エツチングのと
き下地段差部側面に被エツチング物が残ることを示す模
式断面図、第３図はシリコン集積回路のメモリにおける
製造方法を説明するための断面図、第４図は同平面図で
−ある。 ２１・・・シリコン基板、２２・・・第１ポリシリコン
パターン、２４・・・第２ポリシリコン、２４ａ・・・
高不純物濃度の段差部分、２５・・・マスク用膜。
Claims (1)
- 表面に段差を有する半導体基板上に多結晶シリコン膜
を形成する工程と、その多結晶シリコン膜上にマスク材
を被着させた後、多結晶シリコン膜の段差部分のマスク
材を、少なくとも多結晶シリコン膜の被エッチング部に
おいて除去して多結晶シリコン膜を露出させる工程と、
その露出した部分の多結晶シリコン膜に不純物をより高
濃度に含有させる工程と、その後、多結晶シリコン膜の
被エッチング部を異方性エッチングで除去して多結晶シ
リコン膜をパターニングする工程とを具備してなる半導
体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21510084A JPS6194326A (ja) | 1984-10-16 | 1984-10-16 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21510084A JPS6194326A (ja) | 1984-10-16 | 1984-10-16 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194326A true JPS6194326A (ja) | 1986-05-13 |
Family
ID=16666749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21510084A Pending JPS6194326A (ja) | 1984-10-16 | 1984-10-16 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308532A (ja) * | 1989-05-24 | 1990-12-21 | Toshiba Corp | 半導体装置の製法 |
-
1984
- 1984-10-16 JP JP21510084A patent/JPS6194326A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308532A (ja) * | 1989-05-24 | 1990-12-21 | Toshiba Corp | 半導体装置の製法 |
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