JPH08298314A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
- Publication number
- JPH08298314A JPH08298314A JP7103742A JP10374295A JPH08298314A JP H08298314 A JPH08298314 A JP H08298314A JP 7103742 A JP7103742 A JP 7103742A JP 10374295 A JP10374295 A JP 10374295A JP H08298314 A JPH08298314 A JP H08298314A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- gate electrode
- oxide film
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 230000002093 peripheral effect Effects 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000005192 partition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract description 9
- 238000001312 dry etching Methods 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】ゲート電極の形成工程を短縮する。
【構成】周辺回路領域１１の第１ポリシリコン膜４上に
形成した第１ゲート酸化膜３を除去した後全面に第２ポ
リシリコン膜７を形成する。次でメモリセル領域１０及
び周辺回路領域１１のゲート電極形成部に第２フォトレ
ジスト膜８を形成したのちドライエッチングし、制御ゲ
ート電極７Ａ，浮遊ゲート電極４Ａ及びゲート電極９を
同一工程で形成する。
形成した第１ゲート酸化膜３を除去した後全面に第２ポ
リシリコン膜７を形成する。次でメモリセル領域１０及
び周辺回路領域１１のゲート電極形成部に第２フォトレ
ジスト膜８を形成したのちドライエッチングし、制御ゲ
ート電極７Ａ，浮遊ゲート電極４Ａ及びゲート電極９を
同一工程で形成する。
Description
【０００１】
【産業上の利用分野】本発明はメモリセル領域と周辺回
路領域とを有する不揮発性半導体記憶装置及びその製造
方法に関する。
路領域とを有する不揮発性半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置の製造方
法を図２を用いて説明する。
法を図２を用いて説明する。
【０００３】まず、図２（ａ）に示すように、シリコン
基板１上に選択酸化法によりフィールド酸化膜２を形成
し、メモリセル領域１０と周辺回路領域１１とを区画す
る。次で熱酸化により第１ゲート酸化膜３を形成したの
ち全面に第１ポリシリコン膜４を形成し、パターニング
してメモリセル領域１０にのみ残す。次にこの第１ポリ
シリコン膜４の表面を熱酸化し、第２ゲート酸化膜５を
形成したのち全面に第２ポリシリコン膜７を形成する。
次に全面に第１フォトレジスト膜６Ａを形成したのちパ
ターニングし、周辺回路領域１１上とメモリセル領域１
０のゲート電極形成部に残す。
基板１上に選択酸化法によりフィールド酸化膜２を形成
し、メモリセル領域１０と周辺回路領域１１とを区画す
る。次で熱酸化により第１ゲート酸化膜３を形成したの
ち全面に第１ポリシリコン膜４を形成し、パターニング
してメモリセル領域１０にのみ残す。次にこの第１ポリ
シリコン膜４の表面を熱酸化し、第２ゲート酸化膜５を
形成したのち全面に第２ポリシリコン膜７を形成する。
次に全面に第１フォトレジスト膜６Ａを形成したのちパ
ターニングし、周辺回路領域１１上とメモリセル領域１
０のゲート電極形成部に残す。
【０００４】次に図２（ｂ）に示すように、第１フォト
レジスト膜６Ａをマスクとして第２ポリシリコン膜７，
第２ゲート酸化膜５及び第１ポリシリコン膜４をエッチ
ングし、浮遊ゲート電極４Ａ及び制御ゲート電極７Ａを
形成する。次で全面に第２フォトレジスト膜８Ａを形成
したのちパターニングし、メモリセル領域１０上と周辺
回路領域１１のゲート電極形成領域に残す。
レジスト膜６Ａをマスクとして第２ポリシリコン膜７，
第２ゲート酸化膜５及び第１ポリシリコン膜４をエッチ
ングし、浮遊ゲート電極４Ａ及び制御ゲート電極７Ａを
形成する。次で全面に第２フォトレジスト膜８Ａを形成
したのちパターニングし、メモリセル領域１０上と周辺
回路領域１１のゲート電極形成領域に残す。
【０００５】次に図２（ｃ）に示すように、この第２フ
ォトレジスト膜８Ａをマスクとして第２ポリシリコン膜
７をエッチングしてゲート電極９Ａを形成する。次でマ
スクとして用いた第２フォトレジスト膜８Ａを除去す
る。このようにしてメモリセル領域１０にメモリセルト
ランジスタ用の浮遊ゲート電極４Ａと制御ゲート電極７
Ａが、そして周辺回路領域１１にＭＯＳトランジスタの
ゲート電極９Ａが形成される。
ォトレジスト膜８Ａをマスクとして第２ポリシリコン膜
７をエッチングしてゲート電極９Ａを形成する。次でマ
スクとして用いた第２フォトレジスト膜８Ａを除去す
る。このようにしてメモリセル領域１０にメモリセルト
ランジスタ用の浮遊ゲート電極４Ａと制御ゲート電極７
Ａが、そして周辺回路領域１１にＭＯＳトランジスタの
ゲート電極９Ａが形成される。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の不揮発性半導体記憶装置の製造方法では、メモ
リセルトランジスタとＭＯＳトランジスタのゲート電極
層の構成が全く異なる為、微細加工技術が必要なメモリ
セルトランジスタとＭＯＳトランジスタのゲート電極の
形成は別々に行う必要があり、製造工程が長くなるとい
う問題点があった。
た従来の不揮発性半導体記憶装置の製造方法では、メモ
リセルトランジスタとＭＯＳトランジスタのゲート電極
層の構成が全く異なる為、微細加工技術が必要なメモリ
セルトランジスタとＭＯＳトランジスタのゲート電極の
形成は別々に行う必要があり、製造工程が長くなるとい
う問題点があった。
【０００７】本発明の目的は、製造工程を短縮すること
のできる不揮発性半導体記憶装置及びその製造方法を提
供することにある。
のできる不揮発性半導体記憶装置及びその製造方法を提
供することにある。
【０００８】
【課題を解決するための手段】第１の発明の不揮発性半
導体記憶装置は、シリコン基板上に形成されたメモリセ
ル領域と周辺回路領域と、前記メモリセル領域に順次形
成された第１ゲート酸化膜と，第１導電膜からなる浮遊
ゲート電極と，第２ゲート酸化膜と，第２導電膜からな
る制御ゲート電極と、前記周辺回路領域に順次形成され
たゲート酸化膜と，前記第１導電膜と前記第２導電膜の
積層膜からなるゲート電極とを含むことを特徴とするも
のである。
導体記憶装置は、シリコン基板上に形成されたメモリセ
ル領域と周辺回路領域と、前記メモリセル領域に順次形
成された第１ゲート酸化膜と，第１導電膜からなる浮遊
ゲート電極と，第２ゲート酸化膜と，第２導電膜からな
る制御ゲート電極と、前記周辺回路領域に順次形成され
たゲート酸化膜と，前記第１導電膜と前記第２導電膜の
積層膜からなるゲート電極とを含むことを特徴とするも
のである。
【０００９】第２の発明の不揮発性半導体記憶装置の製
造方法は、シリコン基板上にフィールド酸化膜を形成し
メモリセル領域と周辺回路領域とを区画する工程と、前
記フィールド酸化膜を含む全面に第１ゲート酸化膜と第
１導電膜と第２ゲート酸化膜とを順次形成する工程と、
前記メモリセル領域の前記第２ゲート酸化膜上を第１フ
ォトレジスト膜で覆ったのち前記周辺回路領域の前記第
２ゲート酸化膜をエッチングして除去する工程と、マス
クとして用いた前記第１フォトレジスト膜を除去したの
ち全面に第２導電膜を形成する工程と、全面に第２フォ
トレジスト膜を形成したのちパターニングし前記第２導
電膜上のゲート電極形成領域に残す工程と、残された前
記第２フォトレジスト膜をマスクとし前記第２導電膜と
前記第２ゲート酸化膜と前記第１導電膜とをエッチング
し前記メモリセル領域に前記第１導電膜からなる浮遊ゲ
ート電極と前記第２導電膜からなる制御電極を、又前記
周辺回路領域に前記第１導電膜と前記第２導電膜の積層
膜からなるゲート電極とを同時に形成する工程とを含む
ことを特徴とするものである。
造方法は、シリコン基板上にフィールド酸化膜を形成し
メモリセル領域と周辺回路領域とを区画する工程と、前
記フィールド酸化膜を含む全面に第１ゲート酸化膜と第
１導電膜と第２ゲート酸化膜とを順次形成する工程と、
前記メモリセル領域の前記第２ゲート酸化膜上を第１フ
ォトレジスト膜で覆ったのち前記周辺回路領域の前記第
２ゲート酸化膜をエッチングして除去する工程と、マス
クとして用いた前記第１フォトレジスト膜を除去したの
ち全面に第２導電膜を形成する工程と、全面に第２フォ
トレジスト膜を形成したのちパターニングし前記第２導
電膜上のゲート電極形成領域に残す工程と、残された前
記第２フォトレジスト膜をマスクとし前記第２導電膜と
前記第２ゲート酸化膜と前記第１導電膜とをエッチング
し前記メモリセル領域に前記第１導電膜からなる浮遊ゲ
ート電極と前記第２導電膜からなる制御電極を、又前記
周辺回路領域に前記第１導電膜と前記第２導電膜の積層
膜からなるゲート電極とを同時に形成する工程とを含む
ことを特徴とするものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｃ）は本発明の一実施例を
説明する為の半導体チップの断面図である。
て説明する。図１（ａ）〜（ｃ）は本発明の一実施例を
説明する為の半導体チップの断面図である。
【００１１】まず図１（ａ）に示すように、シリコン基
板１上に選択酸化法によりフィールド酸化膜２を形成し
てメモリセル領域１０と周辺回路領域１１を区画する。
次に熱酸化法による厚さ１０〜５０ｎｍの第１ゲート酸
化膜３とＣＶＤ法による厚さ０．２〜０．３μｍの第１
ポリシリコン膜４及び熱酸化法又はＣＶＤ法による厚さ
１０〜５０ｎｍの第２ゲート酸化膜５を順次形成する。
次で全面に第１フォトレジスト膜６を形成したのちパタ
ーニングしメモリセル領域１０のみに残す。
板１上に選択酸化法によりフィールド酸化膜２を形成し
てメモリセル領域１０と周辺回路領域１１を区画する。
次に熱酸化法による厚さ１０〜５０ｎｍの第１ゲート酸
化膜３とＣＶＤ法による厚さ０．２〜０．３μｍの第１
ポリシリコン膜４及び熱酸化法又はＣＶＤ法による厚さ
１０〜５０ｎｍの第２ゲート酸化膜５を順次形成する。
次で全面に第１フォトレジスト膜６を形成したのちパタ
ーニングしメモリセル領域１０のみに残す。
【００１２】次に図１（ｂ）に示すように、この第１フ
ォトレジスト膜６をマスクとし、例えばフッ酸系溶液を
用いるウエットエッチングにより周辺回路領域１１の第
２ゲート酸化膜５を除去する。次でこの第１フォトレジ
スト膜６を除去したのちＣＶＤ法により全面に第２ポリ
シリコン膜７を０．２〜０．４μｍの厚さに形成する。
続いて全面に第２フォトレジスト膜８を形成したのちパ
ターニングし、メモリセル領域１０及び周辺回路領域１
１内のゲート電極形成部のみに残す。
ォトレジスト膜６をマスクとし、例えばフッ酸系溶液を
用いるウエットエッチングにより周辺回路領域１１の第
２ゲート酸化膜５を除去する。次でこの第１フォトレジ
スト膜６を除去したのちＣＶＤ法により全面に第２ポリ
シリコン膜７を０．２〜０．４μｍの厚さに形成する。
続いて全面に第２フォトレジスト膜８を形成したのちパ
ターニングし、メモリセル領域１０及び周辺回路領域１
１内のゲート電極形成部のみに残す。
【００１３】次に図１（ｃ）に示すように、この第２フ
ォトレジスト膜８をマスクとし第２ポリシリコン膜７，
第２ゲート電極５及び第１ポリシリコン膜４をドライエ
ッチングし、メモリセル領域１０にメモリセルトランジ
スタ用の浮遊ゲート電極４Ａ及び制御ゲート電極７Ａ
を、そして周辺回路領域１１に第１，第２ポリシリコン
膜４，７からなるＭＯＳトランジスタ用のゲート電極９
を形成する。
ォトレジスト膜８をマスクとし第２ポリシリコン膜７，
第２ゲート電極５及び第１ポリシリコン膜４をドライエ
ッチングし、メモリセル領域１０にメモリセルトランジ
スタ用の浮遊ゲート電極４Ａ及び制御ゲート電極７Ａ
を、そして周辺回路領域１１に第１，第２ポリシリコン
膜４，７からなるＭＯＳトランジスタ用のゲート電極９
を形成する。
【００１４】このように本実施例によれば、周辺回路領
域上の第２ゲート酸化膜５を除去するという簡単な工程
を追加することにより、高度の加工技術及び精度を必要
とするメモリセルトランジスタ用の浮遊ゲート電極４Ａ
及び制御ゲート電極７ＡとＭＯＳトランジスタ用のゲー
ト電極９を同一工程でパターニングできる為従来に比べ
ゲート電極形成工程を短くすることができる。
域上の第２ゲート酸化膜５を除去するという簡単な工程
を追加することにより、高度の加工技術及び精度を必要
とするメモリセルトランジスタ用の浮遊ゲート電極４Ａ
及び制御ゲート電極７ＡとＭＯＳトランジスタ用のゲー
ト電極９を同一工程でパターニングできる為従来に比べ
ゲート電極形成工程を短くすることができる。
【００１５】尚、上記実施例では第１及び第２導電膜に
ポリシリコン膜を用いた場合について説明したが、これ
らのポリシリコン膜には不純物を含ませてもよく、又第
２導電膜にタングステンシリサイド等の他の材料を用い
ることもできる。
ポリシリコン膜を用いた場合について説明したが、これ
らのポリシリコン膜には不純物を含ませてもよく、又第
２導電膜にタングステンシリサイド等の他の材料を用い
ることもできる。
【００１６】
【発明の効果】以上説明したように本発明は、周辺回路
領域の第１導電膜上の第２ゲート酸化膜を除去した後全
面に第２導電膜を形成することにより、メモリセル領域
に形成するメモリセル用の浮遊ゲート電極と制御ゲート
電極及び周辺回路領域に形成するＭＯＳトランジスタ用
のゲート電極を同一工程でパターニングできる。この
為、高度の加工技術及び精度を有するゲート電極のパタ
ーニング工程を、従来より１回減少させることができる
という効果がある。
領域の第１導電膜上の第２ゲート酸化膜を除去した後全
面に第２導電膜を形成することにより、メモリセル領域
に形成するメモリセル用の浮遊ゲート電極と制御ゲート
電極及び周辺回路領域に形成するＭＯＳトランジスタ用
のゲート電極を同一工程でパターニングできる。この
為、高度の加工技術及び精度を有するゲート電極のパタ
ーニング工程を、従来より１回減少させることができる
という効果がある。
【図１】本発明の一実施例を説明する為の半導体チップ
の断面図。
の断面図。
【図２】従来の不揮発性半導体記憶装置の製造方法を説
明する為の半導体チップの断面図。
明する為の半導体チップの断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ 第１ゲート酸化膜 ４ 第１ポリシリコン膜 ４Ａ 浮遊ゲート電極 ５ 第２ゲート酸化膜 ６，６Ａ 第１フォトレジスト膜 ７ 第２ポリシリコン膜 ７Ａ 制御ゲート電極 ８，８Ａ 第２フォトレジスト膜 ９，９Ａ ゲート電極 １０ メモリセル領域 １１ 周辺回路領域
Claims (2)
- 【請求項１】 シリコン基板上に形成されたメモリセル
領域と周辺回路領域と、前記メモリセル領域に順次形成
された第１ゲート酸化膜と，第１導電膜からなる浮遊ゲ
ート電極と，第２ゲート酸化膜と，第２導電膜からなる
制御ゲート電極と、前記周辺回路領域に順次形成された
ゲート酸化膜と，前記第１導電膜と前記第２導電膜の積
層膜からなるゲート電極とを含むことを特徴とする不揮
発性半導体記憶装置。 - 【請求項２】 シリコン基板上にフィールド酸化膜を形
成しメモリセル領域と周辺回路領域とを区画する工程
と、前記フィールド酸化膜を含む全面に第１ゲート酸化
膜と第１導電膜と第２ゲート酸化膜とを順次形成する工
程と、前記メモリセル領域の前記第２ゲート酸化膜上を
第１フォトレジスト膜で覆ったのち前記周辺回路領域の
前記第２ゲート酸化膜をエッチングして除去する工程
と、マスクとして用いた前記第１フォトレジスト膜を除
去したのち全面に第２導電膜を形成する工程と、全面に
第２フォトレジスト膜を形成したのちパターニングし前
記第２導電膜上のゲート電極形成領域に残す工程と、残
された前記第２フォトレジスト膜をマスクとし前記第２
導電膜と前記第２ゲート酸化膜と前記第１導電膜とをエ
ッチングし前記メモリセル領域に前記第１導電膜からな
る浮遊ゲート電極と前記第２導電膜からなる制御電極
を、又前記周辺回路領域に前記第１導電膜と前記第２導
電膜の積層膜からなるゲート電極とを同時に形成する工
程とを含むことを特徴とする不揮発性半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103742A JPH08298314A (ja) | 1995-04-27 | 1995-04-27 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103742A JPH08298314A (ja) | 1995-04-27 | 1995-04-27 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298314A true JPH08298314A (ja) | 1996-11-12 |
Family
ID=14362069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103742A Pending JPH08298314A (ja) | 1995-04-27 | 1995-04-27 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08298314A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0892430A1 (en) * | 1997-07-16 | 1999-01-20 | STMicroelectronics S.r.l. | Process for manufacturing an integrated circuit comprising an array of memory cells |
| US6340611B1 (en) | 1997-06-27 | 2002-01-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US6420754B2 (en) | 2000-02-28 | 2002-07-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
| JPH06232415A (ja) * | 1993-01-29 | 1994-08-19 | Nippon Steel Corp | 半導体装置の製造方法 |
-
1995
- 1995-04-27 JP JP7103742A patent/JPH08298314A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974677A (ja) * | 1982-10-22 | 1984-04-27 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
| JPH06232415A (ja) * | 1993-01-29 | 1994-08-19 | Nippon Steel Corp | 半導体装置の製造方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7179711B2 (en) | 1997-03-28 | 2007-02-20 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7195976B2 (en) | 1997-03-28 | 2007-03-27 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7304345B2 (en) | 1997-03-28 | 2007-12-04 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7528036B2 (en) | 1997-03-28 | 2009-05-05 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7692234B2 (en) | 1997-03-28 | 2010-04-06 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US6340611B1 (en) | 1997-06-27 | 2002-01-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| KR100350359B1 (ko) * | 1997-06-27 | 2002-11-18 | 가부시끼가이샤 도시바 | 불휘발성반도체메모리장치 |
| EP0892430A1 (en) * | 1997-07-16 | 1999-01-20 | STMicroelectronics S.r.l. | Process for manufacturing an integrated circuit comprising an array of memory cells |
| US5976933A (en) * | 1997-07-16 | 1999-11-02 | Sgs-Thomson Microelectronics S.R.L. | Process for manufacturing an integrated circuit comprising an array of memory cells |
| US6353243B1 (en) | 1997-07-16 | 2002-03-05 | Sgs-Thomson Microelectronics S.R.L. | Process for manufacturing an integrated circuit comprising an array of memory cells |
| US6420754B2 (en) | 2000-02-28 | 2002-07-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101099948B1 (ko) | 반도체 디바이스 제조 방법 | |
| JPH05343370A (ja) | 微細パタ−ンの形成方法 | |
| JP2002343879A (ja) | 半導体装置及びその製造方法 | |
| JP2002359352A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP3049490B2 (ja) | 半導体装置の製造方法 | |
| JP2003031557A (ja) | 半導体装置の製造方法 | |
| JPH08298314A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US7015148B1 (en) | Reduce line end pull back by exposing and etching space after mask one trim and etch | |
| JP2001176983A (ja) | 半導体装置及びその製造方法 | |
| JP3090838B2 (ja) | 半導体装置の製造方法 | |
| JP2001326287A (ja) | 半導体装置の製造方法 | |
| JPH0671070B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2003188371A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3271090B2 (ja) | 半導体装置の製法 | |
| JPH06224161A (ja) | 半導体装置の製造方法 | |
| JP2754202B2 (ja) | 半導体素子の製造方法 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JPH0327521A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| TWI289907B (en) | Method for fabricating metal oxide semiconductor transistor and memory device memory cell array thereof | |
| JPH0410662A (ja) | 半導体装置の製造方法 | |
| KR100281038B1 (ko) | 반도체 메모리장치 제조방법 | |
| JPS6211514B2 (ja) | ||
| KR100277875B1 (ko) | 커패시터 제조방법 | |
| JPH0653519A (ja) | 半導体不揮発性メモリおよびその製造方法 | |
| KR100547241B1 (ko) | 듀얼 게이트 유전체를 갖는 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970701 |