JPH06232415A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06232415A JPH06232415A JP5034712A JP3471293A JPH06232415A JP H06232415 A JPH06232415 A JP H06232415A JP 5034712 A JP5034712 A JP 5034712A JP 3471293 A JP3471293 A JP 3471293A JP H06232415 A JPH06232415 A JP H06232415A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 製造工程上の制約を加えることなく効率良
く、かつ歩留まり良く、適切な膜厚の最上層酸化膜を有
する半導体装置を製造する方法を提供することを目的と
する。 【構成】 本発明において、半導体装置の誘電体多層構
造膜５の形成方法は、シリコン窒化膜５ｂを形成する第
一の工程と、この第一の工程の後、該シリコン窒化膜５
ｂ上に気相堆積法によりシリコン酸化膜５ｃを形成する
第二の工程と、この第二の工程の後、熱処理を行う第三
の工程と、この第三の工程の後、前記シリコン酸化膜５
ｃを洗浄する第四の工程と、この第四の工程の後、前記
シリコン酸化膜５ｃ上に制御ゲート電極７Ａを形成する
第五の工程とを有する。
く、かつ歩留まり良く、適切な膜厚の最上層酸化膜を有
する半導体装置を製造する方法を提供することを目的と
する。 【構成】 本発明において、半導体装置の誘電体多層構
造膜５の形成方法は、シリコン窒化膜５ｂを形成する第
一の工程と、この第一の工程の後、該シリコン窒化膜５
ｂ上に気相堆積法によりシリコン酸化膜５ｃを形成する
第二の工程と、この第二の工程の後、熱処理を行う第三
の工程と、この第三の工程の後、前記シリコン酸化膜５
ｃを洗浄する第四の工程と、この第四の工程の後、前記
シリコン酸化膜５ｃ上に制御ゲート電極７Ａを形成する
第五の工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に導電体層の下に誘電体多層構造膜を具備し
た半導体装置の製造方法に関するものである。
に関し、特に導電体層の下に誘電体多層構造膜を具備し
た半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い該装
置の導電体層に微細な加工を施さなくてはならなくなっ
ており、それにつれて該装置の清浄度を維持する必要性
も高まっている。そこで、汚染物質の付着する恐れのあ
る、例えばレジスト塗布のある製造工程の後では、導電
体層の形成前に最上層の酸化膜表面を洗浄してレジスト
を除去する必要が生じているが、この洗浄の際、最上層
に形成された酸化膜の一部が洗浄液体中に溶出して失わ
れる。
置の導電体層に微細な加工を施さなくてはならなくなっ
ており、それにつれて該装置の清浄度を維持する必要性
も高まっている。そこで、汚染物質の付着する恐れのあ
る、例えばレジスト塗布のある製造工程の後では、導電
体層の形成前に最上層の酸化膜表面を洗浄してレジスト
を除去する必要が生じているが、この洗浄の際、最上層
に形成された酸化膜の一部が洗浄液体中に溶出して失わ
れる。
【０００３】従来の、導電体層の下に誘電体多層構造膜
を具備した半導体装置の製造方法においては、特公平２
−１８８９６９号に記載のように、該誘電体多層構造膜
の最上層酸化膜の膜厚を目標の膜厚にするために、上記
洗浄で失われる膜厚を見積もって該最上層酸化膜を熱酸
化で過剰に形成するか、或いは該最上層酸化膜を形成し
た直後に、上記洗浄をすることなく導電体層を形成して
いた。
を具備した半導体装置の製造方法においては、特公平２
−１８８９６９号に記載のように、該誘電体多層構造膜
の最上層酸化膜の膜厚を目標の膜厚にするために、上記
洗浄で失われる膜厚を見積もって該最上層酸化膜を熱酸
化で過剰に形成するか、或いは該最上層酸化膜を形成し
た直後に、上記洗浄をすることなく導電体層を形成して
いた。
【０００４】
【発明が解決しようとする課題】従来の、導電体層の下
に誘電体多層構造膜を具備した半導体装置の製造方法に
おいては、最上層酸化膜の膜厚を目標の膜厚にするため
に、上記洗浄で失われる膜厚を見積もって最上層の酸化
膜を熱酸化で過剰に形成するか、或いは最上層の酸化膜
を形成した直後に、前記洗浄をすることなく導電体層を
形成していた。しかしながら、最上層の酸化膜を形成す
るために長時間にわたって熱酸化処理を行うことは、最
上層の酸化膜を形成する工程までに形成された素子の信
頼性を低下させる。
に誘電体多層構造膜を具備した半導体装置の製造方法に
おいては、最上層酸化膜の膜厚を目標の膜厚にするため
に、上記洗浄で失われる膜厚を見積もって最上層の酸化
膜を熱酸化で過剰に形成するか、或いは最上層の酸化膜
を形成した直後に、前記洗浄をすることなく導電体層を
形成していた。しかしながら、最上層の酸化膜を形成す
るために長時間にわたって熱酸化処理を行うことは、最
上層の酸化膜を形成する工程までに形成された素子の信
頼性を低下させる。
【０００５】また、例えば、最上層酸化膜形成後、導電
体層形成前にイオン注入する場合、最上層酸化膜上にレ
ジストを塗布しなければならず、イオン注入後このレジ
ストを除去した後最上層酸化膜を洗浄する必要がある。
従って、最上層酸化膜を形成した直後に、上記洗浄をす
ることなく導電体層を形成する場合は、最上層酸化膜形
成後、導電体層形成前にイオン注入することはできな
い。よってこの場合は、導電体層形成後、イオン注入予
定部分上の導電体層を剥離し、イオン注入後再度その剥
離した導電体層を形成しなければならず、製造工程数が
増加し、効率が悪くなるという問題があった。
体層形成前にイオン注入する場合、最上層酸化膜上にレ
ジストを塗布しなければならず、イオン注入後このレジ
ストを除去した後最上層酸化膜を洗浄する必要がある。
従って、最上層酸化膜を形成した直後に、上記洗浄をす
ることなく導電体層を形成する場合は、最上層酸化膜形
成後、導電体層形成前にイオン注入することはできな
い。よってこの場合は、導電体層形成後、イオン注入予
定部分上の導電体層を剥離し、イオン注入後再度その剥
離した導電体層を形成しなければならず、製造工程数が
増加し、効率が悪くなるという問題があった。
【０００６】そこで本発明は、最上層酸化膜を長時間に
わたる熱酸化により過剰に形成する必要がなく最上層酸
化膜形成までに形成された素子、殊にトンネルゲート酸
化膜などに対する悪影響が極めて少なく、かつ、最上層
酸化膜を形成した直後に、洗浄処理をせずに導電体層を
形成するという製造工程上の制約を加えることなく適切
な膜厚の最上層酸化膜を有する半導体装置を効率良く製
造する方法を提供することを目的とする。
わたる熱酸化により過剰に形成する必要がなく最上層酸
化膜形成までに形成された素子、殊にトンネルゲート酸
化膜などに対する悪影響が極めて少なく、かつ、最上層
酸化膜を形成した直後に、洗浄処理をせずに導電体層を
形成するという製造工程上の制約を加えることなく適切
な膜厚の最上層酸化膜を有する半導体装置を効率良く製
造する方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、導電体層の下に誘電体多層構造膜
を具備した半導体装置の製造方法において、該誘電体多
層構造膜の形成方法は、窒化膜を形成する第一の工程
と、この第一の工程の後、該窒化膜上に気相堆積法によ
り酸化膜を形成する第二の工程と、この第二の工程の
後、熱処理を行う第三の工程と、この第三の工程の後、
前記酸化膜を洗浄する第四の工程と、この第四の工程の
後、前記酸化膜上に導電体層を形成する第五の工程とを
有している。
ために、本発明では、導電体層の下に誘電体多層構造膜
を具備した半導体装置の製造方法において、該誘電体多
層構造膜の形成方法は、窒化膜を形成する第一の工程
と、この第一の工程の後、該窒化膜上に気相堆積法によ
り酸化膜を形成する第二の工程と、この第二の工程の
後、熱処理を行う第三の工程と、この第三の工程の後、
前記酸化膜を洗浄する第四の工程と、この第四の工程の
後、前記酸化膜上に導電体層を形成する第五の工程とを
有している。
【０００８】また、前記第一の工程は、第二の酸化膜を
形成し、該第二の酸化膜上に前記窒化膜を形成する工程
を含んでいる。
形成し、該第二の酸化膜上に前記窒化膜を形成する工程
を含んでいる。
【０００９】また、前記第一の工程の前に、予め下部電
極を形成しておき、該下部電極上に前記窒化膜を形成し
ている。
極を形成しておき、該下部電極上に前記窒化膜を形成し
ている。
【００１０】また、前記第一の工程の前に、予め下部電
極を形成しておき、該下部電極上に前記第二の酸化膜を
形成している。
極を形成しておき、該下部電極上に前記第二の酸化膜を
形成している。
【００１１】また、半導体装置が、前記誘電体多層構造
膜で構成されているコンデンサー素子を具備している。
膜で構成されているコンデンサー素子を具備している。
【００１２】また、半導体装置が、前記誘電体多層構造
膜で構成される電極間絶縁膜を具備した不揮発性半導体
記憶装置を含んでいる。
膜で構成される電極間絶縁膜を具備した不揮発性半導体
記憶装置を含んでいる。
【００１３】また、前記酸化膜がシリコン酸化膜を含ん
でいる。
でいる。
【００１４】また、前記第二の酸化膜がシリコン酸化膜
を含んでいる。
を含んでいる。
【００１５】また、前記第四の工程は、フッ酸を含む液
体を用いて前記酸化膜を洗浄する工程を含んでいる。
体を用いて前記酸化膜を洗浄する工程を含んでいる。
【００１６】
【作用】本発明に係る半導体装置の製造方法は、前記誘
電体多層構造膜の形成において、窒化膜形成後、該窒化
膜上に酸化膜を気相堆積法により形成することにより、
該酸化膜形成までに形成された素子の信頼性を維持し、
かつ、該酸化膜形成後、例えば、該酸化膜上にレジスト
を塗布し、イオン注入後このレジストを除去した後該酸
化膜を洗浄し、導電体層を形成するということも可能と
なり製造効率の向上を図ることができる。更に、前記酸
化膜形成後熱処理を行うことにより、該酸化膜が前記窒
化膜の欠陥を埋め、電流の漏洩を強力に抑制し、絶縁耐
圧を向上し、誘電体膜が短期間で劣化することを防止す
る効果を示すようになると共に、その後の該酸化膜の洗
浄工程において、該酸化膜が洗浄液体中に溶出しにくな
る。
電体多層構造膜の形成において、窒化膜形成後、該窒化
膜上に酸化膜を気相堆積法により形成することにより、
該酸化膜形成までに形成された素子の信頼性を維持し、
かつ、該酸化膜形成後、例えば、該酸化膜上にレジスト
を塗布し、イオン注入後このレジストを除去した後該酸
化膜を洗浄し、導電体層を形成するということも可能と
なり製造効率の向上を図ることができる。更に、前記酸
化膜形成後熱処理を行うことにより、該酸化膜が前記窒
化膜の欠陥を埋め、電流の漏洩を強力に抑制し、絶縁耐
圧を向上し、誘電体膜が短期間で劣化することを防止す
る効果を示すようになると共に、その後の該酸化膜の洗
浄工程において、該酸化膜が洗浄液体中に溶出しにくな
る。
【００１７】
【実施例】図１及び図２は、本発明を不揮発性半導体記
憶装置に実施した一例を示す概略工程断面図である。な
お、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）はメモ
リセル部の製造工程を示す概略断面図であり、図２
（ａ′）、（ｂ′）は周辺部トランジスタの製造工程を
示す概略断面図である。また、図３は、本発明を実施し
て完成した不揮発性半導体記憶装置の断面概略図であ
り、図３（ａ）はメモリセル部を、図３（ｂ）は周辺回
路部トランジスタをそれぞれ示している。
憶装置に実施した一例を示す概略工程断面図である。な
お、図１（ａ）、（ｂ）及び図２（ａ）、（ｂ）はメモ
リセル部の製造工程を示す概略断面図であり、図２
（ａ′）、（ｂ′）は周辺部トランジスタの製造工程を
示す概略断面図である。また、図３は、本発明を実施し
て完成した不揮発性半導体記憶装置の断面概略図であ
り、図３（ａ）はメモリセル部を、図３（ｂ）は周辺回
路部トランジスタをそれぞれ示している。
【００１８】図３（ａ）に示すように、メモリセル部に
はｐ型シリコン基板１の表面に素子分離酸化膜２が形成
されている。素子分離酸化膜２に囲まれた素子領域の表
面にはトンネルゲート酸化膜３ａが形成されている。ま
た、トンネルゲート酸化膜３ａの上には多結晶シリコン
の浮遊ゲート電極４が形成されている。本不揮発性半導
体装置は、この浮遊ゲート電極４に電荷を蓄積している
か否かで、記憶状態を保持する。記憶状態の制御は、ト
ンネルゲート酸化膜３ａを介して電荷を移動させて行
う。よって、図３（ｂ）に示す周辺回路部トランジスタ
のゲート酸化膜３ｂの膜厚が２５ｎｍ程度であるのに対
して、メモリセル部のトンネルゲート酸化膜３ａの膜厚
は１５ｎｍ程度と薄い。
はｐ型シリコン基板１の表面に素子分離酸化膜２が形成
されている。素子分離酸化膜２に囲まれた素子領域の表
面にはトンネルゲート酸化膜３ａが形成されている。ま
た、トンネルゲート酸化膜３ａの上には多結晶シリコン
の浮遊ゲート電極４が形成されている。本不揮発性半導
体装置は、この浮遊ゲート電極４に電荷を蓄積している
か否かで、記憶状態を保持する。記憶状態の制御は、ト
ンネルゲート酸化膜３ａを介して電荷を移動させて行
う。よって、図３（ｂ）に示す周辺回路部トランジスタ
のゲート酸化膜３ｂの膜厚が２５ｎｍ程度であるのに対
して、メモリセル部のトンネルゲート酸化膜３ａの膜厚
は１５ｎｍ程度と薄い。
【００１９】浮遊ゲート電極４の上には誘電体多層構造
膜５が形成されている。この誘電体多層構造膜５は、浮
遊ゲート電極４側から１５ｎｍ程度のシリコン酸化膜５
ａ、１２ｎｍ程度のシリコン窒化膜５ｂ、減圧化学的気
相成長法で形成したシリコン酸化膜５ｃの三層からなっ
ている。誘電体多層構造膜５は、浮遊ゲート４に電荷が
蓄積されているときは外部に放出しないように、蓄積さ
れていないときは外部から注入されないように、電流の
漏洩を抑制しうるものでなくてはならない。減圧化学的
気相成長法で形成したシリコン酸化膜５ｃによって、誘
電体多層構造膜５を構成する最上層の酸化膜は十分な膜
厚に形成されている。
膜５が形成されている。この誘電体多層構造膜５は、浮
遊ゲート電極４側から１５ｎｍ程度のシリコン酸化膜５
ａ、１２ｎｍ程度のシリコン窒化膜５ｂ、減圧化学的気
相成長法で形成したシリコン酸化膜５ｃの三層からなっ
ている。誘電体多層構造膜５は、浮遊ゲート４に電荷が
蓄積されているときは外部に放出しないように、蓄積さ
れていないときは外部から注入されないように、電流の
漏洩を抑制しうるものでなくてはならない。減圧化学的
気相成長法で形成したシリコン酸化膜５ｃによって、誘
電体多層構造膜５を構成する最上層の酸化膜は十分な膜
厚に形成されている。
【００２０】誘電体多層構造膜５の上には、制御ゲート
電極７Ａが形成されている。制御ゲート電極７Ａは、リ
ンを拡散させて電気抵抗を低減した多結晶シリコン７ａ
とタングステンシリサイド７ｂから構成されている。本
不揮発性半導体装置は、制御ゲート７Ａにかける電位に
よって記憶状態の書き込み、消去、読み出しを制御す
る。
電極７Ａが形成されている。制御ゲート電極７Ａは、リ
ンを拡散させて電気抵抗を低減した多結晶シリコン７ａ
とタングステンシリサイド７ｂから構成されている。本
不揮発性半導体装置は、制御ゲート７Ａにかける電位に
よって記憶状態の書き込み、消去、読み出しを制御す
る。
【００２１】本不揮発性半導体装置の製造においては、
メモリセル部の制御ゲート電極７Ａと周辺回路部トラン
ジスタのゲート電極７Ｂとを同時に形成している。これ
は、製造工程の短縮を実現し、製品不良率と製造原価の
低減に寄与している。制御ゲート電極７Ａ及びゲート電
極７Ｂの上には、絶縁層としてシリコン酸化膜８、９が
形成されている。
メモリセル部の制御ゲート電極７Ａと周辺回路部トラン
ジスタのゲート電極７Ｂとを同時に形成している。これ
は、製造工程の短縮を実現し、製品不良率と製造原価の
低減に寄与している。制御ゲート電極７Ａ及びゲート電
極７Ｂの上には、絶縁層としてシリコン酸化膜８、９が
形成されている。
【００２２】図１（ａ）は、本発明に係る半導体装置の
製造を実施する直前のメモリセル部の断面図である。こ
こまでの工程で、ｐ型シリコン基板１の表面には素子分
離酸化膜２が形成されている。また、素子分離酸化膜２
に囲まれた素子領域の表面にはトンネルゲート酸化膜３
ａが形成されており、該トンネルゲート酸化膜３ａ上に
は後の加工により浮遊ゲート電極となる多結晶シリコン
４が形成されている。さらに、多結晶シリコン４上に
は、誘電体多層構造膜５の一部として、シリコン酸化膜
５ａが１５ｎｍ程度形成されている。
製造を実施する直前のメモリセル部の断面図である。こ
こまでの工程で、ｐ型シリコン基板１の表面には素子分
離酸化膜２が形成されている。また、素子分離酸化膜２
に囲まれた素子領域の表面にはトンネルゲート酸化膜３
ａが形成されており、該トンネルゲート酸化膜３ａ上に
は後の加工により浮遊ゲート電極となる多結晶シリコン
４が形成されている。さらに、多結晶シリコン４上に
は、誘電体多層構造膜５の一部として、シリコン酸化膜
５ａが１５ｎｍ程度形成されている。
【００２３】本発明では、まず、図１（ｂ）に示すよう
に、シリコン酸化膜５ａ上に減圧化学的気相成長法で、
シリコン窒化膜５ｂを膜厚２０ｎｍ程度形成する。そし
て、該シリコン窒化膜５ｂ上に、減圧化学的気相成長法
でシリコン酸化膜５ｃを形成する。この工程は７００℃
を超える高温を必要とせず、既に形成された部分、特に
トンネルゲート酸化膜３ａに対する影響は小さい。ま
た、このシリコン酸化膜５ｃの膜厚は、この後導電体層
を形成するまでの間に行う洗浄工程で失われるシリコン
酸化膜の厚さに応じて決定することが可能で、本例の場
合７ｎｍとした。
に、シリコン酸化膜５ａ上に減圧化学的気相成長法で、
シリコン窒化膜５ｂを膜厚２０ｎｍ程度形成する。そし
て、該シリコン窒化膜５ｂ上に、減圧化学的気相成長法
でシリコン酸化膜５ｃを形成する。この工程は７００℃
を超える高温を必要とせず、既に形成された部分、特に
トンネルゲート酸化膜３ａに対する影響は小さい。ま
た、このシリコン酸化膜５ｃの膜厚は、この後導電体層
を形成するまでの間に行う洗浄工程で失われるシリコン
酸化膜の厚さに応じて決定することが可能で、本例の場
合７ｎｍとした。
【００２４】次に、９００℃以下の温度で熱処理を行
う。熱酸化で最上層酸化膜を形成する場合、９００℃で
２時間熱酸化を行っても十分な膜厚の酸化膜を形成でき
ないが、本発明では、９００℃で２時間熱処理を行え
ば、所望の酸化膜の特性を得ることができる。
う。熱酸化で最上層酸化膜を形成する場合、９００℃で
２時間熱酸化を行っても十分な膜厚の酸化膜を形成でき
ないが、本発明では、９００℃で２時間熱処理を行え
ば、所望の酸化膜の特性を得ることができる。
【００２５】その後、周辺回路部トランジスタを形成す
るために、レジスト６を塗布する工程を施す。つまり、
まず、メモリセル部のシリコン酸化膜５ｃ上にレジスト
６を形成し、周辺回路部に形成された誘電体多層構造膜
５を除去する。一旦レジスト６を除去し、フッ酸を含む
液体中で半導体ウエハ表面に残留する汚物を洗浄した
後、図２（ａ′）に示すように、周辺回路部トランジス
タに用いるゲート酸化膜３ｂを熱酸化で膜厚２５ｎｍ程
度になるように形成する。その後、図２（ａ）に示すよ
うに、再びレジスト６を塗布して、メモリセル部のシリ
コン酸化膜５ｃ上にレジスト６を形成して、周辺回路部
の半導体シリコン基板１中に硼素、リン等を注入し、周
辺回路部トランジスタが最適の特性を示すように調整し
た後、レジスト６を除去、フッ酸を含む液体中で半導体
ウエハ表面に残留する汚物を洗浄する。これで、図３に
示したメモリセル部の制御ゲート電極７Ａと周辺回路部
トランジスタのゲート電極７Ｂとを同時に形成すること
が可能となる。
るために、レジスト６を塗布する工程を施す。つまり、
まず、メモリセル部のシリコン酸化膜５ｃ上にレジスト
６を形成し、周辺回路部に形成された誘電体多層構造膜
５を除去する。一旦レジスト６を除去し、フッ酸を含む
液体中で半導体ウエハ表面に残留する汚物を洗浄した
後、図２（ａ′）に示すように、周辺回路部トランジス
タに用いるゲート酸化膜３ｂを熱酸化で膜厚２５ｎｍ程
度になるように形成する。その後、図２（ａ）に示すよ
うに、再びレジスト６を塗布して、メモリセル部のシリ
コン酸化膜５ｃ上にレジスト６を形成して、周辺回路部
の半導体シリコン基板１中に硼素、リン等を注入し、周
辺回路部トランジスタが最適の特性を示すように調整し
た後、レジスト６を除去、フッ酸を含む液体中で半導体
ウエハ表面に残留する汚物を洗浄する。これで、図３に
示したメモリセル部の制御ゲート電極７Ａと周辺回路部
トランジスタのゲート電極７Ｂとを同時に形成すること
が可能となる。
【００２６】次に、図２（ｂ）に示すように、メモリセ
ル部の制御ゲート電極７Ａと周辺回路部トランジスタの
ゲート電極７Ｂとを同時に形成する。すなわち、まず減
圧化学的気相成長法により多結晶シリコン層７ａを形成
する。そして、この多結晶シリコン層７ａにリンを十分
に添加し導電性を向上させた後、スパッタリング法によ
りタングステンシリサイド層７ｂを形成する。
ル部の制御ゲート電極７Ａと周辺回路部トランジスタの
ゲート電極７Ｂとを同時に形成する。すなわち、まず減
圧化学的気相成長法により多結晶シリコン層７ａを形成
する。そして、この多結晶シリコン層７ａにリンを十分
に添加し導電性を向上させた後、スパッタリング法によ
りタングステンシリサイド層７ｂを形成する。
【００２７】その後、制御ゲート電極７Ａを形成したい
部分のタングステンシリサイド７ｂ上にレジストを塗布
し、エッチング加工により制御ゲート電極７Ａから浮遊
ゲート電極４までを形成する。そして硼素、リン等を半
導体シリコン基板１中に注入し、メモリセル部及び周辺
回路部が最適の特性を示すように調整し、絶縁膜として
シリコン酸化膜８を制御ゲート電極７Ａ上に形成する。
部分のタングステンシリサイド７ｂ上にレジストを塗布
し、エッチング加工により制御ゲート電極７Ａから浮遊
ゲート電極４までを形成する。そして硼素、リン等を半
導体シリコン基板１中に注入し、メモリセル部及び周辺
回路部が最適の特性を示すように調整し、絶縁膜として
シリコン酸化膜８を制御ゲート電極７Ａ上に形成する。
【００２８】以上、上記実施例においてはシリコンを用
いた不揮発性半導体装置について述べたが、本発明は、
シリコンと限らず、例えば化合物半導体を用いた装置に
も実施できる。また、本発明は、不揮発性半導体装置に
限らず、誘電体多層構造膜を用いている半導体記憶装置
には一般的に実施できることも明らかである。
いた不揮発性半導体装置について述べたが、本発明は、
シリコンと限らず、例えば化合物半導体を用いた装置に
も実施できる。また、本発明は、不揮発性半導体装置に
限らず、誘電体多層構造膜を用いている半導体記憶装置
には一般的に実施できることも明らかである。
【００２９】図４は、本発明に係る半導体装置の製造方
法により作成されたスタックト・キャパシタの誘電体多
層構造膜の絶縁特性を評価した実験結果を示す図であ
る。また、図５は、前記スタックト・キャパシタの概略
断面図である。以下、図４及び図５を用いて、本実験結
果について説明する。本実験におけるスタックト・キャ
パシタは、シリコン酸化膜２′上に形成されている、リ
ンをドープした多結晶シリコン４′上に、減圧化学的気
相成長法により膜厚がそれぞれ５ｎｍ、１０ｎｍ、５ｎ
ｍになるように下層酸化膜、窒化膜、上層酸化膜を形成
した誘電体多層構造膜５を構成し、次いで熱処理を施
し、上部電極７Ｃとして、多結晶シリコン７ａと、更に
その上にタングステンシリサイド７ｂを堆積することに
より作成した。なお、前記上層酸化膜及び下層酸化膜の
形成には、原料としてＴＥＯＳを用いた。本実験におい
ては、上記スタックト・キャパシタの誘電体多層構造膜
５を、下層酸化膜を１０００℃の熱酸化で膜厚１０ｎｍ
形成し、該下層酸化膜上に窒化膜を膜厚１０ｎｍになる
ように形成し、該窒化膜上に上層酸化膜を９００℃熱酸
化で膜厚２ｎｍになるように形成した誘電体多層構造膜
と対比させることにより、絶縁特性を評価した。図４か
ら、上記スタックト・キャパシタの誘電体多層構造膜５
のリーク電流特性は、熱酸化で形成した誘電体多層構造
膜のそれと比較して優れていることが明らかである。更
に、上記スタックト・キャパシタの誘電体多層構造膜５
は、定電界で経時破壊を評価した結果においても良好な
特性を示した。
法により作成されたスタックト・キャパシタの誘電体多
層構造膜の絶縁特性を評価した実験結果を示す図であ
る。また、図５は、前記スタックト・キャパシタの概略
断面図である。以下、図４及び図５を用いて、本実験結
果について説明する。本実験におけるスタックト・キャ
パシタは、シリコン酸化膜２′上に形成されている、リ
ンをドープした多結晶シリコン４′上に、減圧化学的気
相成長法により膜厚がそれぞれ５ｎｍ、１０ｎｍ、５ｎ
ｍになるように下層酸化膜、窒化膜、上層酸化膜を形成
した誘電体多層構造膜５を構成し、次いで熱処理を施
し、上部電極７Ｃとして、多結晶シリコン７ａと、更に
その上にタングステンシリサイド７ｂを堆積することに
より作成した。なお、前記上層酸化膜及び下層酸化膜の
形成には、原料としてＴＥＯＳを用いた。本実験におい
ては、上記スタックト・キャパシタの誘電体多層構造膜
５を、下層酸化膜を１０００℃の熱酸化で膜厚１０ｎｍ
形成し、該下層酸化膜上に窒化膜を膜厚１０ｎｍになる
ように形成し、該窒化膜上に上層酸化膜を９００℃熱酸
化で膜厚２ｎｍになるように形成した誘電体多層構造膜
と対比させることにより、絶縁特性を評価した。図４か
ら、上記スタックト・キャパシタの誘電体多層構造膜５
のリーク電流特性は、熱酸化で形成した誘電体多層構造
膜のそれと比較して優れていることが明らかである。更
に、上記スタックト・キャパシタの誘電体多層構造膜５
は、定電界で経時破壊を評価した結果においても良好な
特性を示した。
【００３０】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、最上層シリコン酸化膜を熱処
理で過剰に形成する必要がないので、該最上層酸化膜形
成までに形成された素子、特にトンネルゲート酸化膜な
どに対する悪影響が少なく、信頼性の高い半導体装置を
実現することができる。
装置の製造方法によれば、最上層シリコン酸化膜を熱処
理で過剰に形成する必要がないので、該最上層酸化膜形
成までに形成された素子、特にトンネルゲート酸化膜な
どに対する悪影響が少なく、信頼性の高い半導体装置を
実現することができる。
【００３１】また、本発明に係る半導体装置の製造方法
においては、最上層酸化膜を形成した直後に、洗浄処理
をせずに導電体層を形成しなければならないという製造
工程上の制約を加える必要がないため、メモリセル部の
制御ゲート電極と周辺部のトランジスタのゲート電極と
を同時に形成することが可能となり、製造工程の短縮及
び製品不良率と製造原価の低減が実現できる。
においては、最上層酸化膜を形成した直後に、洗浄処理
をせずに導電体層を形成しなければならないという製造
工程上の制約を加える必要がないため、メモリセル部の
制御ゲート電極と周辺部のトランジスタのゲート電極と
を同時に形成することが可能となり、製造工程の短縮及
び製品不良率と製造原価の低減が実現できる。
【図１】本発明の一実施例による不揮発性半導体記憶装
置の製造方法を説明するための概略断面図である。
置の製造方法を説明するための概略断面図である。
【図２】本発明の一実施例による不揮発性半導体記憶装
置の製造方法を説明するための概略断面図である。
置の製造方法を説明するための概略断面図である。
【図３】本発明の一実施例により製造された不揮発性半
導体記憶装置の構成を示す概略断面図である。
導体記憶装置の構成を示す概略断面図である。
【図４】本発明に係る半導体装置の製造方法により作成
されたスタックト・キャパシタの誘電体多層構造膜の絶
縁特性を評価した実験結果を示す図である。
されたスタックト・キャパシタの誘電体多層構造膜の絶
縁特性を評価した実験結果を示す図である。
【図５】本発明に係る半導体装置の製造方法により作成
されたスタックト・キャパシタの概略断面図である。
されたスタックト・キャパシタの概略断面図である。
５ 誘電体多層構造膜 ５ａ 第三酸化膜 ５ｂ 窒化膜 ５ｃ 第一酸化膜 ７Ａ 導電体層（制御ゲート電極） ４ 下部電極（浮遊ゲート電極）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｍ 7352−4Ｍ 21/318 Ｍ 7352−4Ｍ 27/115
Claims (9)
- 【請求項１】 導電体層の下に誘電体多層構造膜を具備
した半導体装置の製造方法において、該誘電体多層構造
膜の形成方法は、 窒化膜を形成する第一の工程と、 この第一の工程の後、該窒化膜上に気相堆積法により酸
化膜を形成する第二の工程と、 この第二の工程の後、熱処理を行う第三の工程と、 この第三の工程の後、前記酸化膜を洗浄する第四の工程
と、 この第四の工程の後、前記酸化膜上に導電体層を形成す
る第五の工程とを有する半導体装置の製造方法。 - 【請求項２】 前記第一の工程は、第二の酸化膜を形成
し、該第二の酸化膜上に前記窒化膜を形成する工程を含
むことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第一の工程の前に、予め下部電極を
形成しておき、該下部電極上に前記窒化膜を形成するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第一の工程の前に、予め下部電極を
形成しておき、該下部電極上に前記第二の酸化膜を形成
することを特徴とする請求項２記載の半導体装置の製造
方法。 - 【請求項５】 半導体装置が、前記誘電体多層構造膜で
構成されているコンデンサー素子を具備することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項６】 半導体装置が、前記誘電体多層構造膜で
構成される電極間絶縁膜を具備した不揮発性半導体記憶
装置を含むことを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項７】 前記酸化膜がシリコン酸化膜を含むこと
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項８】 前記第二の酸化膜がシリコン酸化膜を含
むことを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項９】 前記第四の工程は、フッ酸を含む液体を
用いて前記酸化膜を洗浄する工程を含むことを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034712A JPH06232415A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5034712A JPH06232415A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232415A true JPH06232415A (ja) | 1994-08-19 |
Family
ID=12421959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5034712A Withdrawn JPH06232415A (ja) | 1993-01-29 | 1993-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298314A (ja) * | 1995-04-27 | 1996-11-12 | Nec Yamaguchi Ltd | 不揮発性半導体記憶装置及びその製造方法 |
-
1993
- 1993-01-29 JP JP5034712A patent/JPH06232415A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298314A (ja) * | 1995-04-27 | 1996-11-12 | Nec Yamaguchi Ltd | 不揮発性半導体記憶装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |