JPH03257828A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特に７０Å以
下の薄い絶縁膜の形成方法に関する。

（従来の技術） 近年、ＬＳＩの素子の微細化、高集積化が急速に進んで
いる。それに伴い素子内部で用いられているＭＯＳトラ
ンジスタやＭＯＳキャパシタの絶縁膜の薄膜化も進んで
いる。例えば、ＩＭビットＤＲＡＭでは現在トランスフ
ァゲートＭＯＳトランジスタのゲート絶縁膜に２００人
程０のシリコン酸化膜が用いられているが、今後さらに
これが薄膜化することが予想される。しかしながらシリ
コン酸化膜が薄膜化すると、信頼性工種々の問題が生じ
てくる。

その様な問題の一つとして、膜厚７０Å以下のシリコン
酸化膜に特有の低電界領域でのリーク電流増大の現象が
ある。これは、膜厚７０人のシリコン酸化膜に高電界を
一定時間以上、或いは一定回数以上繰り返し印加すると
、低電界領域でのみリーク電流が増加するという現象で
ある。そのデータを第４図および第５図に示す。第４図
は、ｎ型シリコン基板に熱酸化により形成した５７人の
シリコン酸化膜について、一定時間以上高電界を印加し
た後の、電界とリーク電流の関係を測定した結果である
。図から明らかなように、低電界領域でのみリーク電流
が増大している。第５図は膜厚と上述の低電界領域での
リーク電流の飽和値の関係を示している。シリコン酸化
膜の膜厚が９０人ではこのリーク電流増大の現象は全く
問題にならないし、８０人でも実用上はとんど問題にな
らない。膜厚７０Å以下で初めて実用上問題になる。

即ち上述した低電界領域でのリーク電流増大は、種々の
素子でＭＯＳ）ランジスタやＭＯＳキャパシタのゲート
絶縁膜の薄膜化の制限要因となる。

例えば−例として、トンネル酸化膜を用いた電気的書替
え可能な不揮発性半導体メモリであるＥＥＦＲＯＭを挙
げることができる。二のＥＥＦＲＯＭのメモリセルは、
ＭＯＳトランジスタのゲート絶縁膜中に多結晶ンリコン
膜による浮遊ゲートが埋め込まれ、書替え領域にトンネ
ル酸化膜が形成される。そしてこのトンネル酸化膜を介
して基板と浮遊ゲートの間で電荷の授受を行うことによ
り、データ書替えが行われる。データの書き込みおよび
消去時には、トンネル酸化膜に１０ＭＶ／ｃｏ＋以上の
電界が印加される。現在、ＩＭビットＥＥＦＲＯＭでは
、１００人程０のトンネル酸化膜が用いられているが、
更に高集積化するにはトンネル酸化膜の薄膜化が必要で
ある。

しかし、トンネル酸化膜を７０Å以下のシリコン酸化膜
により形成した場合、高電界印加による書き込み、消去
を繰り返すと、低電界領域でのリーク電流が大きくなる
。このことは例えば、読出し時のゲート電圧印加による
低電界でも浮遊ゲートへの電子注入が起こり、ＥＥＦＲ
ＯＭのメモリ保持特性が劣化するという現象として顕在
化する。

（発明か解決しようとする課題） 以上のように、７０Å以下のシリコン酸化膜には、高電
界印加によって低電界領域でのリーク電流が増大し、こ
れが各種半導体素子のゲート絶縁膜の一層の薄膜化に対
する制限要因になるという問題がある。

本発明は、高電界印加による低電界領域でのリーク電流
増大という問題を解決した７０Å以下の絶縁膜形成工程
を含む半導体装置の製造方法を提供することを目的とす
る。

［発明の構成］ （課題を解決するための手段） 本発明の第１の方法は、素子の絶縁膜形成工程として、
膜厚７０Å以下のシリコン酸化膜が形成された半導体基
板を窒化性雰囲気中で熱処理してシリコン窒化酸化膜を
形成する第１の熱処理工程と、その後基板を酸化性雰囲
気中で第１の熱処理工程より高い温度で熱処理する第２
の熱処理工程とを有することを特徴とする。

本発明の第２の方法は、素子の絶縁膜形成工程として、
膜厚７０Å以下のシリコン酸化膜が形成された半導体基
板を窒化性雰囲気中で熱処理してシリコン窒化酸化膜を
形成する第１の熱処理工程と、その後基板を酸化性雰囲
気中で第１の熱処理工程と同程度の温度（好ましくは第
１の熱処理温度に対して±２０℃の範囲）で第１の熱処
理工程より長時間熱処理する第２の熱処理工程とを有す
ることを特徴とする。

（作用） 本発明によれば、上述のような条件でシリコン酸化膜に
対する窒化処理と再酸化処理を組み合わせることにより
、高電界印加による低電界領域のリーク電流増大かない
、膜厚７０Å以下の信頼性の高い絶縁膜（シリコン窒化
酸化膜）を得ることができる。したがってこの方法を各
種素子の薄いゲート絶縁膜形成に適用して、信頼性の高
い半導体装置を得ることができる。

本発明について詳細に検討した結果によれば、具体的に
は以下のような条件に設定することが好ましい。

■最初の酸化膜厚は、１０人〜７０人が好ましい。これ
は、ゲート絶縁膜として良好に機能する１０人未満の均
一厚の膜を歩留まり良く形成するためである。

■窒化する際の温度および時間は、第６図に斜線で示す
領域がよい。なかでも、９５０℃〜１０５０℃、６０秒
〜１２０秒の範囲が好ましい。

これは、９５０℃より低い温度で６０秒より短い窒化条
件では、酸化膜表面にを均一に窒化することができない
からである。また１０５０℃より高い温度で１２０秒よ
り長い窒化条件では、最初の酸化膜が窒化されすぎてし
まい、膜が硬くなってクラックが入ってしまうからであ
る。

■再酸化温度と時間は、９００℃〜１１００℃。

４０分〜３０秒の範囲が好ましい。代表例を挙げれば、
再酸化温度９００℃で４０分、再酸化温度１００℃で３
分、再酸化温度１１００℃で３０秒である。９００℃よ
り低い温度では、窒化酸化膜表面を良好に酸化させるに
は長時間を要し、生産性が悪くなってしまう。また１１
００℃より高い温度では、ウェハ全面を均一に加熱する
のが困難になり、場所によって不均一な膜が形成されて
好ましくない。この範囲でもさらに、第７図に斜線で示
した領域がより好ましい。

（実施例） 以下、本発明の詳細な説明する。

第１図（ａ）〜（ｄ）は、一実施例によるＭＯＳキャパ
シタ形成工程を示す。まず、シリコン基板１１に膜厚約
６０人のシリコン酸化膜１２を形成する（第１図（ａ）
）。このシリコン酸化膜１２は、基板１１を酸素ガス中
に晒して、基板温度８５０℃、１５分の条件で表面を酸
化することにより得られる。次にこの基板１１を、窒化
性雰囲気に晒して第１の熱処理を行う。例えば、ランプ
アニール装置を用い、アンモニアガス中に基板をさらし
て、圧力１気圧、基板温度１０００℃１時間１分の条件
で熱処理する。これにより、シリコン窒化酸化膜１３（
＃化シリコン膜の表面が窒化したもの）が得られる（第
１図（ｂ））。次にこの基板１１を酸化性雰囲気中にさ
らして第２の熱処理を行う。このとき、基板温度を第１
の熱処理工程より高くするか、または基板温度は同程度
で処理時間を長くする。具体的には例えば、ランプアニ
ル装置を用い、酸素ガスにさらして、基板温度１１００
℃１時間１分の条件で熱処理する。或いは、同様にラン
プアニール装置を用いて酸素ガスにさらして、基板温度
１０００℃１時間２０分の条件で熱処理する。これによ
って、シリコン再酸化窒化酸化膜１４（表面が窒化され
た酸化シリコン膜のその窒化面の表面がさらに酸化され
た膜）を得る（第１図（Ｃ））。その後多結晶シリコン
電極１５を、ＣＶＤによる多結晶シリコン膜の堆積。

パターニングによって形成する（第１図（ｄ））。

以上のようにして形成されたＭＯＳキャパシタの特性を
評価した結果を第３図に示す。第３図は、ＭＯＳキャパ
シタに高電圧を繰り返し印加した時の直流電圧電流特性
の変化を示している。なお以上の条件により形成される
再酸化窒化酸化膜１４は、酸化膜換算で膜厚６３人であ
る。再酸化を行っても酸化膜換算膜厚がほとんど変わら
ないのは、窒化処理によって膜が緻密になるためである
。第４図（再酸化窒化酸化膜と同程度の膜厚のシリコン
酸化膜を採用したキャパシタの同様なデータ）と比較し
て明らかなように、この実施例により再酸化した窒化酸
化膜の低電界領域でのリーク電流の増大は、シリコン酸
化膜のみの場合に対して大幅に低減されている。

本発明者等の実験によれば、再酸化の第２の熱処理を行
わない場合には、窒化酸化膜の高電界印加による低電界
領域でのリーク電流の増大が酸化膜のみの場合よりも大
きく増大すること、また再酸化のための第２の熱処理工
程を窒化のための第１の熱処理よりも２０℃程度低い温
度或いは短時間の緩い条件で行った場合には実施例のよ
うな顕著な効果が得られないこと、も確認されている。

第２図（ａ）　〜（ｆ’）は、本発明をＥＥＦＲＯＭに
適用した実施例の製造工程である。まずｐ型シリコン基
板２１にイオン注入を行ってｎ−型層２２を形成する（
第２図（ａ））。次いで基板表面を熱酸化して３００人
のゲート酸化膜２３を形成した後、レジスト２４をパタ
ーン形成する（第２図（ｂ）　）　、そしてレジスト２
４をマスクとしてゲート酸化Ｈ２３の一部を選択エツチ
ングしく第２図（Ｃ）　）　、レジスト２４を除去して
、露出したｎ型層２２上に熱酸化によって膜厚６０人の
シリコン酸化膜からなるトンネル酸化膜２５を形成する
（第２図（ｄ））。その後、先の実施例と同様のプロセ
スで、アンモニアガス雰囲気中での第１の熱処理、続い
て酸素雰囲気中での第２の熱処理を行って、ゲート再酸
化窒化酸化膜２６およびトンネル再酸化窒化酸化膜２７
を形成する（第２図（ｅ））。そしてメモリセル領域に
は浮遊ゲート２８および制御ゲート２９を積層形成し、
選択ゲート部に選択ゲート３０を形成し、さらに不純物
をドープしてドレイン３１およびソース３２のｎ型層を
形成してＥＥＦＲＯＭセルを完成する（第２図（ｆ））
。

この実施例によるＥＥＦＲＯＭの書き替え領域のトンネ
ル再酸化窒化酸化膜２７は、従来のトンネル酸化膜と比
べて書き込みおよび消去時の高電界印加による低電界領
域でのリーク電流の増大が抑制され、したがって優れた
メモリ保持特性が得られる。また選択ゲート部は、ゲー
ト絶縁膜である再酸化窒化酸化膜２６の絶縁耐圧が高く
、しかも界面準位密度が低く、電界や電流ストレスに対
する耐性が高いものとなっている。

以上の実施例で用いた窒化工程後の再酸化工程の条件は
、次のような実験データに基づいて決められた。

第８図は、完成したＭＯＳ型デバイスのストレスリーク
値が窒化温度と再酸化温度との兼ね合いでどの様に変化
するかを調べたデータである。実線Ａは、５７人のシリ
コン酸化膜形成−１０５０’Ｃ（１分）で窒化−８５０
℃〜１１５０℃（２分）で再酸化したものである。破線
Ｂは、５７人のシリコン酸化膜形成−９７０℃（１分）
で窒化＝８５０℃〜１０５０℃（２分）で再酸化したも
のである。−点鎖線は、同様のＭＯＳデバイスで窒化も
再酸化も行わない従来法による場合の値である。この図
から明らかなように、１０５０℃という高い温度でで窒
化した実線Ａのものは、従来法よりストレスリークを低
く抑えることができる。

また、９７０℃で窒化した破線Ｂのものも、９６５℃よ
り高い温度で熱処理することにより、Ａと同様の効果が
得られる。以上により、ストレスリークを低く抑えるに
は窒化温度より高い温度で熱酸化すれば良いことが明ら
かである。なお±５℃程度の温度は測定誤差範囲内と考
えられる。

さらに第９図は、完成したＭＯＳ型デバイスのストレス
リーク値が、窒化時間と再酸化時間の兼ね合いでどの様
に変化するかを調べたデータである。実線Ｃは、５７人
のシリコン酸化膜形成＝３０分（９００℃）の窒化−〇
、５〜１７０分の範囲で種々時間を変えて９００℃で再
酸化したものであり、破線りは、５７人のシリコン酸化
膜形成→５分（１０００℃）の窒化→０．５〜１０分の
範囲で種々時間を変えて１０００℃で再酸化したもので
ある。この図から明らかなように、３０分窒化した実！
ｓＣでは、２５分より長時間再酸化することにより、ス
トレスリークを従来より低い値に抑えることができる。

また、５分間窒化した破線りのものも、４分より長時間
再酸化することにより、Ｃの場合と同様にストレスリー
クを低く抑えることができる。以上により、ストレスリ
ークを低く抑えるには、窒化時間より長時間酸化すれば
良いことが明らかになった。

以上の窒化と再酸化の条件の兼ね合いに依存するストレ
スリークの値は上述したデータ以外の種々の実験により
確認された。

［発明の効果］ 以上述べたように本発明によれば、高電界印加による低
電界領域でのリーク電流の増大を抑制した。膜厚７０λ
以下の優れた絶縁膜を持つ半導体素子を得る事ができる
。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の一実施例によるＭＯＳ
キャパシタの製造工程を示す図、第２図（ａ）　〜（ｒ
）は他の実施例のＥＥＰＲＯＭの製造工程を示す図、 第３図は実施例による低電界領域でのリーク電流低減の
効果を示す図、 第４図および第５図は従来の薄いシリコン酸化膜での低
電界領域でのリーク電流の増大を示す図、第６図は好ま
しい窒化条件の範囲を示す図、第７図は好ましい再酸化
条件の範囲を示す図、第８図は再酸化温度とストレスリ
ークの関係を測定したデータを示す図、 第９図は再酸化時間とストレスリークの関係を測定した
実験データを示す図である。 １１・・・シリコン基板、１２・・・シリコン酸化膜、
１３・・・シリコン窒化酸化膜、１４・・・シリコン再
酸化窒化酸化膜、１５・・・多結晶シリコンゲート電極
、２１・・・シリコン基板、２２・・・ｎ−型層、２３
・・・ゲート酸化膜、２４・・・レジスト、２５・・・
トンネル酸化膜、２６・・・ゲート再酸化窒化酸化膜、
２７・・・トンネル再酸化窒化膜、２８・・・浮遊ゲー
ト、２９・・・制御ゲート、３０・・・選択ゲート、３
１・・・ドレイン、３２・・・ソース。

Claims (2)

【特許請求の範囲】
1. （１）膜厚７０Å以下のシリコン酸化膜が形成された半
   導体基板を窒化性雰囲気中で熱処理してシリコン窒化酸
   化膜を形成する第１の熱処理工程と、前記基板を酸化性
   雰囲気中で前記第１の熱処理工程より高い温度で熱処理
   する第２の熱処理工程と、 を有することを特徴とする半導体装置の製造方法。
2. （２）膜厚７０Å以下のシリコン酸化膜が形成された半
   導体基板を窒化性雰囲気中で熱処理してシリコン窒化酸
   化膜を形成する第１の熱処理工程と、前記基板を酸化性
   雰囲気中で前記第１の熱処理工程と同程度の温度で前記
   第１の熱処理工程より長時間熱処理する第２の熱処理工
   程と、 を有することを特徴とする半導体装置の製造方法。