JPH0982819A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH0982819A JPH0982819A JP7241294A JP24129495A JPH0982819A JP H0982819 A JPH0982819 A JP H0982819A JP 7241294 A JP7241294 A JP 7241294A JP 24129495 A JP24129495 A JP 24129495A JP H0982819 A JPH0982819 A JP H0982819A
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Abstract
(57)【要約】
【構成】多結晶Ｓｉ浮遊ゲート１１２を形成した後、モ
ノシランと亜酸化二窒素を含む混合ガスを原料としたＬ
ＰＣＶＤ法によりＳｉＯ2 膜を形成する。本膜をアンモ
ニア中で熱処理した膜１１４を不揮発性半導体記憶装置
の多結晶Ｓｉ層間絶縁膜に用いる。 【効果】浮遊ゲート端部での電界集中効果が緩和され
て、リーク電流が減少し、電荷保持特性の向上が図れ
る。また、従来のＯＮＯ膜より低温で多結晶Ｓｉ層間絶
縁膜が形成できるので拡散層の不純物分布を動かすこと
がなく、不揮発性記憶装置の高集積化が図れる。
ノシランと亜酸化二窒素を含む混合ガスを原料としたＬ
ＰＣＶＤ法によりＳｉＯ2 膜を形成する。本膜をアンモ
ニア中で熱処理した膜１１４を不揮発性半導体記憶装置
の多結晶Ｓｉ層間絶縁膜に用いる。 【効果】浮遊ゲート端部での電界集中効果が緩和され
て、リーク電流が減少し、電荷保持特性の向上が図れ
る。また、従来のＯＮＯ膜より低温で多結晶Ｓｉ層間絶
縁膜が形成できるので拡散層の不純物分布を動かすこと
がなく、不揮発性記憶装置の高集積化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
及びその製造方法に係り、特に、多結晶シリコン層間絶
縁膜に二酸化シリコン（ＳｉＯ2 ）単層膜を用い、同膜
にアンモニア(ＮＨ3 )中で熱処理を施すことにより、不
揮発性半導体記憶装置の電荷保持特性の向上を図る技術
に関する。
及びその製造方法に係り、特に、多結晶シリコン層間絶
縁膜に二酸化シリコン（ＳｉＯ2 ）単層膜を用い、同膜
にアンモニア(ＮＨ3 )中で熱処理を施すことにより、不
揮発性半導体記憶装置の電荷保持特性の向上を図る技術
に関する。
【０００２】
【従来の技術】フラッシュメモリに代表される不揮発性
半導体メモリでは、シリコン（Ｓｉ）基板上に形成した
ゲート酸化膜上に多結晶シリコンからなる浮遊ゲートを
形成し、更に絶縁膜を介してその上部に制御ゲートを形
成し、この制御ゲートに基板に対して正の電圧を印加す
ることにより電子を浮遊ゲートに注入し、そのしきい値
電圧の違いから情報の“０”，“１”を判別している。
浮遊ゲートに蓄積された電荷の保持を行う多結晶Ｓｉ層
間絶縁膜には、当初、浮遊ゲート多結晶Ｓｉ膜を熱酸化
することにより形成したＳｉＯ2 膜が用いられていた。
半導体メモリでは、シリコン（Ｓｉ）基板上に形成した
ゲート酸化膜上に多結晶シリコンからなる浮遊ゲートを
形成し、更に絶縁膜を介してその上部に制御ゲートを形
成し、この制御ゲートに基板に対して正の電圧を印加す
ることにより電子を浮遊ゲートに注入し、そのしきい値
電圧の違いから情報の“０”，“１”を判別している。
浮遊ゲートに蓄積された電荷の保持を行う多結晶Ｓｉ層
間絶縁膜には、当初、浮遊ゲート多結晶Ｓｉ膜を熱酸化
することにより形成したＳｉＯ2 膜が用いられていた。
【０００３】しかし、同膜はその絶縁耐圧がＳｉ基板上
に形成した熱酸化膜に比べ低く、電荷保持特性が劣ると
いう問題があった。これは浮遊ゲート多結晶Ｓｉ膜を酸
化した場合、浮遊ゲート上部表面と側壁面によって形成
される端部（以下浮遊ゲート側壁上端部と記す）のＳｉ
Ｏ2 膜厚が浮遊ゲート上部表面や側壁面のＳｉＯ2 膜厚
に比べ薄くなり、この端部に電界が集中してリーク電流
が増大するためである。
に形成した熱酸化膜に比べ低く、電荷保持特性が劣ると
いう問題があった。これは浮遊ゲート多結晶Ｓｉ膜を酸
化した場合、浮遊ゲート上部表面と側壁面によって形成
される端部（以下浮遊ゲート側壁上端部と記す）のＳｉ
Ｏ2 膜厚が浮遊ゲート上部表面や側壁面のＳｉＯ2 膜厚
に比べ薄くなり、この端部に電界が集中してリーク電流
が増大するためである。
【０００４】そのため４メガビット以降のフラッシュメ
モリでは、単層の熱酸化膜に代えて、シリコン窒化（Ｓ
ｉ3Ｎ4）膜をＳｉＯ2 膜で挾んだ積層膜、いわゆるＯＮ
Ｏ膜が多結晶Ｓｉ層間絶縁膜として用いられるようにな
った。これは、誘電率を考慮して酸化膜に換算した膜厚
が同一の場合、ＯＮＯ膜の方が熱酸化膜に比べてリーク
電流が小さく、また、リーク電流の電界強度依存性が小
さいためである。本技術に関連するものは、例えばアイ
・イー・イー・イー トランザクションズ オン エレ
クトロン デバイシズ、第３８巻、１９９１年、３８６
頁から３９１頁（IEEE Transactions on Electron Devi
ces, 38(1991)pp386-391がある。
モリでは、単層の熱酸化膜に代えて、シリコン窒化（Ｓ
ｉ3Ｎ4）膜をＳｉＯ2 膜で挾んだ積層膜、いわゆるＯＮ
Ｏ膜が多結晶Ｓｉ層間絶縁膜として用いられるようにな
った。これは、誘電率を考慮して酸化膜に換算した膜厚
が同一の場合、ＯＮＯ膜の方が熱酸化膜に比べてリーク
電流が小さく、また、リーク電流の電界強度依存性が小
さいためである。本技術に関連するものは、例えばアイ
・イー・イー・イー トランザクションズ オン エレ
クトロン デバイシズ、第３８巻、１９９１年、３８６
頁から３９１頁（IEEE Transactions on Electron Devi
ces, 38(1991)pp386-391がある。
【０００５】
【発明が解決しようとする課題】しかし、フラッシュメ
モリの高集積化に伴い、上記したＯＮＯ膜を多結晶Ｓｉ
層間絶縁膜に用いた場合、新たな問題を生じることにな
った。一つは素子の微細化に伴うプロセス温度の低減で
ある。ＯＮＯ膜の形成は、通常、以下の方法による。ま
ず、浮遊ゲート多結晶Ｓｉ膜を熱酸化して下層のＳｉＯ
2 膜を形成する。次いで減圧化学気相成長（ＬＰＣＶ
Ｄ）法によりＳｉ3Ｎ4膜を堆積し、このＳｉ3Ｎ4膜の表
面を熱酸化して上層のＳｉＯ2 膜を形成する。しかし、
このＳｉ3Ｎ4膜の熱酸化は９００℃以上という高温を要
するため、ソース・ドレイン拡散層を形成した後に多結
晶Ｓｉ層間絶縁膜を形成する場合には、ＬＳＩの微細化
に不可欠な浅い接合の形成が困難となり、これがフラッ
シュメモリの高集積化を阻害する因子となっていた。前
述した熱酸化法のみによれば、８００℃程度の比較的低
温でも単層のＳｉＯ2 膜からなる多結晶Ｓｉ層間絶縁膜
を形成することは可能である。しかし、この方法では、
酸化温度を低減するほど浮遊ゲート側壁上端部の酸化膜
厚が薄くなり、この部分での電界集中が顕著となってリ
ーク電流が増大する。そのため不揮発性半導体記憶装置
への適用は困難なのが現状であった。
モリの高集積化に伴い、上記したＯＮＯ膜を多結晶Ｓｉ
層間絶縁膜に用いた場合、新たな問題を生じることにな
った。一つは素子の微細化に伴うプロセス温度の低減で
ある。ＯＮＯ膜の形成は、通常、以下の方法による。ま
ず、浮遊ゲート多結晶Ｓｉ膜を熱酸化して下層のＳｉＯ
2 膜を形成する。次いで減圧化学気相成長（ＬＰＣＶ
Ｄ）法によりＳｉ3Ｎ4膜を堆積し、このＳｉ3Ｎ4膜の表
面を熱酸化して上層のＳｉＯ2 膜を形成する。しかし、
このＳｉ3Ｎ4膜の熱酸化は９００℃以上という高温を要
するため、ソース・ドレイン拡散層を形成した後に多結
晶Ｓｉ層間絶縁膜を形成する場合には、ＬＳＩの微細化
に不可欠な浅い接合の形成が困難となり、これがフラッ
シュメモリの高集積化を阻害する因子となっていた。前
述した熱酸化法のみによれば、８００℃程度の比較的低
温でも単層のＳｉＯ2 膜からなる多結晶Ｓｉ層間絶縁膜
を形成することは可能である。しかし、この方法では、
酸化温度を低減するほど浮遊ゲート側壁上端部の酸化膜
厚が薄くなり、この部分での電界集中が顕著となってリ
ーク電流が増大する。そのため不揮発性半導体記憶装置
への適用は困難なのが現状であった。
【０００６】もう一つは、書換え耐性の問題である。Ｏ
ＮＯ多結晶Ｓｉ層間絶縁膜の存在により、書換え後、ト
ンネル酸化膜を流れる電流値が減少し、書換えに要する
時間が大となる。これは、ＯＮＯ膜形成の際の高温プロ
セスや、窒化膜の機械的応力により、トンネル酸化膜中
に電子トラップが形成されるためである。
ＮＯ多結晶Ｓｉ層間絶縁膜の存在により、書換え後、ト
ンネル酸化膜を流れる電流値が減少し、書換えに要する
時間が大となる。これは、ＯＮＯ膜形成の際の高温プロ
セスや、窒化膜の機械的応力により、トンネル酸化膜中
に電子トラップが形成されるためである。
【０００７】本発明の目的は、従来のＯＮＯ膜よりも低
温プロセスで低リーク電流かつ低応力の多結晶Ｓｉ層間
絶縁膜を形成し、より微細な不揮発性メモリにおいても
安定な動作と充分な電荷保持特性を得ることにある。
温プロセスで低リーク電流かつ低応力の多結晶Ｓｉ層間
絶縁膜を形成し、より微細な不揮発性メモリにおいても
安定な動作と充分な電荷保持特性を得ることにある。
【０００８】
【課題を解決するための手段】上記課題は、多結晶Ｓｉ
層間絶縁膜にＬＰＣＶＤ法により形成したＳｉＯ2 単層
膜を用い、同膜をＮＨ3 中で熱処理することにより達成
される。
層間絶縁膜にＬＰＣＶＤ法により形成したＳｉＯ2 単層
膜を用い、同膜をＮＨ3 中で熱処理することにより達成
される。
【０００９】
【作用】例えば、モノシラン（ＳｉＨ4 ）と亜酸化二窒
素(Ｎ2Ｏ )を原料ガスとしたＬＰＣＶＤ法により浮遊ゲ
ート上にＳｉＯ2 膜を形成すると、浮遊ゲートパターン
側壁上端部のＳｉＯ2 膜厚が浮遊ゲート上部表面に比べ
大きくなる。これは、熱酸化法により形成したＳｉＯ2
膜とは逆の結果であり、浮遊ゲート側壁上端部における
層間絶縁膜への電界集中を緩和し、リーク電流の減少を
図ることが可能である。従って、従来の熱酸化法で形成
したＳｉＯ2 膜に比べ高い電荷保持特性が得られる。
素(Ｎ2Ｏ )を原料ガスとしたＬＰＣＶＤ法により浮遊ゲ
ート上にＳｉＯ2 膜を形成すると、浮遊ゲートパターン
側壁上端部のＳｉＯ2 膜厚が浮遊ゲート上部表面に比べ
大きくなる。これは、熱酸化法により形成したＳｉＯ2
膜とは逆の結果であり、浮遊ゲート側壁上端部における
層間絶縁膜への電界集中を緩和し、リーク電流の減少を
図ることが可能である。従って、従来の熱酸化法で形成
したＳｉＯ2 膜に比べ高い電荷保持特性が得られる。
【００１０】更に、ＬＰＣＶＤ法により形成したＳｉＯ
2 膜をＮＨ3 中で熱処理をすると、リーク電流はより一
層減少する。これはこの処理により、ＳｉＯ2 膜中に窒
素（Ｎ）原子が導入され、ＳｉＯ2 膜のリーク電流の電
導機構がファウラ・ノルドハイム（Fowler-Nordheim）
型からプーレ・フレンケル（Poole-Frenkel）型になる
ため、浮遊ゲート側壁上端部における層間絶縁膜への電
界集中の効果が更に緩和されるためである。従って、電
荷保持特性を向上することができる。
2 膜をＮＨ3 中で熱処理をすると、リーク電流はより一
層減少する。これはこの処理により、ＳｉＯ2 膜中に窒
素（Ｎ）原子が導入され、ＳｉＯ2 膜のリーク電流の電
導機構がファウラ・ノルドハイム（Fowler-Nordheim）
型からプーレ・フレンケル（Poole-Frenkel）型になる
ため、浮遊ゲート側壁上端部における層間絶縁膜への電
界集中の効果が更に緩和されるためである。従って、電
荷保持特性を向上することができる。
【００１１】なお、ＳｉＨ4 とＮ2Ｏ を原料ガスとした
ＬＰＣＶＤ法を用いると、８００℃以下、例えば７００
〜７５０℃といった温度でも充分な速度を持ってＳｉＯ
2 膜を形成することが可能である。また、本発明のＮＨ
3 中の熱処理によるＳｉＯ2膜中へのＮ原子の導入は、
８５０℃程度以下の低温で十分な効果がある。従って、
多結晶Ｓｉ層間絶縁膜形成プロセスが拡散層の不純物分
布を動かすことがなく、その結果、例えばゲート長０.
３μｍ 以下といった微細な不揮発性メモリであって
も、安定なトランジスタ動作が可能となる。
ＬＰＣＶＤ法を用いると、８００℃以下、例えば７００
〜７５０℃といった温度でも充分な速度を持ってＳｉＯ
2 膜を形成することが可能である。また、本発明のＮＨ
3 中の熱処理によるＳｉＯ2膜中へのＮ原子の導入は、
８５０℃程度以下の低温で十分な効果がある。従って、
多結晶Ｓｉ層間絶縁膜形成プロセスが拡散層の不純物分
布を動かすことがなく、その結果、例えばゲート長０.
３μｍ 以下といった微細な不揮発性メモリであって
も、安定なトランジスタ動作が可能となる。
【００１２】更に、ＬＰＣＶＤ法によるＳｉＯ2 膜をＮ
Ｈ3 中で熱処理をすると、同膜の誘電率が増加し、酸化
膜換算膜厚が減少する。例えばＣＶＤＳｉＯ2 膜の堆積
膜厚をＯＮＯ膜の薄膜化限界である１５ｎｍとした場
合、８５０℃での熱処理後の酸化膜換算膜厚は１２.５
ｎｍ である。このように、ＬＰＣＶＤ法により形成し
たＳｉＯ2 膜をＮＨ3 中で熱処理をすることにより多結
晶Ｓｉ層間絶縁膜の薄膜化が達成されるため、絶縁膜容
量のカップリング比を上げることができる。従って、ワ
ード線電圧を効率良くトンネル酸化膜に印加することが
可能となり、プログラム電圧の低減に効果がある。
Ｈ3 中で熱処理をすると、同膜の誘電率が増加し、酸化
膜換算膜厚が減少する。例えばＣＶＤＳｉＯ2 膜の堆積
膜厚をＯＮＯ膜の薄膜化限界である１５ｎｍとした場
合、８５０℃での熱処理後の酸化膜換算膜厚は１２.５
ｎｍ である。このように、ＬＰＣＶＤ法により形成し
たＳｉＯ2 膜をＮＨ3 中で熱処理をすることにより多結
晶Ｓｉ層間絶縁膜の薄膜化が達成されるため、絶縁膜容
量のカップリング比を上げることができる。従って、ワ
ード線電圧を効率良くトンネル酸化膜に印加することが
可能となり、プログラム電圧の低減に効果がある。
【００１３】また、ＮＨ3 中で熱処理したＳｉＯ2 膜を
多結晶Ｓｉ層間の絶縁膜に用いると、従来のＯＮＯ膜に
比べてトンネル酸化膜の書換え耐性が向上する。これ
は、ＳｉＯ2 膜の機械的応力が小さく、更に形成温度が
低いため、トンネル酸化膜中に形成される電子トラップ
の密度を低減できるためである。従って、書換えによる
プログラム時間の変動が抑制でき、より信頼度の高い不
揮発性メモリを実現できる。
多結晶Ｓｉ層間の絶縁膜に用いると、従来のＯＮＯ膜に
比べてトンネル酸化膜の書換え耐性が向上する。これ
は、ＳｉＯ2 膜の機械的応力が小さく、更に形成温度が
低いため、トンネル酸化膜中に形成される電子トラップ
の密度を低減できるためである。従って、書換えによる
プログラム時間の変動が抑制でき、より信頼度の高い不
揮発性メモリを実現できる。
【００１４】
（実施例１）本実施例では、不揮発性半導体記憶装置の
多結晶Ｓｉ層間の絶縁膜にLPCVD 法により形成したＳｉ
Ｏ2 膜を適用し、同膜をアンモニア中で熱処理をするこ
とによって電荷保持特性を向上させた例について説明す
る。
多結晶Ｓｉ層間の絶縁膜にLPCVD 法により形成したＳｉ
Ｏ2 膜を適用し、同膜をアンモニア中で熱処理をするこ
とによって電荷保持特性を向上させた例について説明す
る。
【００１５】メモリセルの作成手順を図１，図２，図３
に示す。それぞれの図は、ワード線に平行なメモリセル
の断面図である。
に示す。それぞれの図は、ワード線に平行なメモリセル
の断面図である。
【００１６】まず、面方位（１００）のＳｉ基板１０１
にボロンイオンを打ち込んで、ｐ型ウェルを形成した。
次に、熱酸化法により８.５ｎｍ のゲート酸化膜１０２
を形成し、続いてリンをドーピングした多結晶Ｓｉ膜１
０３を１００ｎｍ堆積した。その後、ＬＰＣＶＤ法によ
りＳｉＯ2 膜１０４を５０ｎｍ，Ｓｉ3Ｎ4膜１０５を８
０ｎｍ順次堆積した。そして、公知のリソグラフィとド
ライエッチング技術により４層の膜を加工した(図１
(ａ))。
にボロンイオンを打ち込んで、ｐ型ウェルを形成した。
次に、熱酸化法により８.５ｎｍ のゲート酸化膜１０２
を形成し、続いてリンをドーピングした多結晶Ｓｉ膜１
０３を１００ｎｍ堆積した。その後、ＬＰＣＶＤ法によ
りＳｉＯ2 膜１０４を５０ｎｍ，Ｓｉ3Ｎ4膜１０５を８
０ｎｍ順次堆積した。そして、公知のリソグラフィとド
ライエッチング技術により４層の膜を加工した(図１
(ａ))。
【００１７】次に、ＬＰＣＶＤ法によりＳｉ3Ｎ4膜１０
６を１２０ｎｍ堆積し、これを異方性ドライエッチング
して図１(ａ)で形成したパターンの側壁部にのみ残した
（図１(ｂ))。
６を１２０ｎｍ堆積し、これを異方性ドライエッチング
して図１(ａ)で形成したパターンの側壁部にのみ残した
（図１(ｂ))。
【００１８】次にパイロジェニック酸化法によりＳｉ3
Ｎ4膜に覆われていない部分に３００ｎｍの熱酸化膜１
０７を形成し、メモリセル間の分離を行った(図１
(ｃ))。
Ｎ4膜に覆われていない部分に３００ｎｍの熱酸化膜１
０７を形成し、メモリセル間の分離を行った(図１
(ｃ))。
【００１９】次に熱リン酸水溶液によりＳｉ3Ｎ4膜１０
５および１０６を除去した後、二フッ化ホウ素（ＢＦ
2+）イオンをＳｉ基板１０１に打ち込んで、パンチスル
ーストッパ領域１０８を形成した後、ヒ素（Ａｓ+ ）イ
オンをＳｉ基板１０１に打ち込んで、ソース領域１０９
及びドレイン領域１１０を形成した(図１(ｄ))。
５および１０６を除去した後、二フッ化ホウ素（ＢＦ
2+）イオンをＳｉ基板１０１に打ち込んで、パンチスル
ーストッパ領域１０８を形成した後、ヒ素（Ａｓ+ ）イ
オンをＳｉ基板１０１に打ち込んで、ソース領域１０９
及びドレイン領域１１０を形成した(図１(ｄ))。
【００２０】次に、ＬＰＣＶＤ法によりＳｉＯ2 膜１１
１を形成し、これを多結晶Ｓｉ膜１０３の表面が露出す
るまで異方性エッチングした(図２(ａ))。
１を形成し、これを多結晶Ｓｉ膜１０３の表面が露出す
るまで異方性エッチングした(図２(ａ))。
【００２１】次に、リンをドーピングした多結晶Ｓｉ膜
１１２を４０ｎｍ堆積し、これを公知のリソグラフィと
ドライエッチング技術により加工した。本メモリセルで
は多結晶Ｓｉ膜１０３と１１２の２層により浮遊ゲート
が構成される(図２(ｂ))。
１１２を４０ｎｍ堆積し、これを公知のリソグラフィと
ドライエッチング技術により加工した。本メモリセルで
は多結晶Ｓｉ膜１０３と１１２の２層により浮遊ゲート
が構成される(図２(ｂ))。
【００２２】次に、ＳｉＨ4 とＮ2Ｏ を原料ガスとした
ＬＰＣＶＤ法により、多結晶Ｓｉ層間絶縁膜となるＳｉ
Ｏ2 膜１１３を１５ｎｍ堆積した。堆積温度は７００℃
である(図２(ｃ))。
ＬＰＣＶＤ法により、多結晶Ｓｉ層間絶縁膜となるＳｉ
Ｏ2 膜１１３を１５ｎｍ堆積した。堆積温度は７００℃
である(図２(ｃ))。
【００２３】その後、ＮＨ3雰囲気中で８５０℃の熱処
理を１０分間行い、ＳｉＯ2膜１１３中にＮ原子を導入
した(図２(ｃ)ＳｉＯ2 膜１１３は図２(ｄ)１１４とな
る)。
理を１０分間行い、ＳｉＯ2膜１１３中にＮ原子を導入
した(図２(ｃ)ＳｉＯ2 膜１１３は図２(ｄ)１１４とな
る)。
【００２４】その後、リンをドーピングした多結晶Ｓｉ
膜１１５を１５０ｎｍ堆積し、これを公知の技術により
加工して制御ゲートを形成した(図３(ａ))。
膜１１５を１５０ｎｍ堆積し、これを公知の技術により
加工して制御ゲートを形成した(図３(ａ))。
【００２５】その後、ボロンとリンを含んだＳｉＯ2 膜
１１６を堆積し、これを８５０℃の窒素雰囲気中で熱処
理してリフローさせた。その後、ＳｉＯ2 膜１１６にソ
ース１０９，ドレイン１１０に至るコンタクト孔（図示
せず）を形成した。次に、スパッタ法により金属膜１１
７を堆積し、これを加工して電極，配線とし、最後に水
素雰囲気中で熱処理を行ってメモリセルを完成した(図
３(ｂ))。
１１６を堆積し、これを８５０℃の窒素雰囲気中で熱処
理してリフローさせた。その後、ＳｉＯ2 膜１１６にソ
ース１０９，ドレイン１１０に至るコンタクト孔（図示
せず）を形成した。次に、スパッタ法により金属膜１１
７を堆積し、これを加工して電極，配線とし、最後に水
素雰囲気中で熱処理を行ってメモリセルを完成した(図
３(ｂ))。
【００２６】図４は本発明の方法により形成した多結晶
Ｓｉ層間絶縁膜の電流−電圧特性を示したものである。
同図には、比較のため、熱酸化膜および窒素中で８５０
℃の熱処理をしたＣＶＤＳｉＯ2 膜を層間絶縁膜とした
結果も併せて示した。膜厚はいずれも１５ｎｍである。
本結果より、熱酸化膜あるいは窒素雰囲気中で熱処理を
行ったＣＶＤＳｉＯ2膜に比べＮＨ3 雰囲気中で熱処理
を行ったＣＶＤＳｉＯ2膜の方がリーク電流が小さいこ
とがわかる。
Ｓｉ層間絶縁膜の電流−電圧特性を示したものである。
同図には、比較のため、熱酸化膜および窒素中で８５０
℃の熱処理をしたＣＶＤＳｉＯ2 膜を層間絶縁膜とした
結果も併せて示した。膜厚はいずれも１５ｎｍである。
本結果より、熱酸化膜あるいは窒素雰囲気中で熱処理を
行ったＣＶＤＳｉＯ2膜に比べＮＨ3 雰囲気中で熱処理
を行ったＣＶＤＳｉＯ2膜の方がリーク電流が小さいこ
とがわかる。
【００２７】この理由を調べるため、オージェ電子分光
法により層間絶縁膜中の元素分析を行った。その結果、
図５で示したように、ＮＨ3 中で熱処理を行ったCVDSiO
2 膜中に窒素元素が存在することが明らかとなった。そ
のため、電導機構がFowler-Nordheim型からPoole-Frenk
el 型に変化した結果、リーク電流が減少したと考えら
れる。
法により層間絶縁膜中の元素分析を行った。その結果、
図５で示したように、ＮＨ3 中で熱処理を行ったCVDSiO
2 膜中に窒素元素が存在することが明らかとなった。そ
のため、電導機構がFowler-Nordheim型からPoole-Frenk
el 型に変化した結果、リーク電流が減少したと考えら
れる。
【００２８】図６はＮＨ3 中で熱処理を行ったＣＶＤＳ
ｉＯ2 膜１１４を多結晶Ｓｉ層間絶縁膜に用いた不揮発
性半導体記憶装置の浮遊ゲートに電荷を注入し、その
後、２５０℃の窒素雰囲気中でベークした際のしきい値
電圧の変化を示したものである。同図には、層間絶縁膜
に熱酸化膜を用いた場合の結果も併せて示した。ここ
で、しきい値電圧の低下は浮遊ゲートに注入された電荷
の減少を意味する。NH3中で熱処理をしたＣＶＤＳｉＯ
2 膜は、従来の熱酸化膜に比べしきい値電圧の低下が小
さく、不揮発性半導体記憶装置の電荷保持特性が向上す
ることがわかる。これは、上述したＳｉＯ2 膜のリーク
電流が、熱酸化膜よりも減少したためである。
ｉＯ2 膜１１４を多結晶Ｓｉ層間絶縁膜に用いた不揮発
性半導体記憶装置の浮遊ゲートに電荷を注入し、その
後、２５０℃の窒素雰囲気中でベークした際のしきい値
電圧の変化を示したものである。同図には、層間絶縁膜
に熱酸化膜を用いた場合の結果も併せて示した。ここ
で、しきい値電圧の低下は浮遊ゲートに注入された電荷
の減少を意味する。NH3中で熱処理をしたＣＶＤＳｉＯ
2 膜は、従来の熱酸化膜に比べしきい値電圧の低下が小
さく、不揮発性半導体記憶装置の電荷保持特性が向上す
ることがわかる。これは、上述したＳｉＯ2 膜のリーク
電流が、熱酸化膜よりも減少したためである。
【００２９】図７はＣＶＤＳｉＯ2 膜１１４を多結晶Ｓ
ｉ層間絶縁膜に用いた不揮発性半導体記憶装置のゲート
長と初期のしきい値電圧の関係を示したものである。Ｎ
Ｈ3中で熱処理をしたＣＶＤＳｉＯ2 膜は、従来のＯＮ
Ｏ膜に比べ、より短いゲート長例えば０.３μｍ 以下で
あっても動作が可能であった。これは、上述したSiO2膜
の形成温度がＯＮＯ膜よりも低い結果、拡散層ののびを
抑制できたためである。
ｉ層間絶縁膜に用いた不揮発性半導体記憶装置のゲート
長と初期のしきい値電圧の関係を示したものである。Ｎ
Ｈ3中で熱処理をしたＣＶＤＳｉＯ2 膜は、従来のＯＮ
Ｏ膜に比べ、より短いゲート長例えば０.３μｍ 以下で
あっても動作が可能であった。これは、上述したSiO2膜
の形成温度がＯＮＯ膜よりも低い結果、拡散層ののびを
抑制できたためである。
【００３０】また、ＣＶＤＳｉＯ2 膜１１４を多結晶Ｓ
ｉ層間絶縁膜に用いた不揮発性半導体記憶装置は、ＯＮ
Ｏ膜を用いた場合に比べ、書換え回数が８倍増大した。
ｉ層間絶縁膜に用いた不揮発性半導体記憶装置は、ＯＮ
Ｏ膜を用いた場合に比べ、書換え回数が８倍増大した。
【００３１】本実施例によれば、ＬＰＣＶＤ法により形
成したＳｉＯ2 単層膜をＮＨ3 雰囲気中で熱処理をし、
これを不揮発性半導体記憶装置の多結晶Ｓｉ層間絶縁膜
に用いることにより、電荷保持特性の向上が図れるとい
う効果がある。更に、不揮発性半導体記憶装置の微細化
と書換え回数の増大に効果がある。
成したＳｉＯ2 単層膜をＮＨ3 雰囲気中で熱処理をし、
これを不揮発性半導体記憶装置の多結晶Ｓｉ層間絶縁膜
に用いることにより、電荷保持特性の向上が図れるとい
う効果がある。更に、不揮発性半導体記憶装置の微細化
と書換え回数の増大に効果がある。
【００３２】（実施例２）本実施例では、不揮発性半導
体記憶装置の多結晶Ｓｉ層間の絶縁膜にLPCVD 法により
形成したＳｉＯ2 膜を適用し、ＮＨ3 中で熱処理をした
後、同膜をウエット酸化することにより、電荷保持特性
を向上させた例について説明する。
体記憶装置の多結晶Ｓｉ層間の絶縁膜にLPCVD 法により
形成したＳｉＯ2 膜を適用し、ＮＨ3 中で熱処理をした
後、同膜をウエット酸化することにより、電荷保持特性
を向上させた例について説明する。
【００３３】メモリセルの作成方法を図８，図９に示
す。なお、浮遊ゲート形成に至る工程は実施例１と同一
であり、ここでは省略した。浮遊ゲートとなる多結晶Ｓ
ｉ膜１１２を堆積し、これを加工した後(図８(ａ))、実
施例１と同様、ＳｉＨ4 とＮ2Ｏ を原料ガスとしたＬＰ
ＣＶＤ法によりＳｉＯ2 膜１１３を堆積し(図８
(ｂ))、８５０℃のＮＨ3 雰囲気中で熱処理した(図８
(ｂ)ＳｉＯ2 膜は１１４となる)(図８(ｃ)）。その直後
に、ＳｉＯ2 膜１１４を８５０℃でウエット酸化した
(図８(ｃ)ＳｉＯ2 膜は１２２となる)(図９(ａ))。続い
て、制御ゲートとなるリンをドーピングした多結晶Ｓｉ
膜１１５を１５０ｎｍ堆積し、その後実施例１と同一の
工程によりメモリセルを完成した(図９(ｂ))。
す。なお、浮遊ゲート形成に至る工程は実施例１と同一
であり、ここでは省略した。浮遊ゲートとなる多結晶Ｓ
ｉ膜１１２を堆積し、これを加工した後(図８(ａ))、実
施例１と同様、ＳｉＨ4 とＮ2Ｏ を原料ガスとしたＬＰ
ＣＶＤ法によりＳｉＯ2 膜１１３を堆積し(図８
(ｂ))、８５０℃のＮＨ3 雰囲気中で熱処理した(図８
(ｂ)ＳｉＯ2 膜は１１４となる)(図８(ｃ)）。その直後
に、ＳｉＯ2 膜１１４を８５０℃でウエット酸化した
(図８(ｃ)ＳｉＯ2 膜は１２２となる)(図９(ａ))。続い
て、制御ゲートとなるリンをドーピングした多結晶Ｓｉ
膜１１５を１５０ｎｍ堆積し、その後実施例１と同一の
工程によりメモリセルを完成した(図９(ｂ))。
【００３４】上記の方法により形成した不揮発性メモリ
は、実施例１に比べ更に長時間の電荷保持が可能であっ
た。これは、ウエット酸化を行うことにより多結晶Ｓｉ
層間絶縁膜中の欠陥が低減し、同膜のリーク電流が減少
したためである。
は、実施例１に比べ更に長時間の電荷保持が可能であっ
た。これは、ウエット酸化を行うことにより多結晶Ｓｉ
層間絶縁膜中の欠陥が低減し、同膜のリーク電流が減少
したためである。
【００３５】本実施例によれば、不揮発性半導体記憶装
置の多結晶Ｓｉ層間絶縁膜にLPCVD法により形成したＳ
ｉＯ2 単層膜を用い、同膜にＮＨ3 雰囲気中で熱処理を
した後、更にウエット酸化を行うことにより、電荷保持
特性の向上が図れるという効果がある。
置の多結晶Ｓｉ層間絶縁膜にLPCVD法により形成したＳ
ｉＯ2 単層膜を用い、同膜にＮＨ3 雰囲気中で熱処理を
した後、更にウエット酸化を行うことにより、電荷保持
特性の向上が図れるという効果がある。
【００３６】なお、本実施例ではウエット酸化を８５０
℃で行ったが、概ね７００〜９００℃の範囲であれば同
様の効果が得られる。９００℃より高温では浮遊ゲート
多結晶Ｓｉ膜の酸化が進行し、多結晶Ｓｉ層間絶縁膜の
膜厚が増大して容量が減少するという問題が生じる。ま
た、７００℃より低温では、ウエット酸化の効果がほと
んど期待できない。
℃で行ったが、概ね７００〜９００℃の範囲であれば同
様の効果が得られる。９００℃より高温では浮遊ゲート
多結晶Ｓｉ膜の酸化が進行し、多結晶Ｓｉ層間絶縁膜の
膜厚が増大して容量が減少するという問題が生じる。ま
た、７００℃より低温では、ウエット酸化の効果がほと
んど期待できない。
【００３７】（実施例３）本実施例では、ＬＰＣＶＤ法
により形成したＳｉＯ2 膜をＮＨ3 雰囲気中で熱処理を
した後、ＬＰＣＶＤ法により形成したシリコン窒化膜
(Ｓｉ3Ｎ4)膜を積層し、これを不揮発性半導体記憶装置
の多結晶Ｓｉ層間絶縁膜に用いた例について述べる。
により形成したＳｉＯ2 膜をＮＨ3 雰囲気中で熱処理を
した後、ＬＰＣＶＤ法により形成したシリコン窒化膜
(Ｓｉ3Ｎ4)膜を積層し、これを不揮発性半導体記憶装置
の多結晶Ｓｉ層間絶縁膜に用いた例について述べる。
【００３８】浮遊ゲート形成に至る工程は実施例１と同
一であり、本実施例でも省略した。浮遊ゲートとなる多
結晶Ｓｉ膜１１２を堆積し、これを加工した後(図１０
(ａ))、ＳｉＨ4 とＮ2Ｏ を原料ガスとしたＬＰＣＶＤ
法によりＳｉＯ2 膜１１３を堆積し(図１０(ｂ))、ＮＨ
3 雰囲気中で８５０℃の熱処理を施した(図１０(ｂ))の
ＳｉＯ2 膜は１１４となる(図１０(ｃ))。続いて、ＬＰ
ＣＶＤ法によりＳｉ3Ｎ4膜１２２を堆積した(図１１
(ａ))。制御ゲートとなるリンをドーピングした多結晶
Ｓｉ膜１１５を１５０ｎｍ堆積した。その後実施例１と
同一の工程でメモリセルを完成させた(図１１(ｂ))。
一であり、本実施例でも省略した。浮遊ゲートとなる多
結晶Ｓｉ膜１１２を堆積し、これを加工した後(図１０
(ａ))、ＳｉＨ4 とＮ2Ｏ を原料ガスとしたＬＰＣＶＤ
法によりＳｉＯ2 膜１１３を堆積し(図１０(ｂ))、ＮＨ
3 雰囲気中で８５０℃の熱処理を施した(図１０(ｂ))の
ＳｉＯ2 膜は１１４となる(図１０(ｃ))。続いて、ＬＰ
ＣＶＤ法によりＳｉ3Ｎ4膜１２２を堆積した(図１１
(ａ))。制御ゲートとなるリンをドーピングした多結晶
Ｓｉ膜１１５を１５０ｎｍ堆積した。その後実施例１と
同一の工程でメモリセルを完成させた(図１１(ｂ))。
【００３９】上記の方法により形成した不揮発性半導体
記憶装置は、ＯＮＯ膜上にＳｉ3Ｎ4膜を積層した場合に
比べ書換え回数が増大した。
記憶装置は、ＯＮＯ膜上にＳｉ3Ｎ4膜を積層した場合に
比べ書換え回数が増大した。
【００４０】本実施例によれば、ＬＰＣＶＤ法により形
成したＳｉＯ2 単層膜をＮＨ3 雰囲気中で熱処理をした
後、ＬＰＣＶＤ法により形成したＳｉ3Ｎ4膜を堆積し、
この積層膜を不揮発性半導体記憶装置の多結晶Ｓｉ層間
絶縁膜に用いることにより、従来技術に比べ書換え回数
の増大が図れるという効果がある。
成したＳｉＯ2 単層膜をＮＨ3 雰囲気中で熱処理をした
後、ＬＰＣＶＤ法により形成したＳｉ3Ｎ4膜を堆積し、
この積層膜を不揮発性半導体記憶装置の多結晶Ｓｉ層間
絶縁膜に用いることにより、従来技術に比べ書換え回数
の増大が図れるという効果がある。
【００４１】なお、本実施例において、多結晶Ｓｉ層間
絶縁膜となるＣＶＤＳｉＯ2 膜を堆積し、ＮＨ3 中で熱
処理をした後、実施例２で述べた方法によりウエット酸
化を行ってからＳｉ3Ｎ4膜を堆積すると書換え回数の増
大について同様の効果が得られる。
絶縁膜となるＣＶＤＳｉＯ2 膜を堆積し、ＮＨ3 中で熱
処理をした後、実施例２で述べた方法によりウエット酸
化を行ってからＳｉ3Ｎ4膜を堆積すると書換え回数の増
大について同様の効果が得られる。
【００４２】（実施例４）本実施例では、ＮＯＲ型の不
揮発性半導体記憶装置の多結晶Ｓｉ層間絶縁膜にＬＰＣ
ＶＤ法により形成したＳｉＯ2 膜を適用し、同膜をアン
モニア中で熱処理することにより電荷保持特性を向上さ
せた例について述べる。
揮発性半導体記憶装置の多結晶Ｓｉ層間絶縁膜にＬＰＣ
ＶＤ法により形成したＳｉＯ2 膜を適用し、同膜をアン
モニア中で熱処理することにより電荷保持特性を向上さ
せた例について述べる。
【００４３】メモリセルの作成手順を図１２及び図１３
に示す。図１２及び図１３はワード線に垂直なメモリセ
ルの断面図である。
に示す。図１２及び図１３はワード線に垂直なメモリセ
ルの断面図である。
【００４４】まず、面方位（１００）のＳｉ基板２０１
にボロンイオンを打ち込んで、ｐ型ウェルを形成した。
その後、公知の技術により素子分離用酸化膜２０２を４
００ｎｍ形成した(図１２(ａ)）。次いで、熱酸化法に
より８.５ｎｍのゲート酸化膜２０３を形成した後、浮
遊ゲートとなるリンをドーピングした多結晶Ｓｉ膜204
を１００ｎｍ堆積し、これを公知のリソグラフィとドラ
イエッチング技術により加工した(図１２(ｂ))。
にボロンイオンを打ち込んで、ｐ型ウェルを形成した。
その後、公知の技術により素子分離用酸化膜２０２を４
００ｎｍ形成した(図１２(ａ)）。次いで、熱酸化法に
より８.５ｎｍのゲート酸化膜２０３を形成した後、浮
遊ゲートとなるリンをドーピングした多結晶Ｓｉ膜204
を１００ｎｍ堆積し、これを公知のリソグラフィとドラ
イエッチング技術により加工した(図１２(ｂ))。
【００４５】次いでＳｉＨ4 とＮ2Ｏを原料ガスとした
ＬＰＣＶＤ法によりＳｉＯ2膜２０５を１５ｎｍ堆積し
た。堆積温度は７００℃である(図１２(ｃ))。その直後
に、同膜を８５０℃のＮＨ3 中で熱処理した（図１２
(ｃ)２０５は図１２(ｄ)２０６となる）。
ＬＰＣＶＤ法によりＳｉＯ2膜２０５を１５ｎｍ堆積し
た。堆積温度は７００℃である(図１２(ｃ))。その直後
に、同膜を８５０℃のＮＨ3 中で熱処理した（図１２
(ｃ)２０５は図１２(ｄ)２０６となる）。
【００４６】その後、制御ゲートとなるリンをドーピン
グした多結晶Ｓｉ膜２０７を１５０ｎｍ堆積した(図１
３(ａ))。その後、公知のリソグラフィとドライエッチ
ング技術により多結晶Ｓｉ膜２０７，ＳｉＯ2 膜２０
６、及び多結晶Ｓｉ膜２０４を順次加工し、浮遊ゲート
及び制御ゲートを形成した(図１３(ｂ))。
グした多結晶Ｓｉ膜２０７を１５０ｎｍ堆積した(図１
３(ａ))。その後、公知のリソグラフィとドライエッチ
ング技術により多結晶Ｓｉ膜２０７，ＳｉＯ2 膜２０
６、及び多結晶Ｓｉ膜２０４を順次加工し、浮遊ゲート
及び制御ゲートを形成した(図１３(ｂ))。
【００４７】次に、ＢＦ2+イオンをＳｉ基板２０１へ打
ち込み、パンチスルーストッパー領域２０８を形成した
後、Ａｓ+ イオンを打ち込んでソース領域２０９及びド
レイン領域２１０を形成した(図１３(ｃ))。
ち込み、パンチスルーストッパー領域２０８を形成した
後、Ａｓ+ イオンを打ち込んでソース領域２０９及びド
レイン領域２１０を形成した(図１３(ｃ))。
【００４８】その後、公知の層間絶縁膜２１１を堆積し
た後、この層間膜２１１にソース領域２０９及びドレイ
ン領域２１０に至るコンタクト孔を形成した。次に金属
膜２１２を堆積し、これを加工して電極とし、不揮発性
半導体記憶装置のメモリセルを完成した(図１３(ｄ))。
た後、この層間膜２１１にソース領域２０９及びドレイ
ン領域２１０に至るコンタクト孔を形成した。次に金属
膜２１２を堆積し、これを加工して電極とし、不揮発性
半導体記憶装置のメモリセルを完成した(図１３(ｄ))。
【００４９】ＣＶＤＳｉＯ2 膜２０６を多結晶Ｓｉ層間
絶縁膜に用いた不揮発性半導体記憶装置は、多結晶Ｓｉ
層間絶縁膜にＯＮＯ膜を用いた場合に比べ、電荷保持特
性が向上した。更に、ＯＮＯ膜を用いた場合に比べ書換
え回数が１桁増大した。
絶縁膜に用いた不揮発性半導体記憶装置は、多結晶Ｓｉ
層間絶縁膜にＯＮＯ膜を用いた場合に比べ、電荷保持特
性が向上した。更に、ＯＮＯ膜を用いた場合に比べ書換
え回数が１桁増大した。
【００５０】本実施例によれば、ＬＰＣＶＤ法により形
成したＳｉＯ2 単層膜をＮＨ3 中で熱処理し、これをＮ
ＯＲ型不揮発性半導体記憶装置の多結晶Ｓｉ層間絶縁膜
に用いることにより、電荷保持特性の向上が図れるとい
う効果がある。また、書換え回数の増大に効果がある。
成したＳｉＯ2 単層膜をＮＨ3 中で熱処理し、これをＮ
ＯＲ型不揮発性半導体記憶装置の多結晶Ｓｉ層間絶縁膜
に用いることにより、電荷保持特性の向上が図れるとい
う効果がある。また、書換え回数の増大に効果がある。
【００５１】なお、実施例１ないし４では、多結晶Ｓｉ
層間絶縁膜となるＣＶＤＳｉＯ2 膜形成後のＮＨ3 中で
の熱処理は８５０℃で行ったが、概ね５５０〜９００℃
の温度範囲であれば同様の効果が得られる。ＮＨ3 中で
の熱処理が５５０℃より低い場合には、ＮＨ3 の分解が
進行しないためＮ原子のＳｉＯ2 膜中への導入が困難と
なる。また、９００℃より高温においては、拡散層の浅
接合化が困難となり、微細化の観点から好ましくない。
層間絶縁膜となるＣＶＤＳｉＯ2 膜形成後のＮＨ3 中で
の熱処理は８５０℃で行ったが、概ね５５０〜９００℃
の温度範囲であれば同様の効果が得られる。ＮＨ3 中で
の熱処理が５５０℃より低い場合には、ＮＨ3 の分解が
進行しないためＮ原子のＳｉＯ2 膜中への導入が困難と
なる。また、９００℃より高温においては、拡散層の浅
接合化が困難となり、微細化の観点から好ましくない。
【００５２】また、実施例１ないし４では、多結晶Ｓｉ
層間絶縁膜となるＣＶＤＳｉＯ2 膜の形成にＳｉＨ4 と
Ｎ2Ｏ を原料ガスとしたＬＰＣＶＤ法を用いたが、他の
原料ガスや形成方法を用いても同様の効果が得られるも
のであれば適用可能である。また、ＣＶＤＳｉＯ2 膜に
代えて熱酸化膜を用いても、ＮＨ3 中での熱処理を施さ
ない場合に比べ、不揮発性半導体記憶装置の特性向上に
効果がある。
層間絶縁膜となるＣＶＤＳｉＯ2 膜の形成にＳｉＨ4 と
Ｎ2Ｏ を原料ガスとしたＬＰＣＶＤ法を用いたが、他の
原料ガスや形成方法を用いても同様の効果が得られるも
のであれば適用可能である。また、ＣＶＤＳｉＯ2 膜に
代えて熱酸化膜を用いても、ＮＨ3 中での熱処理を施さ
ない場合に比べ、不揮発性半導体記憶装置の特性向上に
効果がある。
【００５３】更に実施例１ないし４では、ＡＮＤ型やＮ
ＯＲ型メモリセルを例にとり本発明の効果を述べたが、
他のメモリセル例えばＮＡＮＤ型やスプリットゲート型
セルに適用しても同様の効果が得られる。
ＯＲ型メモリセルを例にとり本発明の効果を述べたが、
他のメモリセル例えばＮＡＮＤ型やスプリットゲート型
セルに適用しても同様の効果が得られる。
【００５４】
【発明の効果】本発明によれば、不揮発性半導体記憶装
置の電荷保持特性を向上できる。また、従来より低温の
プロセスで不揮発性半導体記憶装置の多結晶Ｓｉ層間絶
縁膜を形成することができ、より微細なメモリであって
も安定な動作が可能である。また、従来のＯＮＯ膜を用
いた技術よりも薄膜化が可能であり、プログラム電圧の
低減が図れる。更に、書換え回数の向上に効果がある。
置の電荷保持特性を向上できる。また、従来より低温の
プロセスで不揮発性半導体記憶装置の多結晶Ｓｉ層間絶
縁膜を形成することができ、より微細なメモリであって
も安定な動作が可能である。また、従来のＯＮＯ膜を用
いた技術よりも薄膜化が可能であり、プログラム電圧の
低減が図れる。更に、書換え回数の向上に効果がある。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例を示す断面図。
【図３】本発明の第１の実施例を示す断面図。
【図４】電界とリーク電流の関係を示す説明図。
【図５】オージェ分析結果を示す説明図。
【図６】電荷保持特性図。
【図７】ゲート長としきい値電圧の関係を示す説明図。
【図８】本発明の第２の実施例を示す断面図。
【図９】本発明の第２の実施例を示す断面図。
【図１０】本発明の第３の実施例を示す断面図。
【図１１】本発明の第３の実施例を示す断面図。
【図１２】本発明の第４の実施例を示す断面図。
【図１３】本発明の第４の実施例を示す断面図。
１０１…Ｓｉ基板、１０２…ゲート酸化膜、１０３，１
１２，１１５…リンをドーピングした多結晶Ｓｉ膜、１
０７…素子分離用酸化膜、１０８…パンチスルーストッ
パー領域、１０９…ソース領域、１１０…ドレイン領
域、１１１…ＣＶＤＳｉＯ2 膜、１１４…ＮＨ3 処理後
の多結晶Ｓｉ層間絶縁膜、１１６…ボロンとリンを含有
したＳｉＯ2膜、１１７…金属膜。
１２，１１５…リンをドーピングした多結晶Ｓｉ膜、１
０７…素子分離用酸化膜、１０８…パンチスルーストッ
パー領域、１０９…ソース領域、１１０…ドレイン領
域、１１１…ＣＶＤＳｉＯ2 膜、１１４…ＮＨ3 処理後
の多結晶Ｓｉ層間絶縁膜、１１６…ボロンとリンを含有
したＳｉＯ2膜、１１７…金属膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (7)
- 【請求項１】半導体基板内にソース及びドレインとなる
拡散層が存在し、上記半導体基板上に絶縁膜を介して浮
遊ゲートが存在し、その上部に絶縁膜を介して制御ゲー
トが配置された不揮発性半導体記憶装置において、浮遊
ゲートと制御ゲート間の絶縁膜が、シリコンと酸素の化
学組成比が概ね１：２からなる二酸化シリコン膜からな
り、上記二酸化シリコン膜中に窒素原子が導入されてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】半導体基板内にソース及びドレインとなる
拡散層が存在し、上記半導体基板上に絶縁膜を介して浮
遊ゲートが存在し、その上部に絶縁膜を介して制御ゲー
トが配置された不揮発性半導体記憶装置の製造方法にお
いて、浮遊ゲートとなるシリコン膜を堆積し、これを所
望の形状に加工した後、二酸化シリコン膜のみを形成
し、その直後に上記二酸化シリコン膜にアンモニア中で
熱処理を施し、続いて制御ゲートとなるシリコン膜を堆
積することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項３】半導体基板内にソース及びドレインとなる
拡散層が存在し、上記半導体基板上に絶縁膜を介して浮
遊ゲートが存在し、その上部に絶縁膜を介して制御ゲー
トが配置された不揮発性半導体記憶装置の製造方法にお
いて、浮遊ゲートとなるシリコン膜を堆積し、これを所
望の形状に加工した後、二酸化シリコン膜のみを形成
し、その直後に上記二酸化シリコン膜にアンモニア中で
熱処理を施し、続いて化学気相成長法によりシリコン窒
化膜を形成し、続いて制御ゲートとなるシリコン膜を堆
積することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項４】上記アンモニア中での処理を概ね５５０〜
９００℃の範囲で行う請求項２もしくは３に記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項５】上記二酸化シリコン膜の形成を化学気相成
長により行う請求項２，３または４に記載の不揮発性半
導体記憶装置の製造方法。 - 【請求項６】上記二酸化シリコン膜を形成し、アンモニ
ア処理をした後に、ウエット酸化を行い、その後、制御
ゲートとなるシリコン膜を堆積する請求項２，３，４ま
たは５に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】上記ウエット酸化を概ね７００〜９００℃
の範囲で行う請求項６に記載の不揮発性半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241294A JPH0982819A (ja) | 1995-09-20 | 1995-09-20 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7241294A JPH0982819A (ja) | 1995-09-20 | 1995-09-20 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982819A true JPH0982819A (ja) | 1997-03-28 |
Family
ID=17072140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7241294A Pending JPH0982819A (ja) | 1995-09-20 | 1995-09-20 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323098B1 (en) | 1998-09-11 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of a semiconductor device |
-
1995
- 1995-09-20 JP JP7241294A patent/JPH0982819A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323098B1 (en) | 1998-09-11 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method of a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040309 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050826 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060711 |