JP4149013B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4149013B2 JP4149013B2 JP23803697A JP23803697A JP4149013B2 JP 4149013 B2 JP4149013 B2 JP 4149013B2 JP 23803697 A JP23803697 A JP 23803697A JP 23803697 A JP23803697 A JP 23803697A JP 4149013 B2 JP4149013 B2 JP 4149013B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon oxide
- oxide film
- silicon
- atoms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、浮遊ゲート電極と制御ゲート電極との間に絶縁膜が設けられた不揮発性記憶素子を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置として、フラッシュメモリと称される不揮発性半導体記憶装置がある。このフラッシュメモリは、携帯性、耐衝撃性に優れ、オンボードで電気的に一括消去可能なことから、将来の小型携帯情報機器のファイルメモリとして注目を集めている。
【０００３】
前記フラッシュメモリは、不揮発性記憶素子を１つの記憶単位とするメモリセルを行列状に複数個配置したメモリセルアレイ部を備えている。不揮発性記憶素子は、単結晶珪素からなる半導体基板の主面に構成されている。
【０００４】
前記不揮発性記憶素子は、主に、チャネル形成領域である半導体基板、第１ゲート絶縁膜、浮遊ゲート電極(フローティングゲート電極とも言う)、第２ゲート絶縁膜、制御ゲート電極(コントロールゲート電極とも言う)、ソース領域及びドレイン領域である一対の半導体領域(不純物拡散領域とも言う)等で構成されている。この不揮発性記憶素子は、半導体基板に対して正の電圧を制御ゲート電極に印加することによって電子を浮遊ゲート電極に注入し、そのしきい値電圧の違いから１［bit ］の情報(“０”又は“１”)を記憶している。なお、前記第１ゲート絶縁膜とは、半導体基板と浮遊ゲート電極との間に設けられたトンネル絶縁膜のことを言う。また、前記第２ゲート絶縁膜とは、浮遊ゲート電極と制御ゲート電極との間に設けられた層間絶縁膜のことを言う。
【０００５】
前記不揮発性記憶素子において、浮遊ゲート電極、制御ゲート電極の夫々は多結晶珪素膜で形成され、第１ゲート絶縁膜、第２ゲート絶縁膜の夫々は酸化珪素(ＳiＯ2)膜で形成されている。第１ゲート絶縁膜である酸化珪素膜は、単結晶珪素からなる半導体基板の主面に熱酸化処理を施すことにより形成され、第２ゲート絶縁膜である酸化珪素膜は、多結晶珪素膜からなる浮遊ゲート電極の表面に熱酸化処理を施すことにより形成される。
【０００６】
前記多結晶珪素膜からなる浮遊ゲート電極の表面に形成された酸化珪素膜は、単結晶珪素からなる半導体基板の主面に形成された酸化珪素膜に比べて絶縁耐圧が低く、電荷保持特性が劣るため、４［Ｍbit ］以降のフラッシュメモリでは、単層の酸化珪素膜に代えて、酸化珪素膜、窒化珪素(Ｓi3Ｎ4 )膜、酸化珪素膜の夫々を順次積層した積層膜、所謂ＯＮＯ(Ｏxide/Ｎitride/Ｏxide)膜で第２ゲート絶縁膜を形成している。これは、酸化珪素膜に換算した膜厚が同一の場合、ＯＮＯ膜の方が酸化珪素膜に比べてリーク電流が小さいためである。本技術については、例えば、アイ・イー・イー・イー トランザクション オン エレクトロン デバイシズ、第３８巻、１９９１年、３８６頁から３９１頁（ＩＥＥＥ Ｔransaction on Ｅlectron Ｄevices, ３８(１９９１)ｐｐ３８６−３９１)において論じられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、フラッシュメモリの高集積化に伴い、第２ゲート絶縁膜にＯＮＯ膜を用いた場合、新たな問題が生じることになった。１つは不揮発性記憶素子の微細化に伴うプロセス温度の低減化である。ＯＮＯ膜は、通常、多結晶珪素膜からなる浮遊ゲート電極の表面を熱酸化して下層の酸化珪素膜を形成し、その後、下層の酸化珪素膜上に減圧化学気相成長（ＬＰＣＶＤ：Ｌow Ｐressure Ｃhemical Ｖapor Ｄeposition)法で窒化珪素膜を形成し、その後、窒化珪素膜の表面を熱酸化して上層の酸化珪素膜を形成することにより形成される。しかし、この窒化珪素膜の酸化は９００℃以上の高温を要するため、ソース領域及びドレイン領域を形成した後に第２ゲート絶縁膜を形成する場合には、ＬＳＩ(Ｌarge Ｓcale Ｉntegrated Ｃircuit）の微細化に不可欠な浅い接合の形成が困難となり、これがフラッシュメモリの高集積化を阻害する因子となっていた。
【０００８】
前述した熱酸化法のみによれば、８００℃程度の比較的低温でも単層の酸化珪素膜からなる第２ゲート絶縁膜を形成することは可能である。しかし、この方法では、酸化温度を低減するほど浮遊ゲート電極の側壁上端部において酸化珪素膜の膜厚が薄くなり、この部分での電界集中が顕著となってリーク電流が増大するという問題があった。また、熱酸化法に代えてＬＰＣＶＤ法により７５０℃程度の低温で単層の酸化珪素膜を形成し、これを不揮発性記憶素子の第２ゲート絶縁膜へ適用する技術も提案されている。ＬＰＣＶＤ法を用いると熱酸化法に比べ酸化珪素膜のリーク電流低減が可能である。しかし、その効果は充分とはいえず、不揮発性記憶素子への適用は困難なのが現状であった。
【０００９】
もう１点は、第２ゲート絶縁膜の薄膜化である。不揮発性記憶素子の書換え動作時に浮遊ゲート電極に印加される電圧Ｖfgは、
【００１０】
【数１】
Ｖfg＝Ｃ2Ｖcg／(Ｃ1＋Ｃ2) ・・・（１）
で与えられる。ここで、Ｖcgは制御ゲート電極の印加電圧、Ｃ1 は第１ゲート絶縁膜の容量、Ｃ2 は第２ゲート絶縁膜の容量である。制御ゲート電極に印加された電圧を効率良く浮遊ゲート電極に伝達し、プログラム電圧を低減するためには、第２ゲート絶縁膜を薄膜化してＣ2 を大きくすることが有効である。しかしながら、従来のＯＮＯ膜では、上下層の酸化珪素膜を５［ｎｍ］以下とすると、浮遊ゲート電極に蓄積された電荷が制御ゲート電極に漏洩する、所謂リテンション不良が顕在化するという問題があった。また、上層の酸化珪素膜を５［ｎｍ］形成しようとした場合、浮遊ゲート電極である下層の多結晶珪素膜の酸化を防止するために１０［ｎｍ］程度以上の窒化珪素膜を形成する必要があった。このため、ＯＮＯ膜の薄膜化は酸化珪素膜換算で１５［ｎｍ］程度が限界であり、第１ゲート絶縁膜の薄膜化が困難となりつつある今日、新たな第２ゲート絶縁膜形成プロセスの開発が期待されていた。
【００１１】
本発明の目的は、半導体装置に塔載される不揮発性記憶素子において、従来のＯＮＯ膜よりも低温でリーク電流が小さいゲート絶縁膜を形成し、より微細であっても安定な動作と充分な電荷保持特性が得られる技術を提供することにある。
また、本発明の他の目的は、半導体装置に塔載される不揮発性記憶素子において、従来のＯＮＯ膜を用いた場合に比べて薄いゲート絶縁膜を形成し、プログラム電圧を低減することが可能な技術を提供することにある。
【００１２】
【課題を解決するための手段】
前記課題は、酸化珪素膜もしくは酸化珪素膜と窒化珪素膜との積層膜を第２ゲート絶縁膜として用い、前記酸化珪素膜にその膜中での最大原子濃度が概ね２×１０20［atoms／cm3］以上となるように窒素を導入することにより達成される。更に、前記酸化珪素膜中の最大窒素原子濃度が概ね２×１０21［atoms／cm3］以下であればより好適である。あわせて、前記酸化珪素膜中の最大水素原子濃度を５×１０20［atoms／cm3］以下とすれば、より一層の効果が得られる。
【００１３】
本発明における半導体装置は、第１珪素膜とその上層の第２珪素膜との間に酸化珪素膜を有し、前記酸化珪素膜に窒素が導入され、前記酸化珪素膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下になっていることを特徴としている。本半導体装置が不揮発性記憶素子を有する場合、第１珪素膜が浮遊ゲート電極、酸化珪素膜が第２ゲート絶縁膜、制御ゲート電極が第２珪素膜に該当する。この場合、第１珪素膜、第２珪素膜の夫々にはｎ型不純物、例えば燐(Ｐ)が導入されているのが一般的である。酸化珪素膜を第２ゲート絶縁膜として用いることで、従来のＯＮＯ膜では不可能であった１５［ｎｍ］以下の薄膜化が可能となる。
【００１４】
前記酸化珪素膜の形成は、例えば、モノシラン(ＳｉＨ4 )と亜酸化二窒素（Ｎ2Ｏ ）を原料ガスとするＬＰＣＶＤ法により行なう。本方法によれば、７００［℃］から８００［℃］といった低温で酸化珪素膜の形成が可能である。しかしながら、前述したように、ＬＰＣＶＤ法により形成した酸化珪素膜を直ちに不揮発性記憶素子の第２ゲート絶縁膜として用いることは困難である。これは、酸化珪素膜のリーク電流が大きいため、浮遊ゲート電極に電子を注入した後、電源を遮断して放置状態となった際、浮遊ゲート電極中に蓄積された電子が制御ゲート電極へと漏洩してしまい、電荷保持(リテンション)不良が生じるためである。また、リーク電流が大きいために、浮遊ゲート電極に電子を注入し、不揮発性記憶素子のしきい値を上昇させようとした際、注入した電子が制御ゲート電極側へ抜けてしまい、十分にしきい値が上がらず、書き込みと消去のしきい値ウインドウが確保できないといった問題も生じる。我々の研究の結果、酸化珪素膜のリーク電流は、酸化珪素膜中に存在するＥ’センタと呼ばれる欠陥に起因することが明らかとなった。
【００１５】
そこで本発明では、酸化珪素膜をＮＨ3 雰囲気中で熱処理し、Ｅ’センタを窒素原子で終端することによりリーク電流の低減を図った。酸化珪素膜のリーク電流は、プロセス条件に関係なく、酸化珪素膜中の窒素原子濃度で一義的に決まる。リーク電流を低減し、リテンション不良を抑制し、更にしきい値ウインドウを確保するためには、酸化珪素膜中の最大窒素原子濃度を概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下とする必要がある。この際、窒素原子は酸化珪素膜の中層部に比べてその上層部及び下層部に多く存在する。前述した窒素原子濃度を得るためには、ＮＨ3 雰囲気中でのアニールを７５０［℃］から９００［℃］、好ましくは８００［℃］から８５０［℃］で行なえばよい。従って、従来のＯＮＯ膜に比べゲート絶縁膜形成プロセスを低温化することが可能である。
【００１６】
さらに、前記酸化珪素膜中の最大水素原子濃度を５×１０20［atoms／cm3］以下とすれば、本発明はより一層好適である。これは、酸化珪素膜中に存在する水素原子が電子トラップを形成するためである。水素原子が存在すると、書換えを行なった際、第２ゲート絶縁膜への電子蓄積が生じ、その後の放置状態でゲート絶縁膜へ蓄積された電子が制御ゲート電極へ放出される結果、リテンション不良が生じてしまう。前述した水素原子の低減には、ＮＨ3 雰囲気中でのアニール後に、例えば８００［℃］から９００［℃］程度、好ましくは８５０［℃］で短時間のウエット酸化を行なえばよい。
【００１７】
さらに、本発明は、酸化珪素膜中の窒素原子濃度を、酸化珪素膜の下層部に比べてその上層部の方が低くなるように制御すると好適である。このような窒素原子分布は前述したウエット酸化を行なうことにより達成される。
【００１８】
なお、本発明は、不揮発性記憶素子を有する半導体装置に限定されるものではない。例えば、本発明は、前記第１珪素膜、第２珪素膜のうち、一方を能動層とし、他方をゲート電極とし、前記酸化珪素膜をゲート絶縁膜（前記能動層とゲート電極との間に設けられた絶縁膜）とするＭＯＳ（Ｍetal Ｏxide Ｓemiconductor）トランジスタを有する半導体装置に適用しても効果が得られる。前記ＭＯＳトランジスタとしては、ＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍemory）のメモリセルに用いられる負荷用のＭＯＳトランジスタや、液晶ディスプレイに用いられる駆動用のＭＯＳトランジスタが挙げられる。
【００１９】
また、本発明は、前記第１珪素膜を下部電極とし、前記第２珪素膜を上部電極とし、前記酸化珪素膜を誘電体膜とする容量素子を有する半導体装置に適用しても効果が得られる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
（実施形態１）
本実施形態では、不揮発性記憶素子を有する半導体装置として、ＮＯＲ型のフラッシュメモリに本発明を適用した例について説明する。
【００２３】
図１は、ＮＯＲ型のフラッシュメモリの要部断面図である。
【００２４】
本実施形態のフラッシュメモリは、図１に示す不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルを行列状に複数個配置したメモリセルアレイ部を備えている。
【００２５】
前記フラッシュメモリは、例えば、単結晶珪素からなる面方位(１００)のｐ型半導体基板２０１を主体に構成されている。ｐ型半導体基板２０１の主面の非活性領域にはフィールド絶縁膜２０２が形成され、このフィールド絶縁膜２０２で周囲を規定されたｐ型半導体基板１の主面の活性領域には不揮発性記憶素子Ｑｅが構成されている。
【００２６】
前記不揮発性記憶素子Ｑｅは、主に、チャネル形成領域として使用されるｐ型半導体基板２０１、第１ゲート絶縁膜２０３、浮遊ゲート電極２０４、第２ゲート絶縁膜２０５、制御ゲート電極２０７、パンチスルーストッパ領域２０８、ソース領域２０９及びドレイン領域２１０で構成されている。なお、前記第１ゲート絶縁膜２０３とは、ｐ型半導体基板２０１と浮遊ゲート電極２０４との間に設けられたトンネル絶縁膜のことを言う。また、第２ゲート絶縁膜２０５とは、浮遊ゲート絶縁膜２０４と制御ゲート電極２０７との間に設けられた層間絶縁膜のことを言う。
【００２７】
前記第１ゲート絶縁膜２０３は、ｐ型半導体基板２０１の主面に熱酸化処理を施して形成された酸化珪素膜で形成されている。前記浮遊ゲート電極２０４は、抵抗値を低減する目的としてｎ型不純物が導入された多結晶珪素膜で形成されている。前記第２ゲート絶縁膜２０５は、ＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法を用いて形成された酸化珪素膜で形成されている。この酸化珪素膜にはリーク電流を低減する目的として窒素が導入されている。前記制御ゲート電極２０７は、抵抗値を低減する目的としてｎ型不純物が導入された多結晶珪素膜で形成されている。
【００２８】
前記パンチスルーストッパ領域２０８は、ｐ型半導体基板２０１の主面に導入されたｐ型不純物からなるｐ型半導体領域で形成されている。前記ソース領域２０９、ドレイン領域２１０の夫々は、ｐ型半導体基板２０１の主面に導入されたｎ型不純物からなる一対のｎ型半導体領域の夫々で形成されている。
【００２９】
前記ソース領域２０９には、層間絶縁膜２１１に形成された接続孔を通して電極２１２が電気的に接続されている。前記ドレイン領域２１０には、層間絶縁膜２１１に形成された接続孔を通して電極２１２が電気的に接続されている。
【００３０】
次に、前記不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルの製造方法について図２及び図３(製造方法を説明するための断面図)を用いて説明する。
まず、単結晶珪素からなる面方位(１００)のｐ型半導体基板２０１を用意し、その後、ｐ型半導体基板２０１の主面の非活性領域に周知の選択酸化法を用いて酸化珪素膜からなるフィールド絶縁膜２０２を形成する。フィールド絶縁膜２０２は例えば５００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図２(ａ)に示す。
【００３１】
次に、前記ｐ型半導体基板２０１の主面の活性領域に熱酸化処理を施し、酸化珪素膜からなる第１ゲート絶縁膜２０３を形成する。第１ゲート絶縁膜２０３は例えば１０［ｎｍ］程度の膜厚で形成する。
【００３２】
次に、前記第１ゲート絶縁膜２０３上を含むｐ型半導体基板２０１の主面上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０４を形成する。多結晶珪素膜２０４は例えば２００［ｎｍ］程度の膜厚で形成する。
【００３３】
次に、前記多結晶珪素膜２０４にパターンニングを施す。パターンニングはフォトリソグラフィ技術及びドライエッチング技術を用いて行う。ここまでの工程を図２(ｂ)に示す。
【００３４】
次に、前記多結晶珪素膜２０４上を含むｐ型半導体基板２０１の主面上の全面に酸化珪素膜２０５を例えば１２［ｎｍ］の膜厚で形成する。酸化珪素膜２０５の形成はＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【００３５】
次に、前記工程を行った直後にＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜２０５に窒素を導入する。ここまでの工程を図２(ｃ)に示す。
【００３６】
次に、前記酸化珪素膜２０５上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０７を形成する。多結晶珪素膜２０７は例えば２００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図３(ｄ)に示す。
【００３７】
次に、前記多結晶珪素膜２０７、酸化珪素膜２０５、多結晶珪素膜２０４の夫々にゲート長方向の幅を規定するパターンニングを順次施し、ｎ型不純物が導入された多結晶珪素膜２０７からなる制御ゲート電極２０７、窒素が導入された酸化珪素膜２０５からなる第２ゲート絶縁膜２０５、ｎ型不純物が導入された多結晶珪素膜２０４からなる浮遊ゲート電極２０４を形成する。これらのパターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行う。なお、この工程において、図示していないが、制御ゲート電極２０７に一体化されたワード線も形成される。ここまでの工程を図３(ｅ)に示す。
【００３８】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｐ型不純物（例えばボロン）をイオン打込み法で選択的に導入し、ｎ型半導体領域からなるパンチスルーストッパ領域２０８を形成する。
【００３９】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｎ型不純物(例えば砒素)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域の夫々からなるソース領域２０９及びドレイン領域２１０を形成する。この工程において、不揮発性記憶素子Ｑｅが形成される。ここまでの工程を図３(ｆ)に示す。
【００４０】
次に、前記制御ゲート電極２０７上を含むｐ型半導体基板２０１の主面上の全面に層間絶縁膜２１１を形成し、その後、前記層間絶縁膜２１１に、ソース領域２０９及びドレイン領域２１０に至る接続孔を形成する。
【００４１】
次に、前記接続孔内を含む層間絶縁膜２１１上の全面に金属膜を形成し、その後、前記金属膜にパターンニングを施して電極２１２を形成することにより、図１に示す不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルがほぼ完成する。
【００４２】
次に、前述の製造方法で形成された不揮発性記憶素子Ｑｅの特性について説明する。なお、ここでは比較のため、ＮＨ3 雰囲気中での熱処理温度及び時間を様々に変えた試料を作成し、酸化珪素膜(第２ゲート絶縁膜)２０５中の窒素原子濃度とリーク電流及び不揮発性記憶素子Ｑｅの特性を比較検討した。
【００４３】
図４及び図５は、酸化珪素膜２０５の電流−電圧特性を示したものである。図４はＮＨ3 雰囲気中での熱処理温度を８５０［℃］とし、時間を変化させた場合の結果であり、図５はＮＨ3 雰囲気中での熱処理時間を１０分とし、温度を変化させた場合の結果である。膜厚はいずれも１２［ｎｍ］とした。図４及び図５の結果より、ＮＨ3 雰囲気中での熱処理時間及び温度が大となるにつれて、酸化珪素膜２０５のリーク電流は減少することが明らかとなった。
【００４４】
前述したリーク電流の減少は、酸化珪素膜２０５中の窒素原子濃度と強い相関がある。図６は、８５０［℃］のＮＨ3 雰囲気で熱処理した試料の制御ゲート電極（多結晶珪素膜２０７）／第２ゲート絶縁膜(酸化珪素膜２０５)／浮遊ゲート電極(多結晶珪素膜２０４)の部分の窒素原子分布を二次イオン質量分析計（ＳＩＭＳ）により測定した結果である。ＮＨ3 雰囲気中での熱処理により、酸化珪素膜２０５中に２×１０20［atoms／cm3］以上の窒素原子が導入されていることがわかる。この酸化珪素膜２０５中の窒素原子濃度は、酸化珪素膜２０５の中層部に比べて上層部及び下層部の方が高くなっている。また、窒素原子濃度は、ＮＨ3 雰囲気での熱処理時間の増大とともに高くなっている。
【００４５】
図７は、ＮＨ3 雰囲気中において、前述した酸化珪素膜２０５を様々な温度及び時間で熱処理した際の酸化珪素膜２０５中の窒素原子濃度とリーク電流の関係を示したものである。ここで、酸化珪素膜２０５中の窒素原子濃度は、酸化珪素膜２０５の下層部での値を用いた。リーク電流は、浮遊ゲート電極２０４に電子を注入する際に第２ゲート絶縁膜２０５に印加される最大の電界７．５ＭＶ／ｃｍで定義した。本結果より、熱処理条件に関係なく酸化珪素膜２０５のリーク電流は窒素原子濃度で一義的に決まり、窒素原子濃度の増大とともに減少していることがわかる。書込み／消去時のしきい値ウィンドウを確保し、リテンション特性を維持するためには、第２ゲート絶縁膜２０５のリーク電流を１０-4以下とする必要がある。図７より、この電流レベルとするためには、酸化珪素膜２０５中の窒素原子濃度を２×１０20［atoms／cm3］以上としなくてはならない。
【００４６】
なお、ゲート長が０．５［μｍ］以下の微細な不揮発性記憶素子Ｑｅを作成するためには、プロセス温度の上限を９００［℃］以下とする必要がある。酸化珪素膜２０５のＮＨ3 雰囲気中での熱処理温度を９００［℃］とし、熱処理時間を変えた試料について、前述したＳＩＭＳ分析により酸化珪素膜２０５中の窒素原子濃度を測定したところ、ほぼ２×１０21［atoms／cm3］で飽和に達し、これ以上窒素原子を導入することは困難であった。従って、酸化珪素膜２０５中の窒素原子濃度は、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の範囲に限定される。
【００４７】
図８は、酸化珪素膜２０５の窒素原子導入を８５０［℃］のＮＨ3 雰囲気中で１０分間行い、不揮発性記憶素子Ｑｅの浮遊ゲート電極２０４に電子を注入し、その後、２５０［℃］の窒素雰囲気中でベーク処理した際の、しきい値電圧の変動を示したものである。同図には、第２ゲート絶縁膜２０５に従来技術の熱酸化珪素膜及びＯＮＯ膜における結果も合わせて示した。膜厚はいずれも１２［ｎｍ］である。
【００４８】
ＮＨ3 雰囲気中で熱処理した酸化珪素膜２０５は、従来の熱酸化珪素膜やＯＮＯ膜に比べてしきい値電圧の低下が小さく、不揮発性記憶素子Ｑｅの電荷保持特性が向上することがわかる。これは、前述したように、第２ゲート絶縁膜２０５の膜厚を１２［ｎｍ］と薄膜化した際、酸化珪素２０５のリーク電流が熱酸化珪素膜やＯＮＯ膜に比べ減少したためである。なお、前述した酸化珪素膜２０５中の窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の範囲にあれば、電荷保持特性はほぼ同一であった。
【００４９】
本実施形態によれば、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の窒素原子を含有した酸化珪素膜２０５を不揮発性記憶素子Ｑｅの第２ゲート絶縁膜２０５として用いることにより、電荷保持特性の向上が図れるという効果がある。
【００５０】
（実施形態２）
本実施形態では、膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であり、その窒素分布を最適化し、かつ膜中の水素原子濃度を低減した酸化珪素膜を、不揮発性記憶素子の第２ゲート絶縁膜として用いた例について説明する。
【００５１】
まず、不揮発性記憶素子を１つの記憶単位とするメモリセルの製造方法について図９及び図１０(製造方法を説明するための断面図)を用いて説明する。
【００５２】
単結晶珪素からなる面方位(１００)のｐ型半導体基板２０１を用意し、その後、ｐ型半導体基板２０１の主面の非活性領域に周知の選択酸化法を用いて酸化珪素膜からなるフィールド絶縁膜２０２を形成する。フィールド絶縁膜２０２は例えば５００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図９(ａ)に示す。次に、前記ｐ型半導体基板２０１の主面の活性領域に熱酸化処理を施し、酸化珪素膜からなる第１ゲート絶縁膜２０３を形成する。第１ゲート絶縁膜２０３は例えば１０［ｎｍ］程度の膜厚で形成する。
【００５３】
次に、前記第１ゲート絶縁膜２０３上を含むｐ型半導体基板２０１の主面上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０４を形成する。多結晶珪素膜２０４は例えば２００［ｎｍ］程度の膜厚で形成する。
【００５４】
次に、前記多結晶珪素膜２０４にパターンニングを施す。パターンニングはフォトリソグラフィ技術及びドライエッチング技術を用いて行う。ここまでの工程を図９(ｂ)に示す。
【００５５】
次に、前記多結晶珪素膜２０４上を含むｐ型半導体基板２０１の主面上の全面に酸化珪素膜２０５を例えば１２［ｎｍ］の膜厚で形成する。酸化珪素膜２０５の形成はＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【００５６】
次に、前記工程を行った直後にＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜２０５に概ね６×１０20［atoms／cm3］の窒素原子を導入する。
【００５７】
次に、前記酸化珪素膜２０５に８２５［℃］の温度雰囲気中でウエット酸化処理を施す。ここまでの工程を図９(ｃ)に示す。
【００５８】
次に、前記酸化珪素膜２０５上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０７を形成する。多結晶珪素膜２０７は例えば２００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図１０(ｄ)に示す。
【００５９】
次に、前記多結晶珪素膜２０７、酸化珪素膜２０５、多結晶珪素膜２０４の夫々にゲート長方向の幅を規定するパターンニングを順次施し、ｎ型不純物が導入された多結晶珪素膜２０７からなる制御ゲート電極２０７、窒素が導入された酸化珪素膜２０５からなる第２ゲート絶縁膜２０５、ｎ型不純物が導入された多結晶珪素膜２０４からなる浮遊ゲート電極２０４を形成する。これらのパターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行う。なお、この工程において、図示していないが、制御ゲート電極２０７に一体化されたワード線も形成される。ここまでの工程を図１０(ｅ)に示す。
【００６０】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｐ型不純物（例えばボロン）をイオン打込み法で選択的に導入し、ｐ型半導体領域からなるパンチスルーストッパ領域２０８を形成する。
【００６１】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｎ型不純物(例えば砒素)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域の夫々からなるソース領域２０９及びドレイン領域２１０を形成する。この工程において、不揮発性記憶素子Ｑｅが形成される。ここまでの工程を図１０(ｆ)に示す。
【００６２】
次に、前記制御ゲート電極２０７上を含むｐ型半導体基板２０１の主面上の全面に層間絶縁膜２１１を形成し、その後、前記層間絶縁膜２１１に、ソース領域２０９及びドレイン領域２１０に至る接続孔を形成する。
【００６３】
次に、前記接続孔内を含む層間絶縁膜２１１上の全面に金属膜を形成し、その後、前記金属膜にパターンニングを施して電極２１２を形成することにより、図１０(ｇ)に示すように、不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルがほぼ完成する。
【００６４】
本実施形態の不揮発性記憶素子Ｑｅは、前述の実施形態１に比べて更に長時間の電荷保持が可能であった。この理由を調べるため、二次イオン質量分析計を用いて、前記ウエット酸化前後の酸化珪素膜２０５中の原子濃度分布を観察した。図１１はウエット酸化前、図１２はウエット酸化後の酸化珪素膜２０５中の窒素及び水素濃度分布である。両図の比較から、ウエット酸化により、酸化珪素膜２０５中の水素原子濃度が２×１０21［atoms／cm3］から２×１０20［atoms／cm3］へと１桁減少しているのが明らかとなった。また、酸化珪素膜２０５の上層部(制御ゲート電極２０７側)での窒素濃度の減少も確認された。本分析結果より、酸化珪素膜２０５中の水素原子減少による電子トラップの低減と、酸化珪素膜２０５の上層部(制御ゲート電極２０７側)での窒素濃度の減少によるホール電流の抑制が不揮発性記憶素子Ｑｅの電荷保持特性の向上を実現したと考える。
【００６５】
なお、本実施形態では酸化珪素膜２０５中の窒素原子濃度を６×１０20［atoms／cm3］としたが、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であれば電荷保持特性の向上が観測された。また、酸化珪素膜２０５中の水素原子濃度が５×１０20［atoms／cm3］以下であれば同様に電荷保持特性が向上した。
【００６６】
なお、酸化珪素膜２０５中の水素原子濃度を５×１０20［atoms／cm3］以下とすることにより、不揮発性記憶素子Ｑｅの書換えに伴うしきい値変動を抑制することが可能である。図２０は、ウエット酸化による水素原子低減前後での、書換えに伴うしきい値変動量を示したものである。この際の窒素原子濃度は６×１０20［atoms／cm3］である。しきい値変動量は、ウエット酸化前（水素原子濃度３×１０21［atoms／cm3］）は、０．６５Ｖであるのに対し、ウエット酸化後（水素原子濃度３×１０20［atoms／cm3］）は、０．１５Ｖ程度に抑制されている。これはウエット酸化で水素原子を低減することにより、酸化珪素膜２０５中の電子トラップが減少したためである。
【００６７】
なお、本実施形態では酸化珪素膜２０５中の窒素原子濃度を６×１０20［atoms／cm3］としたが、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であり、かつ水素原子濃度が５×１０20［atoms／cm3］以下であれば、書換えに伴うしきい値変動の抑制が図れる。
【００６８】
本実施形態によれば、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の窒素原子を含有した酸化珪素膜２０５を、不揮発性記憶素子Ｑｅの第２ゲート絶縁膜２０５として用い、さらに、その窒素原子濃度を酸化珪素膜２０５の下層部に比べてその上層部を高くし、また、酸化珪素膜２０５中の最大水素原子濃度を５×１０20［atoms／cm3］以下とすることにより、不揮発性記憶素子Ｑｅの電荷保持特性の向上が図れるという効果がある。また、不揮発性記憶素子Ｑｅの書換えに伴うしきい値変動が抑制できるという効果がある。
【００６９】
（実施形態３）
本実施形態では、膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下である酸化珪素膜を、不揮発性記憶素子の第２ゲート絶縁膜として用い、さらにその上部に窒化珪素(Ｓi3Ｎ4 )膜を積層した例について説明する。
【００７０】
まず、不揮発性記憶素子を１つの記憶単位とするメモリセルの製造方法について、図１３及び図１４(製造方法を説明するための断面図)を用いて説明する。
【００７１】
単結晶珪素からなる面方位(１００)のｐ型半導体基板２０１を用意し、その後、ｐ型半導体基板２０１の主面の非活性領域に周知の選択酸化法を用いて酸化珪素膜からなるフィールド絶縁膜２０２を形成する。フィールド絶縁膜２０２は例えば５００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図１３(ａ)に示す。
【００７２】
次に、前記ｐ型半導体基板２０１の主面の活性領域に熱酸化処理を施し、酸化珪素膜からなる第１ゲート絶縁膜２０３を形成する。第１ゲート絶縁膜２０３は例えば１０［ｎｍ］程度の膜厚で形成する。
【００７３】
次に、前記第１ゲート絶縁膜２０３上を含むｐ型半導体基板２０１の主面上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０４を形成する。多結晶珪素膜２０４は例えば２００［ｎｍ］程度の膜厚で形成する。
【００７４】
次に、前記多結晶珪素膜２０４にパターンニングを施す。パターンニングはフォトリソグラフィ技術及びドライエッチング技術を用いて行なう。ここまでの工程を図１３(ｂ)に示す。
【００７５】
次に、前記多結晶珪素膜２０４上を含むｐ型半導体基板２０１の主面上の全面に酸化珪素膜２０５を例えば１２［ｎｍ］の膜厚で形成する。酸化珪素膜２０５の形成はＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【００７６】
次に、前記工程を行った直後にＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜２０５に概ね６×１０20［atoms／cm3］の窒素原子を導入する。ここまでの工程を図１３(ｃ)に示す。
【００７７】
次に、前記酸化珪素膜２０５上を含むｐ型半導体基板２０１の主面上の全面にＬＰＣＶＤ法で窒化珪素(Ｓi3Ｎ4 )膜２１３を形成する。ここまでの工程を図１３(ｄ)に示す。
【００７８】
次に、前記酸化珪素膜２０５上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０７を形成する。多結晶珪素膜２０７は例えば２００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図１４(ｅ)に示す。
【００７９】
次に、前記多結晶珪素膜２０７、窒化珪素膜２１３、酸化珪素膜２０５、多結晶珪素膜２０４の夫々にゲート長方向の幅を規定するパターンニングを順次施し、ｎ型不純物が導入された多結晶珪素膜２０７からなる制御ゲート電極２０７、窒素が導入された酸化珪素膜２０５からなる第２ゲート絶縁膜２０５、ｎ型不純物が導入された多結晶珪素膜２０４からなる浮遊ゲート電極２０４を形成する。これらのパターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行う。なお、この工程において、図示していないが、制御ゲート電極２０７に一体化されたワード線も形成される。ここまでの工程を図１４(ｆ)に示す。
次に、前記ｐ型半導体基板２０１の主面の活性領域にｐ型不純物（例えばボロン）をイオン打込み法で選択的に導入し、ｎ型半導体領域からなるパンチスルーストッパ領域２０８を形成する。
【００８０】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｎ型不純物(例えば砒素)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域の夫々からなるソース領域２０９及びドレイン領域２１０を形成する。この工程において、不揮発性記憶素子Ｑｅが形成される。ここまでの工程を図１４(ｇ)に示す。
【００８１】
次に、前記制御ゲート電極２０７上を含むｐ型半導体基板２０１の主面上の全面に層間絶縁膜２１１を形成し、その後、前記層間絶縁膜２１１に、ソース領域２０９及びドレイン領域２１０に至る接続孔を形成する。
【００８２】
次に、前記接続孔内を含む層間絶縁膜２１１上の全面に金属膜を形成し、その後、前記金属膜にパターンニングを施して電極２１２を形成することにより、図１４(ｈ)に示すように、不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルがほぼ完成する。
【００８３】
前記不揮発性記憶素子Ｑｅは、１２［ｎｍ］のＯＮＯ膜に窒化珪素膜を堆積した場合に比べて電荷保持特性が向上した。
【００８４】
なお、本実施形態では酸化珪素膜２０５中の窒素原子濃度を６×１０20［atoms／cm3］以上としたが、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であれば電荷保持特性の向上が観測された。
【００８５】
本実施形態によれば、概ね２×１０20［atoms／cm3］以上、２×１０21［atoms／cm3］以下の窒素原子を含有する酸化珪素膜２０５を不揮発性記憶素子Ｑｅの第２ゲート絶縁膜２０５として用い、さらにその上部に窒化珪素膜２１３を積層することにより、不揮発性記憶素子Ｑｅの電荷保持特性の向上が図れるという効果がある。
【００８６】
なお、本実施形態では酸化珪素膜２０５に窒素原子を導入した後、続いて窒化珪素膜２１３を形成したが、窒化珪素膜２１３を形成する前に、前述の実施形態２と同様に、ウエット酸化処理を施し、酸化珪素膜２０５中の水素原子濃度を５×１０20［atoms／cm3］以下に低減すると、より一層の効果が得られる。
【００８７】
（実施形態４）
本実施形態では、膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下である酸化珪素膜を、不揮発性記憶素子の第２ゲート絶縁膜として用いた例について説明する。なお、本実施形態の不揮発性記憶素子は、ＡＮＤ型のコンタクトレスアレイ構造を有するフラッシュメモリに塔載される。
【００８８】
まず、不揮発性記憶素子を１つの記憶単位とするメモリセルの製造方法について図１５及び図１６(製造方法を説明するための断面図)を用いて説明する。
【００８９】
単結晶珪素からなる面方位(１００)のｐ型半導体基板１０１を用意する。
【００９０】
次に、熱酸化処理を施し、ｐ型半導体基板１０１の主面に酸化珪素膜からなる第１ゲート絶縁膜１０２を形成する。
【００９１】
次に、前記第１ゲート絶縁膜１０２上に不純物(例えば燐)が導入された多結晶珪素膜１０３を形成し、その後、多結晶珪素膜１０３上に酸化珪素膜１０４を形成し、その後、酸化珪素膜１０４上に窒化珪素膜１０５を形成する。多結晶珪素膜１０３、酸化珪素膜１０４、窒化珪素膜１０５の夫々の形成はＬＰＣＶＤ法で順次行う。
【００９２】
次に、前記窒化珪素膜１０５、酸化珪素膜１０４、多結晶珪素膜１０３、第１ゲート絶縁膜１０２の夫々に、ゲート長方向の幅を規定するパターンニングを施す。パターンニングはフォトリソグラフィ技術及びドライエッチング技術を用いて行う。ここまでの工程を図１５(ａ)に示す。
【００９３】
次に、前記窒化珪素膜１０５上を含むｐ型半導体基板１０１の主面上の全面に窒化珪素膜をＬＰＣＶＤ法で形成し、その後、前記窒化珪素膜に異方性ドライエッチングを施してサイドウォールスペーサ１０６を形成する。ここまでの工程を図１５(ｂ)に示す。
【００９４】
次に、ウエット酸化処理を施し、ｐ型半導体基板１０１の主面に酸化珪素膜からなるフィールド絶縁膜１０７を形成する。フィールド絶縁膜１０７はゲート長方向に沿って配置される活性領域(素子形成領域)間の分離を行なう。ここまでの工程を図１５(ｃ)に示す。
【００９５】
次に、熱リン酸処理を施し、前記窒化珪素膜１０５及びサイドウォールスペーサ１０６を除去した後、前記ｐ型半導体基板１０１の主面の活性領域にｐ型不純物(例えばボロン)をイオン打込み法で選択的に導入し、ｐ型半導体領域からなるパンチスルーストッパ領域１０８を形成する。
【００９６】
次に、前記ｐ型半導体基板１０１の主面の活性領域にｎ型不純物(例えば砒素)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域の夫々からなるソース領域１０９及びドレイン領域１１０を形成する。ここまでの工程を図１５(ｄ)に示す。
【００９７】
次に、前記酸化珪素膜１０５上を含むｐ型半導体基板１０１の主面上の全面にＬＰＣＶＤ法で酸化珪素膜１１１を形成し、その後、前記酸化珪素膜１１１に多結晶珪素膜１０３の上面が露出するまで異方性エッチングを施す。ここまでの工程を図１５(ｅ)に示す。
【００９８】
次に、前記多結晶珪素膜１０３上を含むｐ型半導体基板１０１の主面上の全面に不純物(例えば燐)が導入された多結晶珪素膜１１２を形成し、その後、前記多結晶珪素膜１１２にゲート長方向の幅を規定するパターンニングを施す。ここまでの工程を図１６(ｆ)に示す。
【００９９】
次に、前記多結晶珪素膜１１２上を含むｐ型半導体基板１０１の主面上の全面に酸化珪素膜１１３を例えば１２［ｎｍ］の膜厚で形成する。酸化珪素膜１１３の形成はＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【０１００】
次に、前記工程を行った直後にＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜１１３に概ね６×１０20［atoms／cm3］の窒素原子を導入する。ここまでの工程を図１６(ｇ)に示す。
【０１０１】
次に、前記酸化珪素膜１１３上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜１１５を形成する。
【０１０２】
次に、前記多結晶珪素膜１１５、酸化珪素膜１１３、多結晶珪素膜１１２、多結晶珪素膜１０３の夫々にゲート幅方向の幅を規定するパターンニングを順次施し、ｎ型不純物が導入された多結晶珪素膜１１５からなる制御ゲート電極１１５、窒素が導入された酸化珪素膜１１３からなる第２ゲート絶縁膜１１３、ｎ型不純物が導入された多結晶珪素膜１１２及び多結晶珪素膜１０３からなる浮遊ゲート電極を形成する。これらのパターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行う。なお、この工程において、図示していないが、制御ゲート電極１１５に一体化されたワード線も形成される。ここまでの工程を図１６(ｈ)に示す。
【０１０３】
次に、前記制御ゲート電極１１５上及びワード線上を含むｐ型半導体基板１０１の主面上の全面に層間絶縁膜１１６を形成し、その後、前記層間絶縁膜１１６上にデータ線１１７を形成し、その後、水素雰囲気中で熱処理を施すことにより、不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルがほぼ完成する。ここまでの工程を図１６(ｉ)に示す。
【０１０４】
前記不揮発性記憶素子Ｑｅは、１２［ｎｍ］のＯＮＯ膜を第２ゲート絶縁膜に用いた場合に比べて電荷保持特性が向上した。なお、前述の実施形態１と同様に、良好な電荷保持特性を得るためには、酸化珪素膜１１３中の窒素原子濃度を概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下とする必要があった。
【０１０５】
また、図１７は前述した酸化珪素膜１１３を第２ゲート絶縁膜に用いた不揮発性記憶素子の、ゲート長と紫外線照射後のしきい値電圧の関係を示したものである。ＮＨ3 雰囲気中で熱処理した酸化珪素膜は、従来のＯＮＯ膜に比べてより短いゲート長、例えば０．３［μｍ］以下であっても安定な動作が可能であった。これは、前述した酸化珪素膜１１４の形成温度が８５０［℃］と、ＯＮＯ膜よりも低い結果、ソース／ドレイン領域の伸びを抑制できたためである。
【０１０６】
本実施形態によれば、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の窒素原子を含有した酸化珪素膜１１４を不揮発性記憶素子Ｑｅの第２ゲート絶縁膜に用いることにより、電荷保持特性の向上が図れるという効果がある。
【０１０７】
また、ソース／ドレイン領域の形成後に第２ゲート絶縁膜を形成する不揮発性記憶素子Ｑｅにおいて、不揮発性記憶素子Ｑｅの第２ゲート絶縁膜として、膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下である酸化珪素膜を用いることにより、微細な不揮発性記憶素子Ｑｅを安定に動作できるという効果がある。
【０１０８】
なお、本実施形態では酸化珪素膜１１４に窒素原子を導入した後、続いて多結晶珪素膜１１５を形成したが、多結晶珪素膜１１５を形成する前に、前述の実施形態２と同様に、ウエット酸化処理を施し、酸化珪素膜１１４中の水素原子濃度を５×１０20［atoms／cm3］以下に低減すると、より一層の効果が得られる。
【０１０９】
また、前述の実施形態３で説明したように、酸化珪素膜１１４の形成後であって、多結晶珪素膜１１５の形成前に、窒化珪素膜を形成して第２ゲート絶縁膜を積層膜としても同様の効果が得られる。
【０１１０】
なお、実施形態１から３においてはＮＯＲ型のフラッシュメモリに塔載される不揮発性記憶素子を例とし、実施形態４においてはＡＮＤ型のコンタクトレスアレイ構造を有するフラッシュメモリに塔載される不揮発性記憶素子を例として説明したが、ＮＡＮＤ型、ＤｉＮＯＲ型、スプリットゲート型といった他の不揮発性半導体記憶装置に塔載される不揮発性記憶素子に適用しても同様の効果が得られる。
【０１１１】
（実施形態５)
本実施形態では、多結晶珪素膜を能動層とするＭＯＳトランジスタのゲート絶縁膜として、膜中の窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下である酸化珪素膜を用いた例について説明する。なお、本実施形態において、ゲート絶縁膜とは能動層とゲート電極との間に設けられた絶縁膜のことを言う。
【０１１２】
まず、ＭＯＳトランジスタの製造方法について、図１８及び図１９（製造方法を説明するための断面図）を用いて説明する。
【０１１３】
単結晶珪素からなる面方位(１００)のｎ型半導体基板３０１を用意する。
【０１１４】
次に、熱酸化処理を施し、前記ｎ型半導体基板３０１の主面に酸化珪素膜３０２を形成する。ここまでの工程を図１８(ａ)に示す。
【０１１５】
次に、前記酸化珪素膜３０２上にＭＯＳトランジスタの能動層となる多結晶珪素膜３０３を形成する。ここまでの工程を図１８(ｂ)に示す。
【０１１６】
次に、前記多結晶珪素膜３０３上に、ゲート絶縁膜として用いる酸化珪素膜３０４を例えば１０［ｎｍ］の膜厚で形成する。酸化珪素膜１０４の形成は、ＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【０１１７】
次に、前記工程を行った直後に８５０［℃］のＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜３０４に概ね６×１０20［atoms／cm3］の窒素原子を導入する。その後、８２５［℃］の温度雰囲気中でウエット酸化処理を施し、前記酸化珪素膜３０４中の水素原子濃度を５×１０20［atoms／cm3］以下にする。ここまでの工程を図１８(ｃ)に示す。
【０１１８】
次に、前記酸化珪素膜３０４上に、ｐ型不純物(例えばボロン)が導入された多結晶珪素膜３０７を形成する。ここまでの工程を図１９(ｄ)に示す。
【０１１９】
次に、前記多結晶珪素膜３０７にパターンニングを施し、多結晶珪素膜３０７からなるゲート電極を形成する。パターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行なう。ここまでの工程を図１８(ｅ)に示す。
【０１２０】
次に、前記ゲート電極３０７を不純物導入用マスクとして使用し、前記多結晶珪素膜３０３にｐ型不純物(例えばボロン)をイオン打込み法で導入して、ソース領域及びドレイン領域である一対のｐ型半導体領域３０８を形成する。この工程において、ＭＯＳトランジスタＱが形成される。
【０１２１】
次に、前記ゲート電極３０７上を含むｎ型半導体基板３０１の主面上の全面に層間絶縁膜３０９を形成し、その後、前記層間絶縁膜３０９に、一対のｐ型半導体領域３０８の夫々に至る接続孔を形成する。
【０１２２】
次に、前記接続孔内を含む層間絶縁膜３０９上の全面に金属膜を形成し、その後、前記金属膜にパターンニングを施して配線３１０を形成することにより、図１８(ｇ)に示す状態となる。
【０１２３】
前記ＭＯＳトランジスタＱは、ゲート絶縁膜として、ＣＶＤ法で形成された酸化珪素膜を用いたり、多結晶珪素膜３０３を熱酸化して形成された酸化珪素膜を用いた場合に比べて、待機時のリーク電流が低減された。合わせて動作時の電流が増加した。この結果、高いオン／オフ比が得られた。
【０１２４】
なお、本実施形態では酸化珪素膜３０４中の窒素原子濃度を６×１０20［atoms／cm3］としたが、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であれば同様に高いオン／オフ比が得られた。
【０１２５】
本実施形態によれば、多結晶珪素膜を能動層とするＭＯＳトランジスタＱのゲート絶縁膜として、概ね２×１０20［atoms／cm3］以上、２×１０21［atoms／cm3］以下の窒素原子を含有した酸化珪素膜を用いることにより、ＭＯＳトランジスタＱのオン／オフ比を向上できるという効果がある。
【０１２６】
なお、本実施形態では、ｐチャネル導電型のＭＯＳトランジスタＱについて説明したが、ｎチャネル導電型のＭＯＳトランジスタにおいても同様の効果が得られる。
【０１２７】
また、本実施形態では、半導体基板上に酸化珪素膜を介在して、多結晶珪素膜を能動層とするＭＯＳトランジスタを形成したが、例えば液晶ディスプレイ駆動用のＭＯＳトランジスタのように、ガラス基板上に形成しても同様の効果が得られる。
【０１２８】
また、本実施形態では、下層の多結晶珪素膜を能動層とし、上層の多結晶珪素膜をゲート電極とするＭＯＳトランジスタについて説明したが、下層の多結晶珪素膜をゲート電極とし、上層の多結晶珪素膜を能動層とするＭＯＳトランジスタにおいても同様の効果が得られる。
【０１２９】
なお、前述の実施形態１から５においては、酸化珪素膜に窒素原子を導入する際、ＮＨ3 雰囲気中で熱処理を行っているが、他の窒素を含有するガスを用いてもよい。また、酸化珪素膜の堆積と同時に窒素原子を導入してもよい。また、本発明の効果が得られる範囲であれば他の方法を用いてもよい。
【０１３０】
また、前述の実施形態１から５においては、多結晶珪素膜を用いて説明したが、非晶質の珪素膜においても同様の効果が得られる。
【０１３１】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１３２】
例えば、本発明は、下層の多結晶珪素膜又は非晶質珪素膜を下部電極とし、上層の多結晶珪素膜又は非晶質珪素膜を上部電極とし、これらの間の酸化珪素膜を誘電体膜とする容量素子を有する半導体装置に適用してもよい。この場合、容量素子の電荷保持特性の向上が図れる。
【０１３３】
また、本発明は、不揮発性記憶素子を有するメモリセルアレイ部を備えたワンチップ・マイクロコンピュータ(半導体装置)に適用してもよい。
【０１３４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１３５】
半導体装置に塔載される不揮発記憶素子の電荷保持特性を向上できる。
【０１３６】
また、微細化された不揮発性記憶素子であっても安定な動作が可能である。
【０１３７】
また、不揮発性記憶素子のプログラム電圧の低減化が可能である。
【０１３８】
また、半導体装置に塔載されるＭＯＳトランジスタの性能を向上できる。
【０１３９】
また、半導体装置に塔載される容量素子の電荷保持特性を向上できる。
【図面の簡単な説明】
【図１】本発明の実施形態１であるフラッシュメモリ(半導体装置)の要部断面図。
【図２】前記フラッシュメモリの製造方法を説明するための断面図。
【図３】前記フラッシュメモリの製造方法を説明するための断面図。
【図４】酸化珪素膜電界とリーク電流の関係を示す図。
【図５】酸化珪素膜電界とリーク電流の関係を示す図。
【図６】酸化珪素膜中の窒素原子濃度分布を示す図。
【図７】酸化珪素膜中の窒素原子濃度とリーク電流の関係を示す図。
【図８】電荷保持特性を示す図。
【図９】本発明の実施形態２であるフラッシュメモリ(半導体装置)の製造方法を説明するための断面図。
【図１０】前記フラッシュメモリの製造方法を説明するための断面図。
【図１１】酸化珪素膜中の窒素及び水素原子濃度分布を示す図。
【図１２】酸化珪素膜中の窒素及び水素原子濃度分布を示す図。
【図１３】本発明の実施形態３であるフラッシュメモリ(半導体装置)の製造方法を説明するための断面図。
【図１４】前記フラッシュメモリの製造方法を説明するための断面図。
【図１５】本発明の実施形態４であるフラッシュメモリ(半導体装置)の製造方法を説明するための断面図。
【図１６】前記フラッシュメモリの製造方法を説明するための断面図。
【図１７】ゲート長としきい値電圧の関係を示す図。
【図１８】本発明の実施形態５である半導体装置の製造方法を説明するための断面図。
【図１９】前記半導体装置の製造方法を説明するための断面図。
【図２０】ウエット酸化による水素原子低減前後での書換えに伴うしきい値変動量。
【符号の説明】
１０１，２０１，３０１…半導体基板、１０２…酸化珪素膜、１０３…多結晶珪素膜、１０４…酸化珪素膜、１０５，１０６…窒化珪素膜、１０７，２０２…フィールド絶縁膜、１０８，２０８…パンチスルーストッパ領域、１０９，２０９…ソース領域、１１１…酸化珪素膜、１１０，２１０…ドレイン領域、１１２…多結晶珪素膜、１１３…窒素が導入された酸化珪素膜、１１５…多結晶珪素膜、２０３…酸化珪素膜、２０４…多結晶珪素膜、２０５…窒素が導入された酸化珪素膜、２０７…多結晶珪素膜、２１１，３０９…層間絶縁膜、２１２，３１０…電極、３０２…酸化珪素膜、３０３…多結晶珪素膜、３０４…窒素が導入された酸化珪素膜、３０７…多結晶珪素膜、３０８…一対の半導体領域、Ｑｅ…不揮発性記憶素子、Ｑ…ＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、浮遊ゲート電極と制御ゲート電極との間に絶縁膜が設けられた不揮発性記憶素子を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置として、フラッシュメモリと称される不揮発性半導体記憶装置がある。このフラッシュメモリは、携帯性、耐衝撃性に優れ、オンボードで電気的に一括消去可能なことから、将来の小型携帯情報機器のファイルメモリとして注目を集めている。
【０００３】
前記フラッシュメモリは、不揮発性記憶素子を１つの記憶単位とするメモリセルを行列状に複数個配置したメモリセルアレイ部を備えている。不揮発性記憶素子は、単結晶珪素からなる半導体基板の主面に構成されている。
【０００４】
前記不揮発性記憶素子は、主に、チャネル形成領域である半導体基板、第１ゲート絶縁膜、浮遊ゲート電極(フローティングゲート電極とも言う)、第２ゲート絶縁膜、制御ゲート電極(コントロールゲート電極とも言う)、ソース領域及びドレイン領域である一対の半導体領域(不純物拡散領域とも言う)等で構成されている。この不揮発性記憶素子は、半導体基板に対して正の電圧を制御ゲート電極に印加することによって電子を浮遊ゲート電極に注入し、そのしきい値電圧の違いから１［bit ］の情報(“０”又は“１”)を記憶している。なお、前記第１ゲート絶縁膜とは、半導体基板と浮遊ゲート電極との間に設けられたトンネル絶縁膜のことを言う。また、前記第２ゲート絶縁膜とは、浮遊ゲート電極と制御ゲート電極との間に設けられた層間絶縁膜のことを言う。
【０００５】
前記不揮発性記憶素子において、浮遊ゲート電極、制御ゲート電極の夫々は多結晶珪素膜で形成され、第１ゲート絶縁膜、第２ゲート絶縁膜の夫々は酸化珪素(ＳiＯ2)膜で形成されている。第１ゲート絶縁膜である酸化珪素膜は、単結晶珪素からなる半導体基板の主面に熱酸化処理を施すことにより形成され、第２ゲート絶縁膜である酸化珪素膜は、多結晶珪素膜からなる浮遊ゲート電極の表面に熱酸化処理を施すことにより形成される。
【０００６】
前記多結晶珪素膜からなる浮遊ゲート電極の表面に形成された酸化珪素膜は、単結晶珪素からなる半導体基板の主面に形成された酸化珪素膜に比べて絶縁耐圧が低く、電荷保持特性が劣るため、４［Ｍbit ］以降のフラッシュメモリでは、単層の酸化珪素膜に代えて、酸化珪素膜、窒化珪素(Ｓi3Ｎ4 )膜、酸化珪素膜の夫々を順次積層した積層膜、所謂ＯＮＯ(Ｏxide/Ｎitride/Ｏxide)膜で第２ゲート絶縁膜を形成している。これは、酸化珪素膜に換算した膜厚が同一の場合、ＯＮＯ膜の方が酸化珪素膜に比べてリーク電流が小さいためである。本技術については、例えば、アイ・イー・イー・イー トランザクション オン エレクトロン デバイシズ、第３８巻、１９９１年、３８６頁から３９１頁（ＩＥＥＥ Ｔransaction on Ｅlectron Ｄevices, ３８(１９９１)ｐｐ３８６−３９１)において論じられている。
【０００７】
【発明が解決しようとする課題】
しかしながら、フラッシュメモリの高集積化に伴い、第２ゲート絶縁膜にＯＮＯ膜を用いた場合、新たな問題が生じることになった。１つは不揮発性記憶素子の微細化に伴うプロセス温度の低減化である。ＯＮＯ膜は、通常、多結晶珪素膜からなる浮遊ゲート電極の表面を熱酸化して下層の酸化珪素膜を形成し、その後、下層の酸化珪素膜上に減圧化学気相成長（ＬＰＣＶＤ：Ｌow Ｐressure Ｃhemical Ｖapor Ｄeposition)法で窒化珪素膜を形成し、その後、窒化珪素膜の表面を熱酸化して上層の酸化珪素膜を形成することにより形成される。しかし、この窒化珪素膜の酸化は９００℃以上の高温を要するため、ソース領域及びドレイン領域を形成した後に第２ゲート絶縁膜を形成する場合には、ＬＳＩ(Ｌarge Ｓcale Ｉntegrated Ｃircuit）の微細化に不可欠な浅い接合の形成が困難となり、これがフラッシュメモリの高集積化を阻害する因子となっていた。
【０００８】
前述した熱酸化法のみによれば、８００℃程度の比較的低温でも単層の酸化珪素膜からなる第２ゲート絶縁膜を形成することは可能である。しかし、この方法では、酸化温度を低減するほど浮遊ゲート電極の側壁上端部において酸化珪素膜の膜厚が薄くなり、この部分での電界集中が顕著となってリーク電流が増大するという問題があった。また、熱酸化法に代えてＬＰＣＶＤ法により７５０℃程度の低温で単層の酸化珪素膜を形成し、これを不揮発性記憶素子の第２ゲート絶縁膜へ適用する技術も提案されている。ＬＰＣＶＤ法を用いると熱酸化法に比べ酸化珪素膜のリーク電流低減が可能である。しかし、その効果は充分とはいえず、不揮発性記憶素子への適用は困難なのが現状であった。
【０００９】
もう１点は、第２ゲート絶縁膜の薄膜化である。不揮発性記憶素子の書換え動作時に浮遊ゲート電極に印加される電圧Ｖfgは、
【００１０】
【数１】
Ｖfg＝Ｃ2Ｖcg／(Ｃ1＋Ｃ2) ・・・（１）
で与えられる。ここで、Ｖcgは制御ゲート電極の印加電圧、Ｃ1 は第１ゲート絶縁膜の容量、Ｃ2 は第２ゲート絶縁膜の容量である。制御ゲート電極に印加された電圧を効率良く浮遊ゲート電極に伝達し、プログラム電圧を低減するためには、第２ゲート絶縁膜を薄膜化してＣ2 を大きくすることが有効である。しかしながら、従来のＯＮＯ膜では、上下層の酸化珪素膜を５［ｎｍ］以下とすると、浮遊ゲート電極に蓄積された電荷が制御ゲート電極に漏洩する、所謂リテンション不良が顕在化するという問題があった。また、上層の酸化珪素膜を５［ｎｍ］形成しようとした場合、浮遊ゲート電極である下層の多結晶珪素膜の酸化を防止するために１０［ｎｍ］程度以上の窒化珪素膜を形成する必要があった。このため、ＯＮＯ膜の薄膜化は酸化珪素膜換算で１５［ｎｍ］程度が限界であり、第１ゲート絶縁膜の薄膜化が困難となりつつある今日、新たな第２ゲート絶縁膜形成プロセスの開発が期待されていた。
【００１１】
本発明の目的は、半導体装置に塔載される不揮発性記憶素子において、従来のＯＮＯ膜よりも低温でリーク電流が小さいゲート絶縁膜を形成し、より微細であっても安定な動作と充分な電荷保持特性が得られる技術を提供することにある。
また、本発明の他の目的は、半導体装置に塔載される不揮発性記憶素子において、従来のＯＮＯ膜を用いた場合に比べて薄いゲート絶縁膜を形成し、プログラム電圧を低減することが可能な技術を提供することにある。
【００１２】
【課題を解決するための手段】
前記課題は、酸化珪素膜もしくは酸化珪素膜と窒化珪素膜との積層膜を第２ゲート絶縁膜として用い、前記酸化珪素膜にその膜中での最大原子濃度が概ね２×１０20［atoms／cm3］以上となるように窒素を導入することにより達成される。更に、前記酸化珪素膜中の最大窒素原子濃度が概ね２×１０21［atoms／cm3］以下であればより好適である。あわせて、前記酸化珪素膜中の最大水素原子濃度を５×１０20［atoms／cm3］以下とすれば、より一層の効果が得られる。
【００１３】
本発明における半導体装置は、第１珪素膜とその上層の第２珪素膜との間に酸化珪素膜を有し、前記酸化珪素膜に窒素が導入され、前記酸化珪素膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下になっていることを特徴としている。本半導体装置が不揮発性記憶素子を有する場合、第１珪素膜が浮遊ゲート電極、酸化珪素膜が第２ゲート絶縁膜、制御ゲート電極が第２珪素膜に該当する。この場合、第１珪素膜、第２珪素膜の夫々にはｎ型不純物、例えば燐(Ｐ)が導入されているのが一般的である。酸化珪素膜を第２ゲート絶縁膜として用いることで、従来のＯＮＯ膜では不可能であった１５［ｎｍ］以下の薄膜化が可能となる。
【００１４】
前記酸化珪素膜の形成は、例えば、モノシラン(ＳｉＨ4 )と亜酸化二窒素（Ｎ2Ｏ ）を原料ガスとするＬＰＣＶＤ法により行なう。本方法によれば、７００［℃］から８００［℃］といった低温で酸化珪素膜の形成が可能である。しかしながら、前述したように、ＬＰＣＶＤ法により形成した酸化珪素膜を直ちに不揮発性記憶素子の第２ゲート絶縁膜として用いることは困難である。これは、酸化珪素膜のリーク電流が大きいため、浮遊ゲート電極に電子を注入した後、電源を遮断して放置状態となった際、浮遊ゲート電極中に蓄積された電子が制御ゲート電極へと漏洩してしまい、電荷保持(リテンション)不良が生じるためである。また、リーク電流が大きいために、浮遊ゲート電極に電子を注入し、不揮発性記憶素子のしきい値を上昇させようとした際、注入した電子が制御ゲート電極側へ抜けてしまい、十分にしきい値が上がらず、書き込みと消去のしきい値ウインドウが確保できないといった問題も生じる。我々の研究の結果、酸化珪素膜のリーク電流は、酸化珪素膜中に存在するＥ’センタと呼ばれる欠陥に起因することが明らかとなった。
【００１５】
そこで本発明では、酸化珪素膜をＮＨ3 雰囲気中で熱処理し、Ｅ’センタを窒素原子で終端することによりリーク電流の低減を図った。酸化珪素膜のリーク電流は、プロセス条件に関係なく、酸化珪素膜中の窒素原子濃度で一義的に決まる。リーク電流を低減し、リテンション不良を抑制し、更にしきい値ウインドウを確保するためには、酸化珪素膜中の最大窒素原子濃度を概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下とする必要がある。この際、窒素原子は酸化珪素膜の中層部に比べてその上層部及び下層部に多く存在する。前述した窒素原子濃度を得るためには、ＮＨ3 雰囲気中でのアニールを７５０［℃］から９００［℃］、好ましくは８００［℃］から８５０［℃］で行なえばよい。従って、従来のＯＮＯ膜に比べゲート絶縁膜形成プロセスを低温化することが可能である。
【００１６】
さらに、前記酸化珪素膜中の最大水素原子濃度を５×１０20［atoms／cm3］以下とすれば、本発明はより一層好適である。これは、酸化珪素膜中に存在する水素原子が電子トラップを形成するためである。水素原子が存在すると、書換えを行なった際、第２ゲート絶縁膜への電子蓄積が生じ、その後の放置状態でゲート絶縁膜へ蓄積された電子が制御ゲート電極へ放出される結果、リテンション不良が生じてしまう。前述した水素原子の低減には、ＮＨ3 雰囲気中でのアニール後に、例えば８００［℃］から９００［℃］程度、好ましくは８５０［℃］で短時間のウエット酸化を行なえばよい。
【００１７】
さらに、本発明は、酸化珪素膜中の窒素原子濃度を、酸化珪素膜の下層部に比べてその上層部の方が低くなるように制御すると好適である。このような窒素原子分布は前述したウエット酸化を行なうことにより達成される。
【００１８】
なお、本発明は、不揮発性記憶素子を有する半導体装置に限定されるものではない。例えば、本発明は、前記第１珪素膜、第２珪素膜のうち、一方を能動層とし、他方をゲート電極とし、前記酸化珪素膜をゲート絶縁膜（前記能動層とゲート電極との間に設けられた絶縁膜）とするＭＯＳ（Ｍetal Ｏxide Ｓemiconductor）トランジスタを有する半導体装置に適用しても効果が得られる。前記ＭＯＳトランジスタとしては、ＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍemory）のメモリセルに用いられる負荷用のＭＯＳトランジスタや、液晶ディスプレイに用いられる駆動用のＭＯＳトランジスタが挙げられる。
【００１９】
また、本発明は、前記第１珪素膜を下部電極とし、前記第２珪素膜を上部電極とし、前記酸化珪素膜を誘電体膜とする容量素子を有する半導体装置に適用しても効果が得られる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
（実施形態１）
本実施形態では、不揮発性記憶素子を有する半導体装置として、ＮＯＲ型のフラッシュメモリに本発明を適用した例について説明する。
【００２３】
図１は、ＮＯＲ型のフラッシュメモリの要部断面図である。
【００２４】
本実施形態のフラッシュメモリは、図１に示す不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルを行列状に複数個配置したメモリセルアレイ部を備えている。
【００２５】
前記フラッシュメモリは、例えば、単結晶珪素からなる面方位(１００)のｐ型半導体基板２０１を主体に構成されている。ｐ型半導体基板２０１の主面の非活性領域にはフィールド絶縁膜２０２が形成され、このフィールド絶縁膜２０２で周囲を規定されたｐ型半導体基板１の主面の活性領域には不揮発性記憶素子Ｑｅが構成されている。
【００２６】
前記不揮発性記憶素子Ｑｅは、主に、チャネル形成領域として使用されるｐ型半導体基板２０１、第１ゲート絶縁膜２０３、浮遊ゲート電極２０４、第２ゲート絶縁膜２０５、制御ゲート電極２０７、パンチスルーストッパ領域２０８、ソース領域２０９及びドレイン領域２１０で構成されている。なお、前記第１ゲート絶縁膜２０３とは、ｐ型半導体基板２０１と浮遊ゲート電極２０４との間に設けられたトンネル絶縁膜のことを言う。また、第２ゲート絶縁膜２０５とは、浮遊ゲート絶縁膜２０４と制御ゲート電極２０７との間に設けられた層間絶縁膜のことを言う。
【００２７】
前記第１ゲート絶縁膜２０３は、ｐ型半導体基板２０１の主面に熱酸化処理を施して形成された酸化珪素膜で形成されている。前記浮遊ゲート電極２０４は、抵抗値を低減する目的としてｎ型不純物が導入された多結晶珪素膜で形成されている。前記第２ゲート絶縁膜２０５は、ＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法を用いて形成された酸化珪素膜で形成されている。この酸化珪素膜にはリーク電流を低減する目的として窒素が導入されている。前記制御ゲート電極２０７は、抵抗値を低減する目的としてｎ型不純物が導入された多結晶珪素膜で形成されている。
【００２８】
前記パンチスルーストッパ領域２０８は、ｐ型半導体基板２０１の主面に導入されたｐ型不純物からなるｐ型半導体領域で形成されている。前記ソース領域２０９、ドレイン領域２１０の夫々は、ｐ型半導体基板２０１の主面に導入されたｎ型不純物からなる一対のｎ型半導体領域の夫々で形成されている。
【００２９】
前記ソース領域２０９には、層間絶縁膜２１１に形成された接続孔を通して電極２１２が電気的に接続されている。前記ドレイン領域２１０には、層間絶縁膜２１１に形成された接続孔を通して電極２１２が電気的に接続されている。
【００３０】
次に、前記不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルの製造方法について図２及び図３(製造方法を説明するための断面図)を用いて説明する。
まず、単結晶珪素からなる面方位(１００)のｐ型半導体基板２０１を用意し、その後、ｐ型半導体基板２０１の主面の非活性領域に周知の選択酸化法を用いて酸化珪素膜からなるフィールド絶縁膜２０２を形成する。フィールド絶縁膜２０２は例えば５００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図２(ａ)に示す。
【００３１】
次に、前記ｐ型半導体基板２０１の主面の活性領域に熱酸化処理を施し、酸化珪素膜からなる第１ゲート絶縁膜２０３を形成する。第１ゲート絶縁膜２０３は例えば１０［ｎｍ］程度の膜厚で形成する。
【００３２】
次に、前記第１ゲート絶縁膜２０３上を含むｐ型半導体基板２０１の主面上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０４を形成する。多結晶珪素膜２０４は例えば２００［ｎｍ］程度の膜厚で形成する。
【００３３】
次に、前記多結晶珪素膜２０４にパターンニングを施す。パターンニングはフォトリソグラフィ技術及びドライエッチング技術を用いて行う。ここまでの工程を図２(ｂ)に示す。
【００３４】
次に、前記多結晶珪素膜２０４上を含むｐ型半導体基板２０１の主面上の全面に酸化珪素膜２０５を例えば１２［ｎｍ］の膜厚で形成する。酸化珪素膜２０５の形成はＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【００３５】
次に、前記工程を行った直後にＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜２０５に窒素を導入する。ここまでの工程を図２(ｃ)に示す。
【００３６】
次に、前記酸化珪素膜２０５上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０７を形成する。多結晶珪素膜２０７は例えば２００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図３(ｄ)に示す。
【００３７】
次に、前記多結晶珪素膜２０７、酸化珪素膜２０５、多結晶珪素膜２０４の夫々にゲート長方向の幅を規定するパターンニングを順次施し、ｎ型不純物が導入された多結晶珪素膜２０７からなる制御ゲート電極２０７、窒素が導入された酸化珪素膜２０５からなる第２ゲート絶縁膜２０５、ｎ型不純物が導入された多結晶珪素膜２０４からなる浮遊ゲート電極２０４を形成する。これらのパターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行う。なお、この工程において、図示していないが、制御ゲート電極２０７に一体化されたワード線も形成される。ここまでの工程を図３(ｅ)に示す。
【００３８】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｐ型不純物（例えばボロン）をイオン打込み法で選択的に導入し、ｎ型半導体領域からなるパンチスルーストッパ領域２０８を形成する。
【００３９】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｎ型不純物(例えば砒素)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域の夫々からなるソース領域２０９及びドレイン領域２１０を形成する。この工程において、不揮発性記憶素子Ｑｅが形成される。ここまでの工程を図３(ｆ)に示す。
【００４０】
次に、前記制御ゲート電極２０７上を含むｐ型半導体基板２０１の主面上の全面に層間絶縁膜２１１を形成し、その後、前記層間絶縁膜２１１に、ソース領域２０９及びドレイン領域２１０に至る接続孔を形成する。
【００４１】
次に、前記接続孔内を含む層間絶縁膜２１１上の全面に金属膜を形成し、その後、前記金属膜にパターンニングを施して電極２１２を形成することにより、図１に示す不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルがほぼ完成する。
【００４２】
次に、前述の製造方法で形成された不揮発性記憶素子Ｑｅの特性について説明する。なお、ここでは比較のため、ＮＨ3 雰囲気中での熱処理温度及び時間を様々に変えた試料を作成し、酸化珪素膜(第２ゲート絶縁膜)２０５中の窒素原子濃度とリーク電流及び不揮発性記憶素子Ｑｅの特性を比較検討した。
【００４３】
図４及び図５は、酸化珪素膜２０５の電流−電圧特性を示したものである。図４はＮＨ3 雰囲気中での熱処理温度を８５０［℃］とし、時間を変化させた場合の結果であり、図５はＮＨ3 雰囲気中での熱処理時間を１０分とし、温度を変化させた場合の結果である。膜厚はいずれも１２［ｎｍ］とした。図４及び図５の結果より、ＮＨ3 雰囲気中での熱処理時間及び温度が大となるにつれて、酸化珪素膜２０５のリーク電流は減少することが明らかとなった。
【００４４】
前述したリーク電流の減少は、酸化珪素膜２０５中の窒素原子濃度と強い相関がある。図６は、８５０［℃］のＮＨ3 雰囲気で熱処理した試料の制御ゲート電極（多結晶珪素膜２０７）／第２ゲート絶縁膜(酸化珪素膜２０５)／浮遊ゲート電極(多結晶珪素膜２０４)の部分の窒素原子分布を二次イオン質量分析計（ＳＩＭＳ）により測定した結果である。ＮＨ3 雰囲気中での熱処理により、酸化珪素膜２０５中に２×１０20［atoms／cm3］以上の窒素原子が導入されていることがわかる。この酸化珪素膜２０５中の窒素原子濃度は、酸化珪素膜２０５の中層部に比べて上層部及び下層部の方が高くなっている。また、窒素原子濃度は、ＮＨ3 雰囲気での熱処理時間の増大とともに高くなっている。
【００４５】
図７は、ＮＨ3 雰囲気中において、前述した酸化珪素膜２０５を様々な温度及び時間で熱処理した際の酸化珪素膜２０５中の窒素原子濃度とリーク電流の関係を示したものである。ここで、酸化珪素膜２０５中の窒素原子濃度は、酸化珪素膜２０５の下層部での値を用いた。リーク電流は、浮遊ゲート電極２０４に電子を注入する際に第２ゲート絶縁膜２０５に印加される最大の電界７．５ＭＶ／ｃｍで定義した。本結果より、熱処理条件に関係なく酸化珪素膜２０５のリーク電流は窒素原子濃度で一義的に決まり、窒素原子濃度の増大とともに減少していることがわかる。書込み／消去時のしきい値ウィンドウを確保し、リテンション特性を維持するためには、第２ゲート絶縁膜２０５のリーク電流を１０-4以下とする必要がある。図７より、この電流レベルとするためには、酸化珪素膜２０５中の窒素原子濃度を２×１０20［atoms／cm3］以上としなくてはならない。
【００４６】
なお、ゲート長が０．５［μｍ］以下の微細な不揮発性記憶素子Ｑｅを作成するためには、プロセス温度の上限を９００［℃］以下とする必要がある。酸化珪素膜２０５のＮＨ3 雰囲気中での熱処理温度を９００［℃］とし、熱処理時間を変えた試料について、前述したＳＩＭＳ分析により酸化珪素膜２０５中の窒素原子濃度を測定したところ、ほぼ２×１０21［atoms／cm3］で飽和に達し、これ以上窒素原子を導入することは困難であった。従って、酸化珪素膜２０５中の窒素原子濃度は、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の範囲に限定される。
【００４７】
図８は、酸化珪素膜２０５の窒素原子導入を８５０［℃］のＮＨ3 雰囲気中で１０分間行い、不揮発性記憶素子Ｑｅの浮遊ゲート電極２０４に電子を注入し、その後、２５０［℃］の窒素雰囲気中でベーク処理した際の、しきい値電圧の変動を示したものである。同図には、第２ゲート絶縁膜２０５に従来技術の熱酸化珪素膜及びＯＮＯ膜における結果も合わせて示した。膜厚はいずれも１２［ｎｍ］である。
【００４８】
ＮＨ3 雰囲気中で熱処理した酸化珪素膜２０５は、従来の熱酸化珪素膜やＯＮＯ膜に比べてしきい値電圧の低下が小さく、不揮発性記憶素子Ｑｅの電荷保持特性が向上することがわかる。これは、前述したように、第２ゲート絶縁膜２０５の膜厚を１２［ｎｍ］と薄膜化した際、酸化珪素２０５のリーク電流が熱酸化珪素膜やＯＮＯ膜に比べ減少したためである。なお、前述した酸化珪素膜２０５中の窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の範囲にあれば、電荷保持特性はほぼ同一であった。
【００４９】
本実施形態によれば、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の窒素原子を含有した酸化珪素膜２０５を不揮発性記憶素子Ｑｅの第２ゲート絶縁膜２０５として用いることにより、電荷保持特性の向上が図れるという効果がある。
【００５０】
（実施形態２）
本実施形態では、膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であり、その窒素分布を最適化し、かつ膜中の水素原子濃度を低減した酸化珪素膜を、不揮発性記憶素子の第２ゲート絶縁膜として用いた例について説明する。
【００５１】
まず、不揮発性記憶素子を１つの記憶単位とするメモリセルの製造方法について図９及び図１０(製造方法を説明するための断面図)を用いて説明する。
【００５２】
単結晶珪素からなる面方位(１００)のｐ型半導体基板２０１を用意し、その後、ｐ型半導体基板２０１の主面の非活性領域に周知の選択酸化法を用いて酸化珪素膜からなるフィールド絶縁膜２０２を形成する。フィールド絶縁膜２０２は例えば５００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図９(ａ)に示す。次に、前記ｐ型半導体基板２０１の主面の活性領域に熱酸化処理を施し、酸化珪素膜からなる第１ゲート絶縁膜２０３を形成する。第１ゲート絶縁膜２０３は例えば１０［ｎｍ］程度の膜厚で形成する。
【００５３】
次に、前記第１ゲート絶縁膜２０３上を含むｐ型半導体基板２０１の主面上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０４を形成する。多結晶珪素膜２０４は例えば２００［ｎｍ］程度の膜厚で形成する。
【００５４】
次に、前記多結晶珪素膜２０４にパターンニングを施す。パターンニングはフォトリソグラフィ技術及びドライエッチング技術を用いて行う。ここまでの工程を図９(ｂ)に示す。
【００５５】
次に、前記多結晶珪素膜２０４上を含むｐ型半導体基板２０１の主面上の全面に酸化珪素膜２０５を例えば１２［ｎｍ］の膜厚で形成する。酸化珪素膜２０５の形成はＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【００５６】
次に、前記工程を行った直後にＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜２０５に概ね６×１０20［atoms／cm3］の窒素原子を導入する。
【００５７】
次に、前記酸化珪素膜２０５に８２５［℃］の温度雰囲気中でウエット酸化処理を施す。ここまでの工程を図９(ｃ)に示す。
【００５８】
次に、前記酸化珪素膜２０５上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０７を形成する。多結晶珪素膜２０７は例えば２００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図１０(ｄ)に示す。
【００５９】
次に、前記多結晶珪素膜２０７、酸化珪素膜２０５、多結晶珪素膜２０４の夫々にゲート長方向の幅を規定するパターンニングを順次施し、ｎ型不純物が導入された多結晶珪素膜２０７からなる制御ゲート電極２０７、窒素が導入された酸化珪素膜２０５からなる第２ゲート絶縁膜２０５、ｎ型不純物が導入された多結晶珪素膜２０４からなる浮遊ゲート電極２０４を形成する。これらのパターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行う。なお、この工程において、図示していないが、制御ゲート電極２０７に一体化されたワード線も形成される。ここまでの工程を図１０(ｅ)に示す。
【００６０】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｐ型不純物（例えばボロン）をイオン打込み法で選択的に導入し、ｐ型半導体領域からなるパンチスルーストッパ領域２０８を形成する。
【００６１】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｎ型不純物(例えば砒素)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域の夫々からなるソース領域２０９及びドレイン領域２１０を形成する。この工程において、不揮発性記憶素子Ｑｅが形成される。ここまでの工程を図１０(ｆ)に示す。
【００６２】
次に、前記制御ゲート電極２０７上を含むｐ型半導体基板２０１の主面上の全面に層間絶縁膜２１１を形成し、その後、前記層間絶縁膜２１１に、ソース領域２０９及びドレイン領域２１０に至る接続孔を形成する。
【００６３】
次に、前記接続孔内を含む層間絶縁膜２１１上の全面に金属膜を形成し、その後、前記金属膜にパターンニングを施して電極２１２を形成することにより、図１０(ｇ)に示すように、不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルがほぼ完成する。
【００６４】
本実施形態の不揮発性記憶素子Ｑｅは、前述の実施形態１に比べて更に長時間の電荷保持が可能であった。この理由を調べるため、二次イオン質量分析計を用いて、前記ウエット酸化前後の酸化珪素膜２０５中の原子濃度分布を観察した。図１１はウエット酸化前、図１２はウエット酸化後の酸化珪素膜２０５中の窒素及び水素濃度分布である。両図の比較から、ウエット酸化により、酸化珪素膜２０５中の水素原子濃度が２×１０21［atoms／cm3］から２×１０20［atoms／cm3］へと１桁減少しているのが明らかとなった。また、酸化珪素膜２０５の上層部(制御ゲート電極２０７側)での窒素濃度の減少も確認された。本分析結果より、酸化珪素膜２０５中の水素原子減少による電子トラップの低減と、酸化珪素膜２０５の上層部(制御ゲート電極２０７側)での窒素濃度の減少によるホール電流の抑制が不揮発性記憶素子Ｑｅの電荷保持特性の向上を実現したと考える。
【００６５】
なお、本実施形態では酸化珪素膜２０５中の窒素原子濃度を６×１０20［atoms／cm3］としたが、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であれば電荷保持特性の向上が観測された。また、酸化珪素膜２０５中の水素原子濃度が５×１０20［atoms／cm3］以下であれば同様に電荷保持特性が向上した。
【００６６】
なお、酸化珪素膜２０５中の水素原子濃度を５×１０20［atoms／cm3］以下とすることにより、不揮発性記憶素子Ｑｅの書換えに伴うしきい値変動を抑制することが可能である。図２０は、ウエット酸化による水素原子低減前後での、書換えに伴うしきい値変動量を示したものである。この際の窒素原子濃度は６×１０20［atoms／cm3］である。しきい値変動量は、ウエット酸化前（水素原子濃度３×１０21［atoms／cm3］）は、０．６５Ｖであるのに対し、ウエット酸化後（水素原子濃度３×１０20［atoms／cm3］）は、０．１５Ｖ程度に抑制されている。これはウエット酸化で水素原子を低減することにより、酸化珪素膜２０５中の電子トラップが減少したためである。
【００６７】
なお、本実施形態では酸化珪素膜２０５中の窒素原子濃度を６×１０20［atoms／cm3］としたが、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であり、かつ水素原子濃度が５×１０20［atoms／cm3］以下であれば、書換えに伴うしきい値変動の抑制が図れる。
【００６８】
本実施形態によれば、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の窒素原子を含有した酸化珪素膜２０５を、不揮発性記憶素子Ｑｅの第２ゲート絶縁膜２０５として用い、さらに、その窒素原子濃度を酸化珪素膜２０５の下層部に比べてその上層部を高くし、また、酸化珪素膜２０５中の最大水素原子濃度を５×１０20［atoms／cm3］以下とすることにより、不揮発性記憶素子Ｑｅの電荷保持特性の向上が図れるという効果がある。また、不揮発性記憶素子Ｑｅの書換えに伴うしきい値変動が抑制できるという効果がある。
【００６９】
（実施形態３）
本実施形態では、膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下である酸化珪素膜を、不揮発性記憶素子の第２ゲート絶縁膜として用い、さらにその上部に窒化珪素(Ｓi3Ｎ4 )膜を積層した例について説明する。
【００７０】
まず、不揮発性記憶素子を１つの記憶単位とするメモリセルの製造方法について、図１３及び図１４(製造方法を説明するための断面図)を用いて説明する。
【００７１】
単結晶珪素からなる面方位(１００)のｐ型半導体基板２０１を用意し、その後、ｐ型半導体基板２０１の主面の非活性領域に周知の選択酸化法を用いて酸化珪素膜からなるフィールド絶縁膜２０２を形成する。フィールド絶縁膜２０２は例えば５００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図１３(ａ)に示す。
【００７２】
次に、前記ｐ型半導体基板２０１の主面の活性領域に熱酸化処理を施し、酸化珪素膜からなる第１ゲート絶縁膜２０３を形成する。第１ゲート絶縁膜２０３は例えば１０［ｎｍ］程度の膜厚で形成する。
【００７３】
次に、前記第１ゲート絶縁膜２０３上を含むｐ型半導体基板２０１の主面上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０４を形成する。多結晶珪素膜２０４は例えば２００［ｎｍ］程度の膜厚で形成する。
【００７４】
次に、前記多結晶珪素膜２０４にパターンニングを施す。パターンニングはフォトリソグラフィ技術及びドライエッチング技術を用いて行なう。ここまでの工程を図１３(ｂ)に示す。
【００７５】
次に、前記多結晶珪素膜２０４上を含むｐ型半導体基板２０１の主面上の全面に酸化珪素膜２０５を例えば１２［ｎｍ］の膜厚で形成する。酸化珪素膜２０５の形成はＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【００７６】
次に、前記工程を行った直後にＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜２０５に概ね６×１０20［atoms／cm3］の窒素原子を導入する。ここまでの工程を図１３(ｃ)に示す。
【００７７】
次に、前記酸化珪素膜２０５上を含むｐ型半導体基板２０１の主面上の全面にＬＰＣＶＤ法で窒化珪素(Ｓi3Ｎ4 )膜２１３を形成する。ここまでの工程を図１３(ｄ)に示す。
【００７８】
次に、前記酸化珪素膜２０５上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜２０７を形成する。多結晶珪素膜２０７は例えば２００［ｎｍ］程度の膜厚で形成する。ここまでの工程を図１４(ｅ)に示す。
【００７９】
次に、前記多結晶珪素膜２０７、窒化珪素膜２１３、酸化珪素膜２０５、多結晶珪素膜２０４の夫々にゲート長方向の幅を規定するパターンニングを順次施し、ｎ型不純物が導入された多結晶珪素膜２０７からなる制御ゲート電極２０７、窒素が導入された酸化珪素膜２０５からなる第２ゲート絶縁膜２０５、ｎ型不純物が導入された多結晶珪素膜２０４からなる浮遊ゲート電極２０４を形成する。これらのパターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行う。なお、この工程において、図示していないが、制御ゲート電極２０７に一体化されたワード線も形成される。ここまでの工程を図１４(ｆ)に示す。
次に、前記ｐ型半導体基板２０１の主面の活性領域にｐ型不純物（例えばボロン）をイオン打込み法で選択的に導入し、ｎ型半導体領域からなるパンチスルーストッパ領域２０８を形成する。
【００８０】
次に、前記ｐ型半導体基板２０１の主面の活性領域にｎ型不純物(例えば砒素)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域の夫々からなるソース領域２０９及びドレイン領域２１０を形成する。この工程において、不揮発性記憶素子Ｑｅが形成される。ここまでの工程を図１４(ｇ)に示す。
【００８１】
次に、前記制御ゲート電極２０７上を含むｐ型半導体基板２０１の主面上の全面に層間絶縁膜２１１を形成し、その後、前記層間絶縁膜２１１に、ソース領域２０９及びドレイン領域２１０に至る接続孔を形成する。
【００８２】
次に、前記接続孔内を含む層間絶縁膜２１１上の全面に金属膜を形成し、その後、前記金属膜にパターンニングを施して電極２１２を形成することにより、図１４(ｈ)に示すように、不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルがほぼ完成する。
【００８３】
前記不揮発性記憶素子Ｑｅは、１２［ｎｍ］のＯＮＯ膜に窒化珪素膜を堆積した場合に比べて電荷保持特性が向上した。
【００８４】
なお、本実施形態では酸化珪素膜２０５中の窒素原子濃度を６×１０20［atoms／cm3］以上としたが、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であれば電荷保持特性の向上が観測された。
【００８５】
本実施形態によれば、概ね２×１０20［atoms／cm3］以上、２×１０21［atoms／cm3］以下の窒素原子を含有する酸化珪素膜２０５を不揮発性記憶素子Ｑｅの第２ゲート絶縁膜２０５として用い、さらにその上部に窒化珪素膜２１３を積層することにより、不揮発性記憶素子Ｑｅの電荷保持特性の向上が図れるという効果がある。
【００８６】
なお、本実施形態では酸化珪素膜２０５に窒素原子を導入した後、続いて窒化珪素膜２１３を形成したが、窒化珪素膜２１３を形成する前に、前述の実施形態２と同様に、ウエット酸化処理を施し、酸化珪素膜２０５中の水素原子濃度を５×１０20［atoms／cm3］以下に低減すると、より一層の効果が得られる。
【００８７】
（実施形態４）
本実施形態では、膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下である酸化珪素膜を、不揮発性記憶素子の第２ゲート絶縁膜として用いた例について説明する。なお、本実施形態の不揮発性記憶素子は、ＡＮＤ型のコンタクトレスアレイ構造を有するフラッシュメモリに塔載される。
【００８８】
まず、不揮発性記憶素子を１つの記憶単位とするメモリセルの製造方法について図１５及び図１６(製造方法を説明するための断面図)を用いて説明する。
【００８９】
単結晶珪素からなる面方位(１００)のｐ型半導体基板１０１を用意する。
【００９０】
次に、熱酸化処理を施し、ｐ型半導体基板１０１の主面に酸化珪素膜からなる第１ゲート絶縁膜１０２を形成する。
【００９１】
次に、前記第１ゲート絶縁膜１０２上に不純物(例えば燐)が導入された多結晶珪素膜１０３を形成し、その後、多結晶珪素膜１０３上に酸化珪素膜１０４を形成し、その後、酸化珪素膜１０４上に窒化珪素膜１０５を形成する。多結晶珪素膜１０３、酸化珪素膜１０４、窒化珪素膜１０５の夫々の形成はＬＰＣＶＤ法で順次行う。
【００９２】
次に、前記窒化珪素膜１０５、酸化珪素膜１０４、多結晶珪素膜１０３、第１ゲート絶縁膜１０２の夫々に、ゲート長方向の幅を規定するパターンニングを施す。パターンニングはフォトリソグラフィ技術及びドライエッチング技術を用いて行う。ここまでの工程を図１５(ａ)に示す。
【００９３】
次に、前記窒化珪素膜１０５上を含むｐ型半導体基板１０１の主面上の全面に窒化珪素膜をＬＰＣＶＤ法で形成し、その後、前記窒化珪素膜に異方性ドライエッチングを施してサイドウォールスペーサ１０６を形成する。ここまでの工程を図１５(ｂ)に示す。
【００９４】
次に、ウエット酸化処理を施し、ｐ型半導体基板１０１の主面に酸化珪素膜からなるフィールド絶縁膜１０７を形成する。フィールド絶縁膜１０７はゲート長方向に沿って配置される活性領域(素子形成領域)間の分離を行なう。ここまでの工程を図１５(ｃ)に示す。
【００９５】
次に、熱リン酸処理を施し、前記窒化珪素膜１０５及びサイドウォールスペーサ１０６を除去した後、前記ｐ型半導体基板１０１の主面の活性領域にｐ型不純物(例えばボロン)をイオン打込み法で選択的に導入し、ｐ型半導体領域からなるパンチスルーストッパ領域１０８を形成する。
【００９６】
次に、前記ｐ型半導体基板１０１の主面の活性領域にｎ型不純物(例えば砒素)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域の夫々からなるソース領域１０９及びドレイン領域１１０を形成する。ここまでの工程を図１５(ｄ)に示す。
【００９７】
次に、前記酸化珪素膜１０５上を含むｐ型半導体基板１０１の主面上の全面にＬＰＣＶＤ法で酸化珪素膜１１１を形成し、その後、前記酸化珪素膜１１１に多結晶珪素膜１０３の上面が露出するまで異方性エッチングを施す。ここまでの工程を図１５(ｅ)に示す。
【００９８】
次に、前記多結晶珪素膜１０３上を含むｐ型半導体基板１０１の主面上の全面に不純物(例えば燐)が導入された多結晶珪素膜１１２を形成し、その後、前記多結晶珪素膜１１２にゲート長方向の幅を規定するパターンニングを施す。ここまでの工程を図１６(ｆ)に示す。
【００９９】
次に、前記多結晶珪素膜１１２上を含むｐ型半導体基板１０１の主面上の全面に酸化珪素膜１１３を例えば１２［ｎｍ］の膜厚で形成する。酸化珪素膜１１３の形成はＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【０１００】
次に、前記工程を行った直後にＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜１１３に概ね６×１０20［atoms／cm3］の窒素原子を導入する。ここまでの工程を図１６(ｇ)に示す。
【０１０１】
次に、前記酸化珪素膜１１３上の全面に、ｎ型不純物(例えば燐)が導入された多結晶珪素膜１１５を形成する。
【０１０２】
次に、前記多結晶珪素膜１１５、酸化珪素膜１１３、多結晶珪素膜１１２、多結晶珪素膜１０３の夫々にゲート幅方向の幅を規定するパターンニングを順次施し、ｎ型不純物が導入された多結晶珪素膜１１５からなる制御ゲート電極１１５、窒素が導入された酸化珪素膜１１３からなる第２ゲート絶縁膜１１３、ｎ型不純物が導入された多結晶珪素膜１１２及び多結晶珪素膜１０３からなる浮遊ゲート電極を形成する。これらのパターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行う。なお、この工程において、図示していないが、制御ゲート電極１１５に一体化されたワード線も形成される。ここまでの工程を図１６(ｈ)に示す。
【０１０３】
次に、前記制御ゲート電極１１５上及びワード線上を含むｐ型半導体基板１０１の主面上の全面に層間絶縁膜１１６を形成し、その後、前記層間絶縁膜１１６上にデータ線１１７を形成し、その後、水素雰囲気中で熱処理を施すことにより、不揮発性記憶素子Ｑｅを１つの記憶単位とするメモリセルがほぼ完成する。ここまでの工程を図１６(ｉ)に示す。
【０１０４】
前記不揮発性記憶素子Ｑｅは、１２［ｎｍ］のＯＮＯ膜を第２ゲート絶縁膜に用いた場合に比べて電荷保持特性が向上した。なお、前述の実施形態１と同様に、良好な電荷保持特性を得るためには、酸化珪素膜１１３中の窒素原子濃度を概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下とする必要があった。
【０１０５】
また、図１７は前述した酸化珪素膜１１３を第２ゲート絶縁膜に用いた不揮発性記憶素子の、ゲート長と紫外線照射後のしきい値電圧の関係を示したものである。ＮＨ3 雰囲気中で熱処理した酸化珪素膜は、従来のＯＮＯ膜に比べてより短いゲート長、例えば０．３［μｍ］以下であっても安定な動作が可能であった。これは、前述した酸化珪素膜１１４の形成温度が８５０［℃］と、ＯＮＯ膜よりも低い結果、ソース／ドレイン領域の伸びを抑制できたためである。
【０１０６】
本実施形態によれば、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下の窒素原子を含有した酸化珪素膜１１４を不揮発性記憶素子Ｑｅの第２ゲート絶縁膜に用いることにより、電荷保持特性の向上が図れるという効果がある。
【０１０７】
また、ソース／ドレイン領域の形成後に第２ゲート絶縁膜を形成する不揮発性記憶素子Ｑｅにおいて、不揮発性記憶素子Ｑｅの第２ゲート絶縁膜として、膜中の最大窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下である酸化珪素膜を用いることにより、微細な不揮発性記憶素子Ｑｅを安定に動作できるという効果がある。
【０１０８】
なお、本実施形態では酸化珪素膜１１４に窒素原子を導入した後、続いて多結晶珪素膜１１５を形成したが、多結晶珪素膜１１５を形成する前に、前述の実施形態２と同様に、ウエット酸化処理を施し、酸化珪素膜１１４中の水素原子濃度を５×１０20［atoms／cm3］以下に低減すると、より一層の効果が得られる。
【０１０９】
また、前述の実施形態３で説明したように、酸化珪素膜１１４の形成後であって、多結晶珪素膜１１５の形成前に、窒化珪素膜を形成して第２ゲート絶縁膜を積層膜としても同様の効果が得られる。
【０１１０】
なお、実施形態１から３においてはＮＯＲ型のフラッシュメモリに塔載される不揮発性記憶素子を例とし、実施形態４においてはＡＮＤ型のコンタクトレスアレイ構造を有するフラッシュメモリに塔載される不揮発性記憶素子を例として説明したが、ＮＡＮＤ型、ＤｉＮＯＲ型、スプリットゲート型といった他の不揮発性半導体記憶装置に塔載される不揮発性記憶素子に適用しても同様の効果が得られる。
【０１１１】
（実施形態５)
本実施形態では、多結晶珪素膜を能動層とするＭＯＳトランジスタのゲート絶縁膜として、膜中の窒素原子濃度が概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下である酸化珪素膜を用いた例について説明する。なお、本実施形態において、ゲート絶縁膜とは能動層とゲート電極との間に設けられた絶縁膜のことを言う。
【０１１２】
まず、ＭＯＳトランジスタの製造方法について、図１８及び図１９（製造方法を説明するための断面図）を用いて説明する。
【０１１３】
単結晶珪素からなる面方位(１００)のｎ型半導体基板３０１を用意する。
【０１１４】
次に、熱酸化処理を施し、前記ｎ型半導体基板３０１の主面に酸化珪素膜３０２を形成する。ここまでの工程を図１８(ａ)に示す。
【０１１５】
次に、前記酸化珪素膜３０２上にＭＯＳトランジスタの能動層となる多結晶珪素膜３０３を形成する。ここまでの工程を図１８(ｂ)に示す。
【０１１６】
次に、前記多結晶珪素膜３０３上に、ゲート絶縁膜として用いる酸化珪素膜３０４を例えば１０［ｎｍ］の膜厚で形成する。酸化珪素膜１０４の形成は、ＳｉＨ4 とＮ2Ｏ を原料ガスとするＬＰＣＶＤ法で行う。この時の形成温度は７５０［℃］である。
【０１１７】
次に、前記工程を行った直後に８５０［℃］のＮＨ3 雰囲気中で熱処理を施し、前記酸化珪素膜３０４に概ね６×１０20［atoms／cm3］の窒素原子を導入する。その後、８２５［℃］の温度雰囲気中でウエット酸化処理を施し、前記酸化珪素膜３０４中の水素原子濃度を５×１０20［atoms／cm3］以下にする。ここまでの工程を図１８(ｃ)に示す。
【０１１８】
次に、前記酸化珪素膜３０４上に、ｐ型不純物(例えばボロン)が導入された多結晶珪素膜３０７を形成する。ここまでの工程を図１９(ｄ)に示す。
【０１１９】
次に、前記多結晶珪素膜３０７にパターンニングを施し、多結晶珪素膜３０７からなるゲート電極を形成する。パターンニングは、フォトリソグラフィ技術とドライエッチング技術を用いて行なう。ここまでの工程を図１８(ｅ)に示す。
【０１２０】
次に、前記ゲート電極３０７を不純物導入用マスクとして使用し、前記多結晶珪素膜３０３にｐ型不純物(例えばボロン)をイオン打込み法で導入して、ソース領域及びドレイン領域である一対のｐ型半導体領域３０８を形成する。この工程において、ＭＯＳトランジスタＱが形成される。
【０１２１】
次に、前記ゲート電極３０７上を含むｎ型半導体基板３０１の主面上の全面に層間絶縁膜３０９を形成し、その後、前記層間絶縁膜３０９に、一対のｐ型半導体領域３０８の夫々に至る接続孔を形成する。
【０１２２】
次に、前記接続孔内を含む層間絶縁膜３０９上の全面に金属膜を形成し、その後、前記金属膜にパターンニングを施して配線３１０を形成することにより、図１８(ｇ)に示す状態となる。
【０１２３】
前記ＭＯＳトランジスタＱは、ゲート絶縁膜として、ＣＶＤ法で形成された酸化珪素膜を用いたり、多結晶珪素膜３０３を熱酸化して形成された酸化珪素膜を用いた場合に比べて、待機時のリーク電流が低減された。合わせて動作時の電流が増加した。この結果、高いオン／オフ比が得られた。
【０１２４】
なお、本実施形態では酸化珪素膜３０４中の窒素原子濃度を６×１０20［atoms／cm3］としたが、概ね２×１０20［atoms／cm3］以上、好ましくは２×１０21［atoms／cm3］以下であれば同様に高いオン／オフ比が得られた。
【０１２５】
本実施形態によれば、多結晶珪素膜を能動層とするＭＯＳトランジスタＱのゲート絶縁膜として、概ね２×１０20［atoms／cm3］以上、２×１０21［atoms／cm3］以下の窒素原子を含有した酸化珪素膜を用いることにより、ＭＯＳトランジスタＱのオン／オフ比を向上できるという効果がある。
【０１２６】
なお、本実施形態では、ｐチャネル導電型のＭＯＳトランジスタＱについて説明したが、ｎチャネル導電型のＭＯＳトランジスタにおいても同様の効果が得られる。
【０１２７】
また、本実施形態では、半導体基板上に酸化珪素膜を介在して、多結晶珪素膜を能動層とするＭＯＳトランジスタを形成したが、例えば液晶ディスプレイ駆動用のＭＯＳトランジスタのように、ガラス基板上に形成しても同様の効果が得られる。
【０１２８】
また、本実施形態では、下層の多結晶珪素膜を能動層とし、上層の多結晶珪素膜をゲート電極とするＭＯＳトランジスタについて説明したが、下層の多結晶珪素膜をゲート電極とし、上層の多結晶珪素膜を能動層とするＭＯＳトランジスタにおいても同様の効果が得られる。
【０１２９】
なお、前述の実施形態１から５においては、酸化珪素膜に窒素原子を導入する際、ＮＨ3 雰囲気中で熱処理を行っているが、他の窒素を含有するガスを用いてもよい。また、酸化珪素膜の堆積と同時に窒素原子を導入してもよい。また、本発明の効果が得られる範囲であれば他の方法を用いてもよい。
【０１３０】
また、前述の実施形態１から５においては、多結晶珪素膜を用いて説明したが、非晶質の珪素膜においても同様の効果が得られる。
【０１３１】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１３２】
例えば、本発明は、下層の多結晶珪素膜又は非晶質珪素膜を下部電極とし、上層の多結晶珪素膜又は非晶質珪素膜を上部電極とし、これらの間の酸化珪素膜を誘電体膜とする容量素子を有する半導体装置に適用してもよい。この場合、容量素子の電荷保持特性の向上が図れる。
【０１３３】
また、本発明は、不揮発性記憶素子を有するメモリセルアレイ部を備えたワンチップ・マイクロコンピュータ(半導体装置)に適用してもよい。
【０１３４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１３５】
半導体装置に塔載される不揮発記憶素子の電荷保持特性を向上できる。
【０１３６】
また、微細化された不揮発性記憶素子であっても安定な動作が可能である。
【０１３７】
また、不揮発性記憶素子のプログラム電圧の低減化が可能である。
【０１３８】
また、半導体装置に塔載されるＭＯＳトランジスタの性能を向上できる。
【０１３９】
また、半導体装置に塔載される容量素子の電荷保持特性を向上できる。
【図面の簡単な説明】
【図１】本発明の実施形態１であるフラッシュメモリ(半導体装置)の要部断面図。
【図２】前記フラッシュメモリの製造方法を説明するための断面図。
【図３】前記フラッシュメモリの製造方法を説明するための断面図。
【図４】酸化珪素膜電界とリーク電流の関係を示す図。
【図５】酸化珪素膜電界とリーク電流の関係を示す図。
【図６】酸化珪素膜中の窒素原子濃度分布を示す図。
【図７】酸化珪素膜中の窒素原子濃度とリーク電流の関係を示す図。
【図８】電荷保持特性を示す図。
【図９】本発明の実施形態２であるフラッシュメモリ(半導体装置)の製造方法を説明するための断面図。
【図１０】前記フラッシュメモリの製造方法を説明するための断面図。
【図１１】酸化珪素膜中の窒素及び水素原子濃度分布を示す図。
【図１２】酸化珪素膜中の窒素及び水素原子濃度分布を示す図。
【図１３】本発明の実施形態３であるフラッシュメモリ(半導体装置)の製造方法を説明するための断面図。
【図１４】前記フラッシュメモリの製造方法を説明するための断面図。
【図１５】本発明の実施形態４であるフラッシュメモリ(半導体装置)の製造方法を説明するための断面図。
【図１６】前記フラッシュメモリの製造方法を説明するための断面図。
【図１７】ゲート長としきい値電圧の関係を示す図。
【図１８】本発明の実施形態５である半導体装置の製造方法を説明するための断面図。
【図１９】前記半導体装置の製造方法を説明するための断面図。
【図２０】ウエット酸化による水素原子低減前後での書換えに伴うしきい値変動量。
【符号の説明】
１０１，２０１，３０１…半導体基板、１０２…酸化珪素膜、１０３…多結晶珪素膜、１０４…酸化珪素膜、１０５，１０６…窒化珪素膜、１０７，２０２…フィールド絶縁膜、１０８，２０８…パンチスルーストッパ領域、１０９，２０９…ソース領域、１１１…酸化珪素膜、１１０，２１０…ドレイン領域、１１２…多結晶珪素膜、１１３…窒素が導入された酸化珪素膜、１１５…多結晶珪素膜、２０３…酸化珪素膜、２０４…多結晶珪素膜、２０５…窒素が導入された酸化珪素膜、２０７…多結晶珪素膜、２１１，３０９…層間絶縁膜、２１２，３１０…電極、３０２…酸化珪素膜、３０３…多結晶珪素膜、３０４…窒素が導入された酸化珪素膜、３０７…多結晶珪素膜、３０８…一対の半導体領域、Ｑｅ…不揮発性記憶素子、Ｑ…ＭＯＳトランジスタ。
Claims (10)
- 浮遊ゲート電極と制御ゲート電極との間に絶縁膜が設けられた不揮発性記憶素子を有する半導体装置であって、珪素基板の上層に第１酸化珪素膜を有し、更にその上層に、前記浮遊ゲート電極となる第１珪素膜とその上層の前記制御ゲート電極となる第２珪素膜との間にＣＶＤにより形成された前記絶縁膜となる第２酸化珪素膜を有し、
前記浮遊ゲート電極は、前記第１酸化珪素膜を介して前記珪素基板から電子が注入され、
前記第２酸化珪素膜に窒素が導入され、前記第２酸化珪素膜の上下方向の中央部における前記第２酸化珪素膜中の窒素原子濃度が２×１０２０［ａｔｏｍｓ／ｃｍ３］以上で、前記第２酸化珪素膜中の窒素原子濃度は、前記第２酸化珪素膜の中層部に比べてその上層部及び下層部の方が高くなっており、前記第２酸化珪素膜中の最大窒素原子濃度が２×１０２１［ａｔｏｍｓ／ｃｍ３］以下になっていることを特徴とする半導体装置。 - 前記第２酸化珪素膜中の窒素原子濃度は、前記第２酸化珪素膜の下層部に比べてその上層部の方が低くなっていることを特徴とする請求項１に記載の半導体装置。
- 前記第２酸化珪素膜中の最大水素原子濃度が５×１０２０［ａｔｏｍｓ／ｃｍ３］以下になっていることを特徴とする請求項１又は請求項２に記載の半導体装置。
- 前記第１珪素膜、第２珪素膜の夫々がｎ型不純物を含んでいることを特徴とする請求項１乃至請求項３のうちいずれか１項に記載の半導体装置。
- 前記第１珪素膜、第２珪素膜の各々が電極であることを特徴とする請求項１乃至請求項４のうちいずれか１項に記載の半導体装置。
- 前記第１珪素膜、第２珪素膜のうち、いずれか一方がフローティング状態であることを特徴とする請求項１乃至請求項５のうちいずれか１項に記載の半導体装置。
- 前記第２酸化珪素膜と前記第２珪素膜との間に、化学量論比で珪素：窒素＝３：４の窒化珪素膜が存在していることを特徴とする請求項１乃至請求項６のうちいずれか１項に記載の半導体装置。
- 前記第１珪素膜、第２珪素膜の夫々は、多結晶又は非晶質からなることを特徴とする請求項１乃至請求項７のうちいずれか１項に記載の半導体装置。
- 前記第２酸化珪素膜は、酸化珪素膜を形成した後、アンモニア雰囲気中で熱処理をすることにより形成されることを特徴とする請求項１乃至請求項８のうちいずれか１項に記載の半導体装置。
- 前記第２酸化珪素膜は、酸化珪素膜を形成した後、アンモニア雰囲気中で熱処理をし、その後、ウエット酸化を行うことにより形成されることを特徴とする請求項１乃至請求項８のうちいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23803697A JP4149013B2 (ja) | 1996-12-26 | 1997-09-03 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34716996 | 1996-12-26 | ||
| JP8-347169 | 1996-12-26 | ||
| JP23803697A JP4149013B2 (ja) | 1996-12-26 | 1997-09-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242310A JPH10242310A (ja) | 1998-09-11 |
| JP4149013B2 true JP4149013B2 (ja) | 2008-09-10 |
Family
ID=26533498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23803697A Expired - Fee Related JP4149013B2 (ja) | 1996-12-26 | 1997-09-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4149013B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4078014B2 (ja) | 2000-05-26 | 2008-04-23 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びその製造方法 |
| JP2004022575A (ja) | 2002-06-12 | 2004-01-22 | Sanyo Electric Co Ltd | 半導体装置 |
| JP4992957B2 (ja) * | 2004-02-10 | 2012-08-08 | セイコーエプソン株式会社 | 絶縁膜、半導体素子、電子デバイスおよび電子機器 |
| JP4511307B2 (ja) | 2004-02-10 | 2010-07-28 | セイコーエプソン株式会社 | ゲート絶縁膜、半導体素子、電子デバイスおよび電子機器 |
| JP4892199B2 (ja) * | 2005-06-06 | 2012-03-07 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| CN102349158B (zh) | 2009-03-12 | 2015-05-06 | 株式会社半导体能源研究所 | 制造半导体器件的方法 |
| TWI556323B (zh) | 2009-03-13 | 2016-11-01 | 半導體能源研究所股份有限公司 | 半導體裝置及該半導體裝置的製造方法 |
| US8724363B2 (en) * | 2011-07-04 | 2014-05-13 | Ememory Technology Inc. | Anti-fuse memory ultilizing a coupling channel and operating method thereof |
-
1997
- 1997-09-03 JP JP23803697A patent/JP4149013B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242310A (ja) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100475256B1 (ko) | 불휘발성기억소자를가지는반도체장치및그제조방법 | |
| US7482226B2 (en) | Semiconductor memory device | |
| US9117849B2 (en) | Nonvolatile semiconductor device and method of manufacturing the same | |
| JP3598197B2 (ja) | 半導体装置 | |
| US20080206975A1 (en) | Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device | |
| JP2882392B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3397903B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP4149013B2 (ja) | 半導体装置 | |
| JP3297173B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP4895823B2 (ja) | 半導体装置 | |
| JP3173907B2 (ja) | 不揮発性記憶素子およびその製造方法 | |
| JP2000012712A (ja) | 半導体装置及びその製造方法 | |
| JP2004103902A (ja) | 不揮発性半導体メモリ装置、および、その製造方法 | |
| JP2003218245A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH06296029A (ja) | 半導体不揮発性記憶素子とその製造方法 | |
| JP2998540B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP4224000B2 (ja) | 半導体装置の製造方法 | |
| JPH08306808A (ja) | 不揮発性半導体記憶装置 | |
| JPH0982819A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2009252875A (ja) | 半導体装置およびその製造方法 | |
| KR19990055792A (ko) | 반도체 소자의 제조방법 | |
| JPH10233504A (ja) | 半導体装置およびその製造方法 | |
| JP2001319982A (ja) | 半導体装置およびその製造方法 | |
| JPH06283724A (ja) | 半導体不揮発性記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040331 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050721 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061023 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080501 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080530 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080625 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |