JPH06283724A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】素子領域２９に設けるトンネル酸化膜１５とメ
モリナイトライド膜１７と窒化酸化膜からなるトップ絶
縁膜１９からなるメモリゲート絶縁膜２１と、メモリゲ
ート絶縁膜２１上に設けるゲート電極２３と、ゲート電
極の整合した領域に設ける高濃度領域２７を備える半導
体不揮発性記憶装置およびその製造方法。 【効果】窒化酸化シリコン膜からなるトップ絶縁膜を用
いるため、情報消去時のメモリゲート絶縁膜の電界を高
めることが可能となる。その結果、情報消去時間の短縮
を達成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体不揮発性記憶装置
の構造とその製造方法とに関する。

【０００２】

【従来の技術】従来のゲート電極、酸化シリコン膜から
なるトップ酸化膜、窒化シリコンからなるメモリナイト
ライド膜、酸化シリコン膜からなるトンネル酸化膜、半
導体基板構造からなる、いわゆるＭＯＮＯＳ構造を有す
る半導体不揮発性記憶装置がある。

【０００３】このＭＯＮＯＳ構造を有するメモリトラン
ジスタにおいては、メモリナイトライド膜中に電子を蓄
積した状態を書き込み状態とし、電子を放出した状態を
消去状態として、書き込みおよび消去状態のしきい値電
圧の差を利用して、情報を記憶させている。このＭＯＮ
ＯＳ構造の半導体不揮発性記憶装置を図５の断面図に示
す。

【０００４】図５に示すように、素子分離領域３１の素
子分離絶縁膜１３に囲まれた素子領域２９に、膜厚が５
ｎｍのトップ酸化膜３３と、膜厚が９ｎｍのメモリナイ
トライド膜１７と、膜厚が２ｎｍのトンネル酸化膜１５
とからなるメモリゲート絶縁膜２１を設ける。そしてこ
のメモリゲート絶縁膜２１上にゲート電極２３を設け
る。

【０００５】さらにこのゲート電極２３の整合した領域
の半導体基板１１に、ソース領域とドレイン領域となる
高濃度領域２７を設けることにより不揮発性記憶装置を
形成する。

【０００６】

【発明が解決しようとする課題】この図５を用いて説明
した半導体不揮発性記憶装置においては、情報を消去す
るとき、必要となる時間が長くなるという問題が発生す
る。

【０００７】この消去時間が長くなることの原因は、従
来技術ののＭＯＮＯＳ構造を有する半導体不揮発性記憶
装置では、トップ酸化膜３３が酸化シリコン膜により形
成しており、そして、そのトップ酸化膜３３の膜厚はメ
モリゲート絶縁膜２１の酸化膜換算の膜厚の約５割にあ
たる。このトップ酸化膜３３の膜厚が厚いために情報を
消去する際、メモリゲート絶縁膜２１にかかる電界が低
くなる。よって情報の消去に長時間必要となる。

【０００８】また、情報の消去を行なうとき、メモリゲ
ート絶縁膜２１にかかる電界を高めるために、トップ酸
化膜３３の膜厚を薄くすると、ゲート電極２３から電子
が注入されて、情報の消去ができないという問題が発生
する。

【０００９】本発明の目的は上記の課題を解決して、情
報の消去を短時間で可能とする半導体不揮発性記憶装置
の構造と、この構造を得るための製造方法を提供するこ
とである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体不揮発性記憶装置の構造とその製造
方法とは、下記記載の手段を採用する。

【００１１】本発明の半導体不揮発性記憶装置は、半導
体基板に設ける素子領域の周囲に素子分離領域を設ける
素子分離絶縁膜と、素子領域に設けるトンネル酸化膜と
メモリナイトライド膜と窒化酸化膜からなるトップ絶縁
膜からなるメモリゲート絶縁膜とを有することを特徴と
する。

【００１２】本発明の半導体不揮発性記憶装置の製造方
法は、半導体基板の素子領域に形成した耐酸化膜を酸化
防止膜として用いる選択酸化によって素子分離領域に素
子分離絶縁膜を形成し、素子領域にトンネル酸化膜、メ
モリナイトライド膜、トップ絶縁膜を形成し、ゲート電
極材料を全面に形成し、ゲート電極材料上に感光性樹脂
を形成し、感光性樹脂をエッチングマスクに用いてゲー
ト電極材料をパターニングしてゲート電極を形成し、ゲ
ート電極に整合した領域の半導体基板に不純物を導入し
て高濃度領域を形成することを有することを特徴とす
る。

【００１３】

【実施例】以下図面を用いて本発明の実施例を説明す
る。まず図３の断面図を用いて本発明の半導体不揮発性
記憶装置の構造を説明する。

【００１４】図３に示すように、素子領域２９にトンネ
ル酸化膜１５を設け、そのトンネル酸化膜１５上にメモ
リナイトライド膜１７を設ける。

【００１５】さらに、メモリナイトライド膜１７上に窒
化酸化シリコン膜からなるトップ絶縁膜１９を設ける。

【００１６】このことによりトップ絶縁膜１９とメモリ
ナイトライド膜１７とトンネル酸化膜１５とからなるメ
モリゲート絶縁膜２１を設ける。

【００１７】そして、メモリゲート絶縁膜２１上にゲー
ト電極２３を設け、さらにゲート電極２３に整合した領
域の素子領域２９に高濃度領域２７を設けることによ
り、半導体不揮発性記憶装置としている。

【００１８】図３に示すように、本発明の半導体不揮発
性記憶装置は、トップ絶縁膜１９として窒化酸化シリコ
ン膜を設けている。このため従来の酸化シリコン膜と比
較して比誘電率を高めることが可能となり、これによっ
て情報消去時のメモリゲート絶縁膜２１にかかる電界を
高くすることができる。その結果、消去時間を短縮する
ことが可能となる。

【００１９】つぎにこの図３に示す半導体不揮発性記憶
装置を形成するための製造方法を、図１から図３の断面
図を用いて説明する。

【００２０】まず図１に示すように、導電型がＰ型の半
導体基板１１を酸化処理して、酸化シリコン膜からなる
パッド酸化膜（図示せず）を２０ｎｍの膜厚で形成す
る。

【００２１】その後、ジクロルシランとアンモニアとを
反応ガスとして用いる化学気相成長法により、膜厚が５
０ｎｍの窒化シリコン膜からなる耐酸化膜（図示せず）
を形成する。

【００２２】その後、耐酸化膜上に感光樹脂（図示せ
ず）を回転塗布法によって全面に形成し、所定のフォト
マスクを用いて感光、現像処理を行ない、素子領域２９
上に感光樹脂を形成するように、パターニングする。

【００２３】この耐酸化膜のエッチングは、反応性イオ
ンエッチング装置を用いて、エッチングガスとして六フ
ッ化硫黄とヘリウムと三フッ化メタンとの混合ガスを用
いて行なう。その後、エッチングマスクに用いた感光性
樹脂を除去する。

【００２４】その後、このパターニングした耐酸化膜を
酸化防止膜に用いる選択酸化処理を行なうことによっ
て、素子領域２９の周囲の素子分離領域３１に素子分離
絶縁膜１３を７００ｎｍの膜厚で形成する。

【００２５】この素子分離絶縁膜１３を形成する選択酸
化条件は、水蒸気酸化雰囲気中で、温度１０００℃、時
間１６０分の条件で行なう。

【００２６】その後、選択酸化処理の酸化防止膜に用い
た耐酸化膜を加熱したリン酸を用いて除去し、パッド酸
化膜もフッ酸系のエッチング液を用いて除去する。

【００２７】つぎに図２に示すように、半導体基板１１
を酸化処理して、酸化シリコン膜からなるトンネル酸化
膜１５を２ｎｍの膜厚で形成する。

【００２８】このトンネル酸化膜１５の形成は、酸素と
窒素との混合ガス雰囲気中で、温度９００℃で、時間３
０分の酸化処理を行なうことで形成する。

【００２９】その後、ジクロルシランとアンモニアとを
反応ガスとして用いる化学気相成長法により、膜厚が１
１ｎｍの窒化シリコン膜からなるメモリナイトライド膜
１７を形成する。

【００３０】その後、メモリナイトライド膜１７上に水
蒸気酸化雰囲気中で、１０００℃の温度で、時間６０分
の酸化処理を行ない酸化シリコン膜を形成し、その酸化
シリコン膜をアンモニア雰囲気で、温度１０００℃、時
間２０分の処理を行なうことにより、窒化酸化シリコン
膜からなるトップ絶縁膜１９を膜厚５ｎｍ形成する。

【００３１】この結果、半導体基板１１上に、トンネル
酸化膜１５とメモリナイトライド膜１７とトップ絶縁膜
１９とからなるメモリゲート絶縁膜２１を形成する。

【００３２】その後、反応ガスとしてモノシランを用い
る化学気相成長法によって、膜厚が４００ｎｍの多結晶
シリコン膜からなるゲート電極材料２５を全面に形成す
る。

【００３３】その後、全面に感光性樹脂（図示せず）を
回転塗布法により形成し、所定のフォトマスクを用いて
露光、現像処理を行ない感光性樹脂をパターニングす
る。

【００３４】つぎに図３に示すように、感光性樹脂（図
示せず）をエッチングマスクに用いて、ゲート電極材料
２５をパターニングして、ゲート電極２３を形成する。

【００３５】このゲート電極２３のエッチングは、反応
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化硫黄と酸素との混合ガスを用いて行なう。

【００３６】その後、トップ絶縁膜１９をフッ酸系のエ
ッチング液を用いるウエットエッチングにより行なう。

【００３７】その後、メモリナイトライド膜１７のエッ
チングを反応性イオンエッチング装置を用いて、エッチ
ングガスとして六フッ化硫黄とヘリウムと三フッ化メタ
ンとの混合ガスを用いて行なう。

【００３８】その後、トンネル酸化膜１５をフッ酸系の
エッチング液を用いるウエットエッチングにより行な
う。

【００３９】つぎにゲート電極２３のパターニングのた
めのエッチングマスクとして用いた感光性樹脂（図示せ
ず）を除去する。

【００４０】その後、ゲート電極２３の整合した領域の
半導体基板１１に、この半導体基板１１と逆導電型の不
純物であるリンを導入して、ソース領域とドレイン領域
となる高濃度領域２７を形成する。

【００４１】この高濃度領域２７を形成するためのリン
のイオン注入量としては、３×１０¹⁵ａｔｏｍｓ／ｃｍ
² 程度の条件で行なう。

【００４２】その後の工程は図示しないが、リンとボロ
ンとを含む酸化シリコン膜からなる層間絶縁膜を化学気
相成長法により形成し、さらに感光性樹脂をエッチング
マスクに用いて層間絶縁膜にコンタクトホールを形成
し、さらにシリコンと銅とを含むアルミニウムからなる
配線材料をスパッタリング法により形成し、感光性樹脂
をエッチングマスクに用いて配線材料をパターニングし
て、半導体不揮発性記憶装置を得ることができる。

【００４３】

【発明の効果】以上の説明から明らかなように、本発明
の半導体不揮発性記憶装置の構造と製造方法とにおいて
は、窒化酸化シリコン膜からなるトップ絶縁膜を用いる
ことにより、情報の消去時のメモリゲート絶縁膜にかか
る電界を高めることが可能となる。

【００４４】本発明の不揮発性記憶装置と、従来の不揮
発性記憶装置の情報消去時間としきい値電圧の変化量と
の関係を図４のグラフに示す。図４のグラフにおいて
は、本発明の特性を実線３５に示し、従来の特性を破線
３７に示す。

【００４５】図４に示すように、同じしきい値電圧の変
化量を得るための情報消去時間は、従来と比較して本発
明の不揮発性記憶装置は１０分の１程度となる。この結
果、従来の不揮発性記憶装置より、情報の記憶時間が短
縮された半導体不揮発性記憶装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。

【図２】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。

【図３】本発明の実施例における半導体不揮発性記憶装
置の構造と製造方法を示す断面図である。

【図４】本発明と従来例における半導体不揮発性記憶装
置の情報消去時間としきい値電圧の変化量との関係を示
すグラフである。

【図５】従来例における半導体不揮発性記憶装置の構造
と製造方法とを示す断面図である。

【符号の説明】

１３ 素子分離絶縁膜 １５ トンネル酸化膜 １７ メモリナイトライド膜 １９ トップ絶縁膜 ２１ メモリゲート絶縁膜 ２３ ゲート電極 ２９ 素子領域 ３１ 素子分離領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にトンネル酸化膜と、窒化
   シリコン膜からなるメモリナイトライド膜と、窒化酸化
   シリコン膜とからなるトップ絶縁膜からなるメモリゲー
   ト絶縁膜とを設けることを特徴とする半導体不揮発性記
   憶装置。
2. 【請求項２】 第１導電型の半導体基板に選択酸化を行
   なうことにより素子分離領域に二酸化シリコン膜からな
   る素子分離絶縁膜を形成する工程と、素子領域に二酸化
   シリコン膜からなるトンネル酸化膜を形成する工程と、
   メモリゲート絶縁膜上に窒化シリコンからなるメモリナ
   イトライド膜を形成する工程と、メモリナイトライド膜
   上に窒化酸化シリコン膜からなるトップ絶縁膜を形成す
   る工程と、ゲート電極を形成する工程と、ゲート電極の
   整合した領域の半導体基板に第２導電型のソース領域お
   よびドレイン領域となる高濃度領域を形成する工程とを
   有することを特徴とする半導体不揮発性記憶装置の製造
   方法。