JP2605310B2 - 不揮発性メモリセルの製造方法 - Google Patents
不揮発性メモリセルの製造方法Info
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- JP2605310B2 JP2605310B2 JP62288786A JP28878687A JP2605310B2 JP 2605310 B2 JP2605310 B2 JP 2605310B2 JP 62288786 A JP62288786 A JP 62288786A JP 28878687 A JP28878687 A JP 28878687A JP 2605310 B2 JP2605310 B2 JP 2605310B2
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- Japan
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- oxide film
- concentration
- heat treatment
- film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は不揮発性メモリセルの製造方法に関するも
のである。
のである。
（従来の技術及び問題点） 従来の不揮発性メモリセル（EEPROM）は、コントロー
ルゲート電極の下に絶縁層（酸化物）を介してフローテ
ィングゲートが設けられ、フローティングゲートに電荷
の蓄積にて情報が記憶されるとともにフローティングゲ
ートの下、例えば、絶縁層（酸化物）の一部をトンネリ
ングが可能な程度に薄くした薄膜部（トンネル酸化膜）
からトンネリングによるフローティングゲートへの電子
の注入と放出により情報の書込みと消去が行なわれる。
この書込みと消去の際に、トンネル酸化膜（薄膜部）に
高電界を加えることによりフローティングゲートとの電
子のやりとりが行なわれるが、このエンデュランス特性
（データの書換え可能回数）に優れたメモリセルが要求
されている。
ルゲート電極の下に絶縁層（酸化物）を介してフローテ
ィングゲートが設けられ、フローティングゲートに電荷
の蓄積にて情報が記憶されるとともにフローティングゲ
ートの下、例えば、絶縁層（酸化物）の一部をトンネリ
ングが可能な程度に薄くした薄膜部（トンネル酸化膜）
からトンネリングによるフローティングゲートへの電子
の注入と放出により情報の書込みと消去が行なわれる。
この書込みと消去の際に、トンネル酸化膜（薄膜部）に
高電界を加えることによりフローティングゲートとの電
子のやりとりが行なわれるが、このエンデュランス特性
（データの書換え可能回数）に優れたメモリセルが要求
されている。
（発明の目的） この発明は上記課題を鑑み、エンデュランス特性に優
れた不揮発性メモリセルの製造方法を提供することにあ
る。
れた不揮発性メモリセルの製造方法を提供することにあ
る。
（問題点を解決するための手段） この発明は上記目的を達成すべく、基板に不純物イオ
ンを注入してイオン注入領域を形成する工程と、900〜1
100℃,6〜８時間の熱処理を行い前記イオン注入領域を
トンネリングのためのトンネル領域ににする工程と、前
記トンネル領域の上方に酸化物を介してフローティング
ゲート及びコントロールゲートを形成するとともに、基
板に前記トンネル領域に接続するドレイン部、及びソー
ス部を形成する工程とを備える不揮発性メモリセルの製
造方法をその要旨としている。
ンを注入してイオン注入領域を形成する工程と、900〜1
100℃,6〜８時間の熱処理を行い前記イオン注入領域を
トンネリングのためのトンネル領域ににする工程と、前
記トンネル領域の上方に酸化物を介してフローティング
ゲート及びコントロールゲートを形成するとともに、基
板に前記トンネル領域に接続するドレイン部、及びソー
ス部を形成する工程とを備える不揮発性メモリセルの製
造方法をその要旨としている。
（第１実施例） この発明の第１実施例を第１図（ａ）〜（ｈ）に従っ
て説明する。
て説明する。
Pwell層形成工程 第１図（ａ）に示すように、Ｐ型（100）Si基板１上
にＢ（ボロン）をイオン注入した後、熱処理を行いPwel
l層２を形成する。
にＢ（ボロン）をイオン注入した後、熱処理を行いPwel
l層２を形成する。
LOCOS工程 次に、基板１に形成したPwell層２上に430Åのパッド
酸化膜を形成した後、シリコン窒化膜（Si3N4;ナイトラ
イド）を1500Åの膜厚で堆積する。このシリコン窒化膜
上にLOCOSによるフィールド酸化膜形成予定位置が開口
されたレジストパターンをマスクとしてシリコン窒化膜
を選択的にプラズマエッチングする。続いて、レジスト
剥離後、950℃のウェット酸化を行い膜厚9000Åのフィ
ールド酸化膜３を形成し、その後リン酸エッチングにて
シリコン窒化膜を除去し、その際に除去する部分を露出
部４として露出させる。（第１図（ｂ））。
酸化膜を形成した後、シリコン窒化膜（Si3N4;ナイトラ
イド）を1500Åの膜厚で堆積する。このシリコン窒化膜
上にLOCOSによるフィールド酸化膜形成予定位置が開口
されたレジストパターンをマスクとしてシリコン窒化膜
を選択的にプラズマエッチングする。続いて、レジスト
剥離後、950℃のウェット酸化を行い膜厚9000Åのフィ
ールド酸化膜３を形成し、その後リン酸エッチングにて
シリコン窒化膜を除去し、その際に除去する部分を露出
部４として露出させる。（第１図（ｂ））。
高濃度N+領域形成工程（イオン注入領域形成工程） 次に、全面にレジストを塗布しLOCOSでの露出部４に
写真触刻法により不揮発性メモリのトンネル酸化膜下の
高濃度N+領域予定位置が開口されたレジストパターンを
形成し、それをマスクとしてAs（ヒ素）を同開口部に10
0KeV,2×1015/cm2の条件でイオン注入し高濃度N+領域
（イオン注入領域）５を形成する。その後、レジストを
剥離する（第１図（ｃ）及びその第１図（ｃ）のＡ−Ａ
断面を示す第１図（ｄ））。
写真触刻法により不揮発性メモリのトンネル酸化膜下の
高濃度N+領域予定位置が開口されたレジストパターンを
形成し、それをマスクとしてAs（ヒ素）を同開口部に10
0KeV,2×1015/cm2の条件でイオン注入し高濃度N+領域
（イオン注入領域）５を形成する。その後、レジストを
剥離する（第１図（ｃ）及びその第１図（ｃ）のＡ−Ａ
断面を示す第１図（ｄ））。
高濃度N+領域高温熱処理工程 次に、N2ガス中において950℃で７時間にわたり高温
熱処理を行ない前記高濃度N+領域（イオン注入領域）５
を高温熱処理することにより同高濃度N+領域５をトンネ
リングのためのトンネル領域にする。
熱処理を行ない前記高濃度N+領域（イオン注入領域）５
を高温熱処理することにより同高濃度N+領域５をトンネ
リングのためのトンネル領域にする。
ゲート形成工程 次に、第１図（ｅ）及び（ｆ）に示すように、全面を
HF水溶液でエッチング後、フローティングゲート６下の
ゲート酸化膜７を400Åの厚さで形成する。そして、不
揮発性メモリのトンネル酸化膜形成予定位置が開口した
レジストパターンを形成し、HF溶液中で酸化膜７のエッ
チングを行ない前記高濃度N+領域５上に開口部を形成す
る。その後、レジストを剥離してハロゲンランプ1150
℃,O2中で前記開口部に100Å前後の薄い酸化膜7aを形成
する。この酸化膜（トンネル酸化膜）7aがフローティン
グゲート電極に対する電子の注入／抽出を行なう部分と
なる。そして、全面に1700Åの多結晶シリコン膜をPH3
ガス450cc/minの流量のもとで成長させる。続いて、こ
の多結晶シリコン膜のエッチングを行い、フローティン
グゲート６及び選択ゲート８を形成する。
HF水溶液でエッチング後、フローティングゲート６下の
ゲート酸化膜７を400Åの厚さで形成する。そして、不
揮発性メモリのトンネル酸化膜形成予定位置が開口した
レジストパターンを形成し、HF溶液中で酸化膜７のエッ
チングを行ない前記高濃度N+領域５上に開口部を形成す
る。その後、レジストを剥離してハロゲンランプ1150
℃,O2中で前記開口部に100Å前後の薄い酸化膜7aを形成
する。この酸化膜（トンネル酸化膜）7aがフローティン
グゲート電極に対する電子の注入／抽出を行なう部分と
なる。そして、全面に1700Åの多結晶シリコン膜をPH3
ガス450cc/minの流量のもとで成長させる。続いて、こ
の多結晶シリコン膜のエッチングを行い、フローティン
グゲート６及び選択ゲート８を形成する。
次に、1050℃ドライO2にてゲート酸化膜を430Åの厚
さで形成し（コントロールゲート９とフローティングゲ
ート６間の酸化膜10と周辺回路のゲート酸化膜を形成
し）、3700Åの多結晶シリコン膜をPH3ガス150cc/minの
流量のもとで成長させる。続いて、この多結晶シリコン
膜のエッチングを行い、コントロールゲート９や他に周
辺回路のMOSトランジスタのゲート電極部を形成する。
さで形成し（コントロールゲート９とフローティングゲ
ート６間の酸化膜10と周辺回路のゲート酸化膜を形成
し）、3700Åの多結晶シリコン膜をPH3ガス150cc/minの
流量のもとで成長させる。続いて、この多結晶シリコン
膜のエッチングを行い、コントロールゲート９や他に周
辺回路のMOSトランジスタのゲート電極部を形成する。
ソース・ドレイン形成工程 次に、第１図（ｇ）及び（ｈ）に示すように、ゲート
電極（コントロールゲート９）やLOCOSによるフィール
ド酸化膜３をマスクとして、Asを120KeV,5×1015/cm2の
条件でイオン注入するとともに活性化してソース・ドレ
イン部（ソース部11、ドレイン（EEPROM）12a,ドレイン
（選択ゲート）12b）を形成する。その後、層間絶縁膜
を形成し、コンタクトホールの開口、金属配線材料を堆
積して配線パターン形成後、パッシベーション膜を形成
してEEPROMを形成する。尚、第１図（ｈ）において、13
はコンタクト部である。
電極（コントロールゲート９）やLOCOSによるフィール
ド酸化膜３をマスクとして、Asを120KeV,5×1015/cm2の
条件でイオン注入するとともに活性化してソース・ドレ
イン部（ソース部11、ドレイン（EEPROM）12a,ドレイン
（選択ゲート）12b）を形成する。その後、層間絶縁膜
を形成し、コンタクトホールの開口、金属配線材料を堆
積して配線パターン形成後、パッシベーション膜を形成
してEEPROMを形成する。尚、第１図（ｈ）において、13
はコンタクト部である。
このようにして製造された不揮発性メモリセルの特性
を第２図及び第３図に基づいて説明する。
を第２図及び第３図に基づいて説明する。
第２図に示すように、Pwellの基板２上に長時間にわ
たり高温熱処理（950℃,7時間）した高濃度N+領域（イ
オン注入領域）５が形成され、その上に100Åの酸化膜7
aを介してポリシリコンの電極６が形成されている場合
について実験を行なった。その100Åのトンネル酸化膜7
aに電流密度Ｊ＝64mA/cm2の定電流を流し、絶縁破壊を
起こした時間の累積破壊率を調査した。その結果を、第
３図中、特性線Laで示す。さらに、第３図において、従
来の方法（高濃度N+領域（イオン注入領域）５に対し長
時間にわたる高温熱処理を行なわない場合）による調査
結果を特性線Loで示す。この第３図において、明らかな
ようにその高濃度N+領域形成後に長時間にわたる高温熱
処理を行なうと、絶縁破壊を起こしにくくエンデュラン
ス特性に優れたものとなる。
たり高温熱処理（950℃,7時間）した高濃度N+領域（イ
オン注入領域）５が形成され、その上に100Åの酸化膜7
aを介してポリシリコンの電極６が形成されている場合
について実験を行なった。その100Åのトンネル酸化膜7
aに電流密度Ｊ＝64mA/cm2の定電流を流し、絶縁破壊を
起こした時間の累積破壊率を調査した。その結果を、第
３図中、特性線Laで示す。さらに、第３図において、従
来の方法（高濃度N+領域（イオン注入領域）５に対し長
時間にわたる高温熱処理を行なわない場合）による調査
結果を特性線Loで示す。この第３図において、明らかな
ようにその高濃度N+領域形成後に長時間にわたる高温熱
処理を行なうと、絶縁破壊を起こしにくくエンデュラン
ス特性に優れたものとなる。
尚、この高濃度N+領域形成後に長時間にわたる高温熱
処理を行なうと絶縁破壊が起こりにくくなる現象につい
て考えてみると、基板に高濃度のAsを打込むと基板にAs
の集合体ができることが知られているが、このSi基板表
面にあるAsの集合体が酸化工程の時にSiO2膜中に歪み等
の影響を与えたりSi/SiO2界面を劣化させると思われる
が、イオン注入後長時間にわたる高温熱処理を行なうと
Asの集合体が分解しSi表面のAs分布が均一になるため絶
縁破壊が起こりにくくなるものと考えられる。
処理を行なうと絶縁破壊が起こりにくくなる現象につい
て考えてみると、基板に高濃度のAsを打込むと基板にAs
の集合体ができることが知られているが、このSi基板表
面にあるAsの集合体が酸化工程の時にSiO2膜中に歪み等
の影響を与えたりSi/SiO2界面を劣化させると思われる
が、イオン注入後長時間にわたる高温熱処理を行なうと
Asの集合体が分解しSi表面のAs分布が均一になるため絶
縁破壊が起こりにくくなるものと考えられる。
又、この第１実施例において、高濃度N+領域（イオン
注入領域）５の長時間にわたる高温熱処理は950℃,7時
間であったが、900〜1100℃,6〜８時間であっても高濃
度N+領域（イオン注入領域）５に対し長時間にわたる高
温熱処理を行なわない場合より絶縁破壊を起こしにくい
という効果を得ており、この条件で実施してもよい。
注入領域）５の長時間にわたる高温熱処理は950℃,7時
間であったが、900〜1100℃,6〜８時間であっても高濃
度N+領域（イオン注入領域）５に対し長時間にわたる高
温熱処理を行なわない場合より絶縁破壊を起こしにくい
という効果を得ており、この条件で実施してもよい。
（第２実施例） この発明の第２実施例を第４図（ａ），（ｂ）に基づ
いて説明する。
いて説明する。
Pwell層形成工程 Ｐ型（100）Si基板１上にＢ（ボロン）をイオン注入
した後、熱処理を行いPwell層２を形成する（第４図
（ａ））。
した後、熱処理を行いPwell層２を形成する（第４図
（ａ））。
高濃度N+領域形成工程 次に、第４図（ｂ）に示すように、パッド酸化膜14を
430Å形成した後、レジスト15にてトンネル酸化膜下の
高濃度N+領域形成予定位置が開口されたレジストパター
ンを形成する。そして、As（ヒ素）を100KeV/cm2,2×10
15の条件でイオン注入し、高濃度N+領域（イオン注入領
域）５を形成する。その後、レジストを剥離する。
430Å形成した後、レジスト15にてトンネル酸化膜下の
高濃度N+領域形成予定位置が開口されたレジストパター
ンを形成する。そして、As（ヒ素）を100KeV/cm2,2×10
15の条件でイオン注入し、高濃度N+領域（イオン注入領
域）５を形成する。その後、レジストを剥離する。
LOCOS工程及び高濃度N+領域高温熱処理工程 次に、全面にシリコン窒化膜を1500Å堆積させ、LOCO
Sによるフィールド酸化膜形成予定位置が開口されたレ
ジストパターンをマスクとしてシリコン窒化膜を選択的
にプラズマエッチングする。続いて、レジスト剥離後、
950℃,7時間のウェット酸化を行なう。この際、LOCOSの
フィールド酸化膜の形成及び高濃度N+領域５をトンネル
領域にするための高温熱処理が同時に行なわれることと
なる。
Sによるフィールド酸化膜形成予定位置が開口されたレ
ジストパターンをマスクとしてシリコン窒化膜を選択的
にプラズマエッチングする。続いて、レジスト剥離後、
950℃,7時間のウェット酸化を行なう。この際、LOCOSの
フィールド酸化膜の形成及び高濃度N+領域５をトンネル
領域にするための高温熱処理が同時に行なわれることと
なる。
ゲート形成工程 次に、トンネル酸化膜形成予定位置が開口したレジス
トパターンを形成してHF水溶液にて酸化膜を除去した後
ハロゲンランプ1150℃にて100Åのトンネル酸化膜を形
成する。その後のポリシリコンをデポし、フローティン
グゲート及びコントロールゲートを形成する。
トパターンを形成してHF水溶液にて酸化膜を除去した後
ハロゲンランプ1150℃にて100Åのトンネル酸化膜を形
成する。その後のポリシリコンをデポし、フローティン
グゲート及びコントロールゲートを形成する。
以後、上記第１実施例のソース・ドレイン形成工程
を行いEEPROMを形成する。
を行いEEPROMを形成する。
この第２実施例においては、LOCOSのフィールド酸化
膜の形成及び高濃度N+領域の高温熱処理が同時に行なわ
れるので製造時間の短縮化を計ることができる。
膜の形成及び高濃度N+領域の高温熱処理が同時に行なわ
れるので製造時間の短縮化を計ることができる。
（第３実施例） この発明の第３実施例を第５図（ａ）〜（ｆ）に基づ
いて説明する。
いて説明する。
Pwell層形成工程 第５図（ａ）に示すように、Ｐ型（100）Si基板１上
にＢ（ボロン）をイオン注入した後、熱処理を行いPwel
l層２を形成する。
にＢ（ボロン）をイオン注入した後、熱処理を行いPwel
l層２を形成する。
１回目のLOCOS工程 次に、第５図（ｂ）に示すように、パッド酸化膜16を
430Åの厚さで形成した後、全面にシリコン窒化膜17を1
500Åの厚さで堆積させる。このシリコン窒化膜17上にL
OCOSによるフィールド酸化膜形成予定位置が開口された
レジストパターンをマスクとしてシリコン窒化膜を選択
的にプラズマエッチングを行なう。そして、レジスト剥
離後、950℃,150分のウェット酸化を行い、膜厚5000Å
のフィールド酸化膜18を形成する。
430Åの厚さで形成した後、全面にシリコン窒化膜17を1
500Åの厚さで堆積させる。このシリコン窒化膜17上にL
OCOSによるフィールド酸化膜形成予定位置が開口された
レジストパターンをマスクとしてシリコン窒化膜を選択
的にプラズマエッチングを行なう。そして、レジスト剥
離後、950℃,150分のウェット酸化を行い、膜厚5000Å
のフィールド酸化膜18を形成する。
高濃度N+領域形成工程 次に、第５図（ｃ）及びその第５図（ｃ）のＢ−Ｂ断
面である第５図（ｄ）に示すように、高濃度N+領域形成
予定位置あたりが開口したレジスト19のパターンを形成
する。このレジスト19のパターンは第５図（ｃ）に示す
ようにｘ方向（第５図（ｃ）における上下方向）はLOCO
Sによるフィールド酸化膜18でセルフアライメント（自
己整合）できるので精度がよい。続いて、Asを100KeV,2
×1015/cm2の条件でイオン注入し高濃度N+領域（イオン
注入領域）20を形成する。
面である第５図（ｄ）に示すように、高濃度N+領域形成
予定位置あたりが開口したレジスト19のパターンを形成
する。このレジスト19のパターンは第５図（ｃ）に示す
ようにｘ方向（第５図（ｃ）における上下方向）はLOCO
Sによるフィールド酸化膜18でセルフアライメント（自
己整合）できるので精度がよい。続いて、Asを100KeV,2
×1015/cm2の条件でイオン注入し高濃度N+領域（イオン
注入領域）20を形成する。
高濃度N+領域高温熱処理工程及び２回目のLOCOS工程 次に、レジスト剥離後、950℃,6時間のウェット酸化
を行ない高濃度N+領域20をトンネリングのためのトンネ
ル領域にする（第５図（ｅ）及び（ｆ））。この際、LO
COSのフィールド酸化膜（9000Å）の形成及び高濃度N+
領域の高温熱処理が同時に行なわれることとなる。
を行ない高濃度N+領域20をトンネリングのためのトンネ
ル領域にする（第５図（ｅ）及び（ｆ））。この際、LO
COSのフィールド酸化膜（9000Å）の形成及び高濃度N+
領域の高温熱処理が同時に行なわれることとなる。
ゲート形成工程 次に、トンネル酸化膜を形成しポリシリコンを堆積さ
せフローティングゲート及びコントロールゲートを形成
する。
せフローティングゲート及びコントロールゲートを形成
する。
以後、上記第１実施例のソース・ドレイン形成工程
を行いEEPROMを形成する。
を行いEEPROMを形成する。
発明の効果 以上詳述したようにこの発明によれば、エンデュラン
ス特性に優れた不揮発性メモリセルを製造することがで
きる優れた効果を発揮する。
ス特性に優れた不揮発性メモリセルを製造することがで
きる優れた効果を発揮する。
第１図（ａ）〜（ｈ）は本発明の第１実施例の製造工程
を説明するための図、第２図は本発明により製造される
不揮発性メモリセルのエンデェランス特性を説明するた
めに使用する素子を示す図、第３図はそのエンデェラン
ス特性を示す図、第４図（ａ），（ｂ）は第２実施例の
製造工程を説明するための図、第５図（ａ）〜（ｆ）は
第３実施例の製造工程を説明するための図。 １はSi基板、２はPwell層、５は高濃度N+領域（イオン
注入領域）、６はフローティングゲート、９はコントロ
ールゲート、11はソース部、12aはドレイン部。
を説明するための図、第２図は本発明により製造される
不揮発性メモリセルのエンデェランス特性を説明するた
めに使用する素子を示す図、第３図はそのエンデェラン
ス特性を示す図、第４図（ａ），（ｂ）は第２実施例の
製造工程を説明するための図、第５図（ａ）〜（ｆ）は
第３実施例の製造工程を説明するための図。 １はSi基板、２はPwell層、５は高濃度N+領域（イオン
注入領域）、６はフローティングゲート、９はコントロ
ールゲート、11はソース部、12aはドレイン部。
Claims (1)
- 【請求項１】基板に不純物イオンを注入してイオン注入
領域を形成する工程と、 900〜1100℃,6〜８時間の熱処理を行い前記イオン注入
領域をトンネリングのためのトンネル領域にする工程
と、 前記トンネル領域の上方に酸化物を介してフローティン
グゲート及びコントロールゲートを形成するとともに、
基板に前記トンネル領域に接続するドレイン部、及びソ
ース部を形成する工程と を備える不揮発性メモリセルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288786A JP2605310B2 (ja) | 1987-11-16 | 1987-11-16 | 不揮発性メモリセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288786A JP2605310B2 (ja) | 1987-11-16 | 1987-11-16 | 不揮発性メモリセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129466A JPH01129466A (ja) | 1989-05-22 |
| JP2605310B2 true JP2605310B2 (ja) | 1997-04-30 |
Family
ID=17734704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288786A Expired - Lifetime JP2605310B2 (ja) | 1987-11-16 | 1987-11-16 | 不揮発性メモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605310B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100558541B1 (ko) * | 1999-06-10 | 2006-03-10 | 삼성전자주식회사 | 이이피롬의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182267A (ja) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-11-16 JP JP62288786A patent/JP2605310B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01129466A (ja) | 1989-05-22 |
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