JPS59186375A - ジユアル電子注入構造体の形成方法 - Google Patents
ジユアル電子注入構造体の形成方法Info
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- JPS59186375A JPS59186375A JP58224567A JP22456783A JPS59186375A JP S59186375 A JPS59186375 A JP S59186375A JP 58224567 A JP58224567 A JP 58224567A JP 22456783 A JP22456783 A JP 22456783A JP S59186375 A JPS59186375 A JP S59186375A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7882—Programmable transistors with only two possible levels of programmation charging by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野〕
本発明は、一般的には、半導体メモリ素子の製造方法に
係り、更に具体的には、電気的に消去可能な、プログラ
ム可能な読取専用メモリ（Ｅ ２ ｐＲＯＭ）又は電気
的に書換え可能な読取専用メモリ（ＥＡＲＯＭ）及び不
揮発性ランダム・アクセス・メモＩＪ（ＮＶＲＡＭ）に
於て、２つの多結晶シリコン層の間に非連続的なシュア
ル電子注入構造体（Ｄｕａｌ Ｅｌｅｃｔｒｏｎ
ＩｎｊｅｃｔｉｏｎＳｔｒｕｃｔｕｒｅ）を形成するた
めの方法に係る。
係り、更に具体的には、電気的に消去可能な、プログラ
ム可能な読取専用メモリ（Ｅ ２ ｐＲＯＭ）又は電気
的に書換え可能な読取専用メモリ（ＥＡＲＯＭ）及び不
揮発性ランダム・アクセス・メモＩＪ（ＮＶＲＡＭ）に
於て、２つの多結晶シリコン層の間に非連続的なシュア
ル電子注入構造体（Ｄｕａｌ Ｅｌｅｃｔｒｏｎ
ＩｎｊｅｃｔｉｏｎＳｔｒｕｃｔｕｒｅ）を形成するた
めの方法に係る。
し従来技術〕
半導体メモリ素子としてＥ ２ＰＲＯＭを用いることは
、従来技術に於て周知である。その様な素子沈船てば、
各メモリ・セルのＦＥＴの浮遊ゲート＋Ｃ貯蔵された電
荷が、論理°゛０“又は論理ｎ Ｉ Ｉｔをあられすた
めに用いられろ。成る特定のメモリ・セルがアドレスさ
れるとき、」二記浮遊ゲート上の電荷の状態が、該浮遊
ゲートが１部を構成１−るＦＥＴのチャンネルが導通し
ているか否か、従ってその選択さうｔたセルを経て流れ
ろ電流の量を決定する。
、従来技術に於て周知である。その様な素子沈船てば、
各メモリ・セルのＦＥＴの浮遊ゲート＋Ｃ貯蔵された電
荷が、論理°゛０“又は論理ｎ Ｉ Ｉｔをあられすた
めに用いられろ。成る特定のメモリ・セルがアドレスさ
れるとき、」二記浮遊ゲート上の電荷の状態が、該浮遊
ゲートが１部を構成１−るＦＥＴのチャンネルが導通し
ているか否か、従ってその選択さうｔたセルを経て流れ
ろ電流の量を決定する。
従来技術に於て、浮遊ゲートへそして浮遊ゲートから電
荷を転送させろための方法が幾つか知られている。しば
しば、浮遊ゲートの充電ば″プログラミング′と呼ばれ
、浮遊ゲートからの電荷の転送即ち放電は゛°消去“と
呼ばれている。Ｅｌｅｃｔｒｏｎｉｃｓ、１９７６年１
２月２日、第１０１頁以降に於けろＪ、 Ｗ、 Ｋｅ
ｌ １ ｅ ｙ等による’Ａｎ Ｅｌｅｃｔｒｉｃａ
ｌｌｙＡｌｔｅｒａｂｌｅ ＲＤＭ ａｎｄ Ｉ
ｔ Ｄｏｅｓ’ｔ ＵｓｅＮｉｔｒｉｄｅ”と題す
る文献に於ては、ＲＯＭをプログラムするためになだれ
現象による電子の注入が用いられ、ＲＯＭを消去するた
めになだれ現象による正孔の注入が用（・られている。
荷を転送させろための方法が幾つか知られている。しば
しば、浮遊ゲートの充電ば″プログラミング′と呼ばれ
、浮遊ゲートからの電荷の転送即ち放電は゛°消去“と
呼ばれている。Ｅｌｅｃｔｒｏｎｉｃｓ、１９７６年１
２月２日、第１０１頁以降に於けろＪ、 Ｗ、 Ｋｅ
ｌ １ ｅ ｙ等による’Ａｎ Ｅｌｅｃｔｒｉｃａ
ｌｌｙＡｌｔｅｒａｂｌｅ ＲＤＭ ａｎｄ Ｉ
ｔ Ｄｏｅｓ’ｔ ＵｓｅＮｉｔｒｉｄｅ”と題す
る文献に於ては、ＲＯＭをプログラムするためになだれ
現象による電子の注入が用いられ、ＲＯＭを消去するた
めになだれ現象による正孔の注入が用（・られている。
ＪＳＳＣＣＰｒｏｃｅｅｄｉｎｇｓ、 １９７７年２月
、第１８８頁以降に於ける Ｒ，Ｇ、 Ｍｉ Ｉ ｌｅ
ｒ、等による”Ｅｌｅｃｔｒｉｃａｌｌｙ Ａｌｔｅｒ
ａｂｌｅ ８１９２Ｂｉｔ Ｎ−Ｃｈａｎｎｅｌ
ＭＯＳ ＰＲＯＭ”と題する文献に於ては、プロ
グラミングのために熱い電子を注入する方法が用いられ
、消去のために謂ゆるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
の放出技術が用いられている。米国特許第４０９９１９
６号明細書は、プログラミング及び消去の両方に酸化物
の伝導を用いたメモリ・セルを開示している。プログラ
ミングに熱い電子の注入を用℃・そして消去に酸化物の
伝導（トンネリング）を用（・ているメモリ素子ば、米
国特許第４１１９９９５号明細書、及び工ＥＥＥ Ｊ
ＳＳＣ１１９７９年４月、第４９８頁以降に於ける’Ａ
ｎ Ｅｌｅｃｔｒｉｃａｌｌｙ／ Ａｌｔｅｒａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍ
ｅｍｏｒｙＣｅｌｌ Ｕｓｉｎｇ ａ Ｆｌｏａｔ
ｉｎｇ ＧａｔｅＳｔｒｕｃｔｕｒｅ“と題する文献
に記載されている。
、第１８８頁以降に於ける Ｒ，Ｇ、 Ｍｉ Ｉ ｌｅ
ｒ、等による”Ｅｌｅｃｔｒｉｃａｌｌｙ Ａｌｔｅｒ
ａｂｌｅ ８１９２Ｂｉｔ Ｎ−Ｃｈａｎｎｅｌ
ＭＯＳ ＰＲＯＭ”と題する文献に於ては、プロ
グラミングのために熱い電子を注入する方法が用いられ
、消去のために謂ゆるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
の放出技術が用いられている。米国特許第４０９９１９
６号明細書は、プログラミング及び消去の両方に酸化物
の伝導を用いたメモリ・セルを開示している。プログラ
ミングに熱い電子の注入を用℃・そして消去に酸化物の
伝導（トンネリング）を用（・ているメモリ素子ば、米
国特許第４１１９９９５号明細書、及び工ＥＥＥ Ｊ
ＳＳＣ１１９７９年４月、第４９８頁以降に於ける’Ａ
ｎ Ｅｌｅｃｔｒｉｃａｌｌｙ／ Ａｌｔｅｒａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍ
ｅｍｏｒｙＣｅｌｌ Ｕｓｉｎｇ ａ Ｆｌｏａｔ
ｉｎｇ ＧａｔｅＳｔｒｕｃｔｕｒｅ“と題する文献
に記載されている。
上記技術は、それらに意図されている目的を充分′Ｉｒ
ｃ達成ずろが、それらは成る共通の欠点を有している。
ｃ達成ずろが、それらは成る共通の欠点を有している。
それらの技術はすべて、比較的大きな電力消費、高電界
の導電路、及び長時間のプロゲラミンク及び消去を必要
とする。
の導電路、及び長時間のプロゲラミンク及び消去を必要
とする。
従来に於ては、浮遊ゲートを充電及び／若しくは放電さ
せろために酸化物構造体を経て電荷を転送させろことに
より、上記問題を解決することが試みられており、その
様な構造体の１例が米国特許第４２０３１５８号明細１
゛に示されている。その特許明細書Ｖこ於ては、シリコ
ン基板と金属電極との間に、シリコンを豊富に含む二酸
化シリコンの勾配層が熱的二酸化シリコンとともに、電
荷を転送させるために用℃・られている。この構造体は
、１つの極性の印加電界のための電子を注入するために
電界を低下させることが出来るので、シングル電子注入
構造体（ＳＥＩＳ）と呼ばれている。
せろために酸化物構造体を経て電荷を転送させろことに
より、上記問題を解決することが試みられており、その
様な構造体の１例が米国特許第４２０３１５８号明細１
゛に示されている。その特許明細書Ｖこ於ては、シリコ
ン基板と金属電極との間に、シリコンを豊富に含む二酸
化シリコンの勾配層が熱的二酸化シリコンとともに、電
荷を転送させるために用℃・られている。この構造体は
、１つの極性の印加電界のための電子を注入するために
電界を低下させることが出来るので、シングル電子注入
構造体（ＳＥＩＳ）と呼ばれている。
米国特許第４’０９９１９６号明細書１．ま、Ｅ２ＰＲ
ＯＭに用いられる６層多結晶シリコンのセルについて記
載している。浮遊ゲートへの伝導路として二酸化シリコ
ン（Ｓｉ０２）が用いられて見・る。
ＯＭに用いられる６層多結晶シリコンのセルについて記
載している。浮遊ゲートへの伝導路として二酸化シリコ
ン（Ｓｉ０２）が用いられて見・る。
その５ｉ０２は、粗面化された、低濃度にドープされた
多結晶シリコン・ゲート電極から熱的に成長される。
多結晶シリコン・ゲート電極から熱的に成長される。
更に改良された従来技術に於ては、浮遊ゲートへそして
浮遊ゲートから電子を伝導させる媒体として、シュアル
（二重）電子注入構造体（ＤｕａｌＥｌｅｃｔｒｏｎ
Ｉｎｊｅｃｔｉｏｎ ５ｔｒｕｃｔｕｒｅ−ＤＥＩ
Ｓ）が用℃・られている。そのＤＥＩＳば、上層及び下
層が過剰なシリコン原子を有する様に化学的に気相付着
された、６つの二酸化シリコン層より成る複合体であり
、その上部及び下部の導電性多結晶シリコン電極に隣接
して配置されたとき、低電界に於て中間の二酸化シリコ
ン層を経て電子の伝導を生じる。その中間の二酸化７１
１３７層へより低い電界に於ける電荷のトンネリングを
防ぎ、不揮発性メモリ・セルに於ける浮遊ゲート力・ら
の電荷の損失を防ぐ。
浮遊ゲートから電子を伝導させる媒体として、シュアル
（二重）電子注入構造体（ＤｕａｌＥｌｅｃｔｒｏｎ
Ｉｎｊｅｃｔｉｏｎ ５ｔｒｕｃｔｕｒｅ−ＤＥＩ
Ｓ）が用℃・られている。そのＤＥＩＳば、上層及び下
層が過剰なシリコン原子を有する様に化学的に気相付着
された、６つの二酸化シリコン層より成る複合体であり
、その上部及び下部の導電性多結晶シリコン電極に隣接
して配置されたとき、低電界に於て中間の二酸化シリコ
ン層を経て電子の伝導を生じる。その中間の二酸化７１
１３７層へより低い電界に於ける電荷のトンネリングを
防ぎ、不揮発性メモリ・セルに於ける浮遊ゲート力・ら
の電荷の損失を防ぐ。
１） Ｅ Ｉ Ｓを含む不揮発性メモリ・セルば、ＩＥ
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ Ｅｌｅｃ
ｔｒｏｎｉｃｌ）ｅｖｉｃｅｓ、 第ＥＤ−２８巻、第
９号、１９８１年９月に於けるＤｉＭａｒｉａ等による
’ｊ）ｕａｌＥｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｏｒ−
８ｔｒｕｃｔｕｒｅＥｌｅｃｔｒｉｃａｌｌｙ Ａｌ
ｔｅｒａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒ
ｙ Ｍｏｄｅｌ ５ｔｕｄｉｅｓ” と題」−る文
献等に開示されて℃・る。そのメモリ素子は、制御ゲー
トと多結晶シリコン浮遊ゲートとの間に配置さ」１．ｆ
二Ｄ Ｅ ｒ’ Ｓを有するＮチャンネル型ＭＯ８＋−
ランジスタより成るセル構造体を用いて℃・る。
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ Ｅｌｅｃ
ｔｒｏｎｉｃｌ）ｅｖｉｃｅｓ、 第ＥＤ−２８巻、第
９号、１９８１年９月に於けるＤｉＭａｒｉａ等による
’ｊ）ｕａｌＥｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｏｒ−
８ｔｒｕｃｔｕｒｅＥｌｅｃｔｒｉｃａｌｌｙ Ａｌ
ｔｅｒａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒ
ｙ Ｍｏｄｅｌ ５ｔｕｄｉｅｓ” と題」−る文
献等に開示されて℃・る。そのメモリ素子は、制御ゲー
トと多結晶シリコン浮遊ゲートとの間に配置さ」１．ｆ
二Ｄ Ｅ ｒ’ Ｓを有するＮチャンネル型ＭＯ８＋−
ランジスタより成るセル構造体を用いて℃・る。
に記セルー１ｇ書込を行うためには、負電圧が制御ケー
トに加えられろ。その負電圧は、Ｄ ＴＣＩ Ｓに於け
る」一層のノリコンを豊富に含む５ｉ０２の注入層から
多結晶シリコン浮遊ゲートへの電子の注入を牛せしめる
。同様に、上記セルは、制御ゲートに正電圧を加えろこ
とによって消去される。そθ）ゲートは、下層のシリコ
ンを豊富に含むＳ ｉ０２の注入層から多結晶シリコン
浮遊ゲートへ電子を放出させる。
トに加えられろ。その負電圧は、Ｄ ＴＣＩ Ｓに於け
る」一層のノリコンを豊富に含む５ｉ０２の注入層から
多結晶シリコン浮遊ゲートへの電子の注入を牛せしめる
。同様に、上記セルは、制御ゲートに正電圧を加えろこ
とによって消去される。そθ）ゲートは、下層のシリコ
ンを豊富に含むＳ ｉ０２の注入層から多結晶シリコン
浮遊ゲートへ電子を放出させる。
浮遊ゲートＦＥＴへそして浮遊ゲートＦＥＴから電荷を
転ｉ％させろためにＤＥＩＳ又は同種σ）ものを用℃・
ているメモリ・セルの他の例は、米国特許第４３６３１
１０号明細書等に開示されている。
転ｉ％させろためにＤＥＩＳ又は同種σ）ものを用℃・
ているメモリ・セルの他の例は、米国特許第４３６３１
１０号明細書等に開示されている。
ＤＥＩＳは、浮遊ゲートへそして浮遊ゲートから電荷を
効果的に転送させるので、多層多結晶−；ノリコン・メ
モリ構造体に用いられることが望ましい。しかしながら
、ＤＥＩＳは典型的な酸ｆヒエ程中に二酸化シリコンに
迅速に酸化１−ろ。一旦酸化したＤＥＩＳは、その効果
を失５゜Ｄ Ｅ Ｔ Ｓの酸化を防ぐ適当な方法がない
ために、該構造体は多層多結晶７リコン方法に於て有利
に用いら」′じ已・ない。
効果的に転送させるので、多層多結晶−；ノリコン・メ
モリ構造体に用いられることが望ましい。しかしながら
、ＤＥＩＳは典型的な酸ｆヒエ程中に二酸化シリコンに
迅速に酸化１−ろ。一旦酸化したＤＥＩＳは、その効果
を失５゜Ｄ Ｅ Ｔ Ｓの酸化を防ぐ適当な方法がない
ために、該構造体は多層多結晶７リコン方法に於て有利
に用いら」′じ已・ない。
本発明の目的は、多層多結晶シリコン素子な有１−る不
揮発性メモリ中にＤＥＩＳを用いることを可能に′１″
ろ新規な方法を折供することである。
揮発性メモリ中にＤＥＩＳを用いることを可能に′１″
ろ新規な方法を折供することである。
そのラフ法は、典型的なゲート酸化工作中にＤＥＩＳを
マスクして該構造体の酸化を防ぐために非酸化材料層を
用いる。
マスクして該構造体の酸化を防ぐために非酸化材料層を
用いる。
具体的に云えば、ノリコン基板上に、多結晶シリコン浮
遊ゲートＦＥＴが形成される。各浮遊ゲート構造体に関
して、ＤＥＩＳが形成される。−］二記ＤＥＩＳＩ−に
多結晶シリコン層が配置されろ。
遊ゲートＦＥＴが形成される。各浮遊ゲート構造体に関
して、ＤＥＩＳが形成される。−］二記ＤＥＩＳＩ−に
多結晶シリコン層が配置されろ。
窒化ソリコン（Ｓｉ３Ｎ４）の如き非酸化材料の層が、
上記多結晶シリコン層−１−に句着される。１−記Ｓ
＋ ３ Ｎ ４７釦よ、後にＤＥＩＳ及び浮遊ゲートが
表面安定化されろ処理工程中に、該ＤＥ■Ｓの酸化を防
ぐ。上記Ｓｉ３Ｎ４層と上記多結晶シリコン層の−」１
３とが食刻され、最終的多結晶ンリコン層が上記ＤＥＩ
Ｓ上に付着される。その最終的多結晶７９７７層が、第
２層の相互接続体及びゲート電極を形成するために用い
られる。
上記多結晶シリコン層−１−に句着される。１−記Ｓ
＋ ３ Ｎ ４７釦よ、後にＤＥＩＳ及び浮遊ゲートが
表面安定化されろ処理工程中に、該ＤＥ■Ｓの酸化を防
ぐ。上記Ｓｉ３Ｎ４層と上記多結晶シリコン層の−」１
３とが食刻され、最終的多結晶ンリコン層が上記ＤＥＩ
Ｓ上に付着される。その最終的多結晶７９７７層が、第
２層の相互接続体及びゲート電極を形成するために用い
られる。
第１図は、多結晶シリコン・グー）ＦＥＴを示す縦断面
図である。その構造体は、埋設酸化物領域の形成、ゲー
トの酸化、及び多結晶シリコン・ゲートの付着によって
形成されろ。第１図の構造体を形成するために用いられ
た処理工程を以下に示−１−８ 初めに、Ｐ−型シリコン基板２が、水蒸気及び酸素中で
、略４０ｎｍの厚さ迄酸化され、る。ウェハが、周知の
化学的気相付着（ＣＶＤ）技術な用いて、ＩＤＤｎｍの
Ｓ ｉ ３ Ｎ４層で被覆される。
図である。その構造体は、埋設酸化物領域の形成、ゲー
トの酸化、及び多結晶シリコン・ゲートの付着によって
形成されろ。第１図の構造体を形成するために用いられ
た処理工程を以下に示−１−８ 初めに、Ｐ−型シリコン基板２が、水蒸気及び酸素中で
、略４０ｎｍの厚さ迄酸化され、る。ウェハが、周知の
化学的気相付着（ＣＶＤ）技術な用いて、ＩＤＤｎｍの
Ｓ ｉ ３ Ｎ４層で被覆される。
フォトレジストが上記Ｓ ｉ ３層４層上に被段され、
厚い埋設（フィールド）酸化物領域４の形成されるべき
領域上のＳｉ３Ｎ４層が露出さｈる様にパターン化され
、露出されたＳｉ３Ｎ４層が高周波プラズマＶこより食
刻される。−上記領域における４０ｎｍの酸化物層を経
て硼素がイオン注入されそしてフォトレジストが剥離さ
れた後、ウエノ・が−に記領域に於て水蒸気及び酸素中
で６５０ｎｍθ′）厚さ迄熱酸化されろ。それから、残
りの８１３Ｎ４層が１８０℃のＨ３Ｐ Ｏ４／ Ｈ２Ｓ
０４にＪニリマスクを用いずに食刻さ→ｔて除去され
る。次に、４Ｑｎｍの酸化物１層が緩衝さｈたＨＦ中で
除去され、第１ゲート酸化物６及び６′が４５ｎｍの厚
さ迄成長されろ。領域１０及０・１２に形成されるべき
ＦＩＣＴのためθ）所望の閾値電圧を得ろために、硼素
がマスクを用いずに注入される。カンプリング拡散領域
８が、フォトレジスト・マスクを用いてゲ−ｌ−酸化物
６を経て注入されろ。それから、第１多結晶シリコン層
１４が、ＣＶＤを用いて４００ｎｍの厚さ迄伺着されろ
。その多結晶／リコン層は、４１着されろときに、隣で
１・−フ゛さ）ｔろことか好ましい。」ソ、ｌ−述べた
技術は、シリコン基板−にに第１多結晶／リコン層を伺
着１−るために用いもｊ−ｉる、周知の従来技術の１つ
であり、他の方法も用いら」′シろこと（尤勿論であ２
）。
厚い埋設（フィールド）酸化物領域４の形成されるべき
領域上のＳｉ３Ｎ４層が露出さｈる様にパターン化され
、露出されたＳｉ３Ｎ４層が高周波プラズマＶこより食
刻される。−上記領域における４０ｎｍの酸化物層を経
て硼素がイオン注入されそしてフォトレジストが剥離さ
れた後、ウエノ・が−に記領域に於て水蒸気及び酸素中
で６５０ｎｍθ′）厚さ迄熱酸化されろ。それから、残
りの８１３Ｎ４層が１８０℃のＨ３Ｐ Ｏ４／ Ｈ２Ｓ
０４にＪニリマスクを用いずに食刻さ→ｔて除去され
る。次に、４Ｑｎｍの酸化物１層が緩衝さｈたＨＦ中で
除去され、第１ゲート酸化物６及び６′が４５ｎｍの厚
さ迄成長されろ。領域１０及０・１２に形成されるべき
ＦＩＣＴのためθ）所望の閾値電圧を得ろために、硼素
がマスクを用いずに注入される。カンプリング拡散領域
８が、フォトレジスト・マスクを用いてゲ−ｌ−酸化物
６を経て注入されろ。それから、第１多結晶シリコン層
１４が、ＣＶＤを用いて４００ｎｍの厚さ迄伺着されろ
。その多結晶／リコン層は、４１着されろときに、隣で
１・−フ゛さ）ｔろことか好ましい。」ソ、ｌ−述べた
技術は、シリコン基板−にに第１多結晶／リコン層を伺
着１−るために用いもｊ−ｉる、周知の従来技術の１つ
であり、他の方法も用いら」′シろこと（尤勿論であ２
）。
次に、第１図の構造体が本発明の方法に従って処理され
る。後の熱処理工作中に粒度が安定である様に多結晶７
９３７層１４を部分的に再結晶化するために、第１図の
構造体が窒素（Ｎ２）の如き不活性雰囲気中に於て１０
［］口°Ｃでアニールされる。その場で化学的に気相伺
着されて、第２図（て示されている如く、２０ｎｍのシ
リコンを碧富に含む酸化物（ＳＲＯ）の層１６．１５ｎ
ｍのＳ ＋ ０２層１Ｂ、及び２０ｎｍＯ８ＲＯ層２０
がイマ］着されろ。それらのＳＲＯ層及びＳ ｉ ０２
層の伺着１では、低圧ＣＶＤ反応炉が用いられることが
好ましい。低圧ＣＶＤ反応炉中でのＳＲＯ層１６及び２
０のための好ましい条件として、毎分１．５ｃｃの１０
０％シラン（Ｓ ｉ Ｈ４）及び毎分１６５ｃｃの亜酸
化窒素（Ｎ２０）の流量、７５００Ｇの温度、並びに６
５０ミリトルの圧力が用いら牙する。それらの層の屈折
率は略１８である。５層０２層１Ｂは、毎分１５ ｃ
ｃｌ１７）Ｓ ｉＨ４及び毎分７３０ｃｃのＮ ２０の
流量、７５０ミリトルの圧力、並びＶＣ７２５℃の温度
を用いて句着される。。
る。後の熱処理工作中に粒度が安定である様に多結晶７
９３７層１４を部分的に再結晶化するために、第１図の
構造体が窒素（Ｎ２）の如き不活性雰囲気中に於て１０
［］口°Ｃでアニールされる。その場で化学的に気相伺
着されて、第２図（て示されている如く、２０ｎｍのシ
リコンを碧富に含む酸化物（ＳＲＯ）の層１６．１５ｎ
ｍのＳ ＋ ０２層１Ｂ、及び２０ｎｍＯ８ＲＯ層２０
がイマ］着されろ。それらのＳＲＯ層及びＳ ｉ ０２
層の伺着１では、低圧ＣＶＤ反応炉が用いられることが
好ましい。低圧ＣＶＤ反応炉中でのＳＲＯ層１６及び２
０のための好ましい条件として、毎分１．５ｃｃの１０
０％シラン（Ｓ ｉ Ｈ４）及び毎分１６５ｃｃの亜酸
化窒素（Ｎ２０）の流量、７５００Ｇの温度、並びに６
５０ミリトルの圧力が用いら牙する。それらの層の屈折
率は略１８である。５層０２層１Ｂは、毎分１５ ｃ
ｃｌ１７）Ｓ ｉＨ４及び毎分７３０ｃｃのＮ ２０の
流量、７５０ミリトルの圧力、並びＶＣ７２５℃の温度
を用いて句着される。。
次に、薄い第２多結晶シリコン層２２が、ＣＶＤ反応炉
中で、略５０ｎｍの厚さ迄伺着さ）ｔろ。
中で、略５０ｎｍの厚さ迄伺着さ）ｔろ。
この層はドープされない。
それから、３０ｎｍのＳ ｌ ３ Ｎ ４層２４が、プ
ラズマを用いたＣＶＤ反応炉中で付着されろ。
ラズマを用いたＣＶＤ反応炉中で付着されろ。
次に、第２図の構造体即ちウエノ・か、第３図に示され
ている如く、フォトレジスト２６を用いてパターン化さ
れる。露出されたウニ・へが、米国５ｃｉｅｎｔｉｆｉ
ｃ Ｇａｓ Ｐｒｏｄｕｃｔｓ製のＣＦ４」−０２
混合物であるＤＥ−＝１００（商品名）を用℃・たプラ
ズマ食刻により食刻されろ。上記混合物により、５ｉ６
Ｎ４層２４が毎分７０ｎｍで食刻さされて８１３Ｎ４領
域２４′が形成され、ドープされて℃・ない多結晶シリ
コン層２２が毎分８０ｎｒｎで食刻されて多結晶ンリコ
ン領域２２′が形成され、ＳＲＯ層２０が毎分１ｎｍで
食刻されてＳＲＯ領域２０′が形成され、該ＳＲＯ層２
０はプラズマ食刻条件に於て食刻スｌ−ツブ層（食刻速
度が比較的遅い層）として働く。それから、ＳＲＯ層２
０及び１６並びに８１０２層１８が、２０対１に希釈さ
Ａ′シた緩衝されたＨ Ｆ中で食刻されてＳＲＯ領域２
０′及び１６′並びにＳ ＋ ０２領域１８′が形成さ
れ、このとき多結晶シ“リコノ層１４は食刻ストップ層
として働く。第６図に示されている如く、ＳＲＯ領域１
６′及び２０′と同一に限定された多結晶／リコン領域
、１４′を形成することが望ましい場合には、この時点
で、多結晶シリコン層１４がＤＥ−１００を用いたプラ
ズマ食刻により食刻されろ。
ている如く、フォトレジスト２６を用いてパターン化さ
れる。露出されたウニ・へが、米国５ｃｉｅｎｔｉｆｉ
ｃ Ｇａｓ Ｐｒｏｄｕｃｔｓ製のＣＦ４」−０２
混合物であるＤＥ−＝１００（商品名）を用℃・たプラ
ズマ食刻により食刻されろ。上記混合物により、５ｉ６
Ｎ４層２４が毎分７０ｎｍで食刻さされて８１３Ｎ４領
域２４′が形成され、ドープされて℃・ない多結晶シリ
コン層２２が毎分８０ｎｒｎで食刻されて多結晶ンリコ
ン領域２２′が形成され、ＳＲＯ層２０が毎分１ｎｍで
食刻されてＳＲＯ領域２０′が形成され、該ＳＲＯ層２
０はプラズマ食刻条件に於て食刻スｌ−ツブ層（食刻速
度が比較的遅い層）として働く。それから、ＳＲＯ層２
０及び１６並びに８１０２層１８が、２０対１に希釈さ
Ａ′シた緩衝されたＨ Ｆ中で食刻されてＳＲＯ領域２
０′及び１６′並びにＳ ＋ ０２領域１８′が形成さ
れ、このとき多結晶シ“リコノ層１４は食刻ストップ層
として働く。第６図に示されている如く、ＳＲＯ領域１
６′及び２０′と同一に限定された多結晶／リコン領域
、１４′を形成することが望ましい場合には、この時点
で、多結晶シリコン層１４がＤＥ−１００を用いたプラ
ズマ食刻により食刻されろ。
本発明の好実施例に於ては、多結晶シリコン層１４ばＳ
ＲＯ領域１６′及び２０′と異なるパターンが与えられ
る。そのためには、フォトレジスト２６が剥離され、ウ
ェハがＮ２中に於て８０［］℃でアニールされろ。この
アニーリングは、プラズマ伺着されたＳ１６Ｎ４領域２
４′を濃密化して、後の酸化工程中の該領域２４′の表
面に於けるオキシ窒化物の形成を最小限にする。Ｓ ｉ
３ Ｎ４領域２４’ ８１、限定されるべき第１多結
晶シリコン領域を表面安定化するために用いられろ熱酸
化工程中にＳＲＯ領域の酸化を防ぐために設けられてい
る。
ＲＯ領域１６′及び２０′と異なるパターンが与えられ
る。そのためには、フォトレジスト２６が剥離され、ウ
ェハがＮ２中に於て８０［］℃でアニールされろ。この
アニーリングは、プラズマ伺着されたＳ１６Ｎ４領域２
４′を濃密化して、後の酸化工程中の該領域２４′の表
面に於けるオキシ窒化物の形成を最小限にする。Ｓ ｉ
３ Ｎ４領域２４’ ８１、限定されるべき第１多結
晶シリコン領域を表面安定化するために用いられろ熱酸
化工程中にＳＲＯ領域の酸化を防ぐために設けられてい
る。
次に、第４図に於て、ウニ・・がフオ）・レジスト２８
を用いてパターン化される。フ第１・レジスト２８は、
既に限定されて℃・る領域１６′、１８′、２０′、２
２′及び２４′を保護する。フォトレジスト２８は又、
多結晶シリコン領域即ち多結晶／リコン浮遊ゲート電極
１４″を限定する。フォトレジスト２８は更に、Ｄ Ｅ
１００を用いたプラズマ食刻中に他のゲート電極及
び多結晶ンリコン相互接続体を保護１−ろ。
を用いてパターン化される。フ第１・レジスト２８は、
既に限定されて℃・る領域１６′、１８′、２０′、２
２′及び２４′を保護する。フォトレジスト２８は又、
多結晶シリコン領域即ち多結晶／リコン浮遊ゲート電極
１４″を限定する。フォトレジスト２８は更に、Ｄ Ｅ
１００を用いたプラズマ食刻中に他のゲート電極及
び多結晶ンリコン相互接続体を保護１−ろ。
次に、第５図に於て、露出されたゲート酸化物６′が緩
衝されたＩ−Ｉ Ｆを用いてシリコン表面迄食刻され、
フォトレジスト２８が剥離されて、ウェハが水蒸気及び
酸素の雰囲気中に於て８００℃で熱酸化される。
衝されたＩ−Ｉ Ｆを用いてシリコン表面迄食刻され、
フォトレジスト２８が剥離されて、ウェハが水蒸気及び
酸素の雰囲気中に於て８００℃で熱酸化される。
ゲート酸化物６′は４ Ｓ ｎｍ迄再成長される力板フ
ィールド酸化物領域４は少１．シか成長せず、多結晶シ
リコン領域１４″は約２００ｎｍ迄より早い速度で酸化
する。多結晶ンリコン領域２２′は、露出されている側
暗に於て、同量だけ酸化する。ＳＲＯ領域１６′及び２
０′の露出されている側壁も５１０２に酸化し、従って
多結晶ンリコン浮遊ゲート電極１４“が完全に絶縁され
ろ。
ィールド酸化物領域４は少１．シか成長せず、多結晶シ
リコン領域１４″は約２００ｎｍ迄より早い速度で酸化
する。多結晶ンリコン領域２２′は、露出されている側
暗に於て、同量だけ酸化する。ＳＲＯ領域１６′及び２
０′の露出されている側壁も５１０２に酸化し、従って
多結晶ンリコン浮遊ゲート電極１４“が完全に絶縁され
ろ。
それから、８１３Ｎ４領域２４′と多結晶シリコン領域
２２′の一部とが、ＤＥ２−１０口２用いたプシズマ伴
刻ｊ・−１，〔つ食刻されろ１、そθ−〕食刻剤は、窒
１ヒシリコン及び多結晶シリコンよりもずっと遅い速度
て、露出され、ているＳ・１０２領域を食刻するので、
マスクは不要である。それから、ウェハ上に第６多結晶
シリコン層３１が付着される。第６多結晶シリコン層６
１は、第２層の相互接続体及びゲート電極を形成するた
めに用いられろ。フォトレジストがパターン化されて、
多結晶シリコン領域即ちプログラム／消去ゲート電極３
２及び多結晶シリコン領域即ちグーｌ−電極６４が高周
波プラズマ中でＤＥ−１００を用いた食刻１ｃより形成
される。露出された多結晶シリコン層３１が食刻される
とき、電極ろ２により覆われていない、多結晶シリコン
領域２２′の残りの部分が除去されて、多結晶シリコン
領域２２″が残される。
２２′の一部とが、ＤＥ２−１０口２用いたプシズマ伴
刻ｊ・−１，〔つ食刻されろ１、そθ−〕食刻剤は、窒
１ヒシリコン及び多結晶シリコンよりもずっと遅い速度
て、露出され、ているＳ・１０２領域を食刻するので、
マスクは不要である。それから、ウェハ上に第６多結晶
シリコン層３１が付着される。第６多結晶シリコン層６
１は、第２層の相互接続体及びゲート電極を形成するた
めに用いられろ。フォトレジストがパターン化されて、
多結晶シリコン領域即ちプログラム／消去ゲート電極３
２及び多結晶シリコン領域即ちグーｌ−電極６４が高周
波プラズマ中でＤＥ−１００を用いた食刻１ｃより形成
される。露出された多結晶シリコン層３１が食刻される
とき、電極ろ２により覆われていない、多結晶シリコン
領域２２′の残りの部分が除去されて、多結晶シリコン
領域２２″が残される。
フォトレジストカ除去された後、厚いフィールド酸化物
領域４並びに多結晶シリコン領域１４″及び３４をマス
クとして用いて砒素を注入１−ろことにより、ソース／
ドレイン領域３６及び６８が形成される。
領域４並びに多結晶シリコン領域１４″及び３４をマス
クとして用いて砒素を注入１−ろことにより、ソース／
ドレイン領域３６及び６８が形成される。
第６図に於て、ソース／ドレイン領域は、それらの最終
的な接合の深さが５００ｎｍになる迄、水蒸気及び／若
しくは酸素中に於て１ｏｏｏ’ｃでドライブされ、それ
とともにそれらのソース／ドレイン領域トに２００ｎｍ
のＳ ｉ Ｏ２が成長され、多結晶シリコン領域−ヒ及
びそれらの側壁上にも６００ｎｍの５１０２が成長され
ろ。多結晶シリコン・ゲート電極ろ２により覆われてい
ないＳＲＯ領域１６′、Ｓ ＋ ０２領域１８′及びＳ
ＲＯ領域２０’も酸化されて、第６図に示されている如
く、ＳＲＯ領域１６″、５１０２領域１８″及びＳＲＯ
領域２０″より成る構造体が形成される。そ泊、がら、
ソース／トレイン領域及び多結晶シリコン・ゲート電極
に電気接点を形成するために、酸化物中に開孔（図示せ
ず）が食刻により形成さ、ｈる。金属パターン（図示せ
ず）が適当に限定さ牙１．て、構造体が完成される。第
７図は上記処理工程だより形成された浮遊ゲート構造体
を示１″」−面図である。
的な接合の深さが５００ｎｍになる迄、水蒸気及び／若
しくは酸素中に於て１ｏｏｏ’ｃでドライブされ、それ
とともにそれらのソース／ドレイン領域トに２００ｎｍ
のＳ ｉ Ｏ２が成長され、多結晶シリコン領域−ヒ及
びそれらの側壁上にも６００ｎｍの５１０２が成長され
ろ。多結晶シリコン・ゲート電極ろ２により覆われてい
ないＳＲＯ領域１６′、Ｓ ＋ ０２領域１８′及びＳ
ＲＯ領域２０’も酸化されて、第６図に示されている如
く、ＳＲＯ領域１６″、５１０２領域１８″及びＳＲＯ
領域２０″より成る構造体が形成される。そ泊、がら、
ソース／トレイン領域及び多結晶シリコン・ゲート電極
に電気接点を形成するために、酸化物中に開孔（図示せ
ず）が食刻により形成さ、ｈる。金属パターン（図示せ
ず）が適当に限定さ牙１．て、構造体が完成される。第
７図は上記処理工程だより形成された浮遊ゲート構造体
を示１″」−面図である。
第７図に於て、浮遊ゲート・チャンネル領域６６、ワー
ド線４０、ビット線のプログラム・ノード４２、及びビ
ット線の読取ノード４４も示されて℃・ろ。
ド線４０、ビット線のプログラム・ノード４２、及びビ
ット線の読取ノード４４も示されて℃・ろ。
第１図乃至第６図は本発明の方法の各段階に於けるＥ
ＰＲＯＭを示している一連の縦断面図、第７図はＥ
” Ｆ ＲＯＭの単一のセルを示す上面図である。 ２・・・・Ｐ−型ンリコン基板、４・・・・埋設（フィ
ールド）酸化物領域、６．６′・・・・ゲート酸化物、
８・・・カップリング拡散領域、１ｏ、１２・山領域、
１４・・・・第１多結晶シリコン層、１４′・・・・多
結晶シリコン領域、１４″・・・・多結晶シリコン領域
（浮遊ゲート電極）、１６．２ｏ・・・・シリコンを豊
富に含む酸化物の層（ＳＲＯ層）、１６′、１６″、２
Ｄ’、２０″・・・・ＳＲＯ領域、１８−−− Ｓ
ｉ ０２層、１８′、１８″・・・・Ｓｉｏ２領域、２
２・両温２多結晶ンリコン層、２２′、２２″・両名結
晶シリコン領域、２４ ＝−８ｌ６Ｎ４層、２４′・−
８ｉ３Ｎ４領域、２６．２８・・・・フォトレジスト、
６１・・・・第３多結晶シリコン層、３２・山多結晶／
リコン領域（プログラム／消去電極）、ろ６ ゛・・浮
遊ゲート・チャンネル領域、６４・・・・多結晶／リコ
ン領域（ゲート電極）、３６．３８・・・・ソース／ド
レイン領域、４０・・・・ワード練、４２・・・・ピッ
ｌ−Ｎのプログラム・ノード、４４・・・・ピント線の
読月又ノート。 出 １ｉ 人インタープンヨアル・ビジ太ス・７ノーノ
ズーコーポレーシヨン代理人 弁理士 岡 １）次 生 （外１名） ＦＩＧ、 ４ ＦＩＧ、 ２
ＰＲＯＭを示している一連の縦断面図、第７図はＥ
” Ｆ ＲＯＭの単一のセルを示す上面図である。 ２・・・・Ｐ−型ンリコン基板、４・・・・埋設（フィ
ールド）酸化物領域、６．６′・・・・ゲート酸化物、
８・・・カップリング拡散領域、１ｏ、１２・山領域、
１４・・・・第１多結晶シリコン層、１４′・・・・多
結晶シリコン領域、１４″・・・・多結晶シリコン領域
（浮遊ゲート電極）、１６．２ｏ・・・・シリコンを豊
富に含む酸化物の層（ＳＲＯ層）、１６′、１６″、２
Ｄ’、２０″・・・・ＳＲＯ領域、１８−−− Ｓ
ｉ ０２層、１８′、１８″・・・・Ｓｉｏ２領域、２
２・両温２多結晶ンリコン層、２２′、２２″・両名結
晶シリコン領域、２４ ＝−８ｌ６Ｎ４層、２４′・−
８ｉ３Ｎ４領域、２６．２８・・・・フォトレジスト、
６１・・・・第３多結晶シリコン層、３２・山多結晶／
リコン領域（プログラム／消去電極）、ろ６ ゛・・浮
遊ゲート・チャンネル領域、６４・・・・多結晶／リコ
ン領域（ゲート電極）、３６．３８・・・・ソース／ド
レイン領域、４０・・・・ワード練、４２・・・・ピッ
ｌ−Ｎのプログラム・ノード、４４・・・・ピント線の
読月又ノート。 出 １ｉ 人インタープンヨアル・ビジ太ス・７ノーノ
ズーコーポレーシヨン代理人 弁理士 岡 １）次 生 （外１名） ＦＩＧ、 ４ ＦＩＧ、 ２
Claims (1)
- 集積回路基板上の素子配列体に於て、２つの多結晶ノリ
コン層の間に非連続的なシュアル電子注入構造体を形成
するための方法であって、厚い酸化物領域により包囲さ
′ｌｌｔた少くとも１つの薄い酸化物領域を有１−るシ
リコン基板上に第１多結晶シリコン層を付着し、上記第
１多結晶／リコン層上に、７リコ／を豊富に含む酸化物
の第１層と、二酸化シリコン層と、シリコンを魯富に含
む酸化物の第２層と、第２多結晶シリコン層と、非酸化
材わ１※とを順次伺着し、シュアル電子ｚに入構造体の
プロフィルを限定する第１フォトレジスト・マスクを−
に記非酸化材別層」二に設け、上記非酸化材料層及び上
記第２多結晶シリコン層の露出領域を食刻し、上記シュ
アル電子注入構造体の露出領域を食刻し、上記第１フオ
トレジスト・マスクを剥離し、少なくとも１つの多結晶
シリコン浮遊ゲート電極及び多結晶シリコン相互接続体
を限定する第２フオトレジスト・マスクを一ヒ記非酸化
材料層及び上記第１多結晶シリコン層」−に設け、上記
第１多結晶シリコン層の露出領域を食刻し、上記第２フ
オトレジスト・マスクを剥離し、少くとも１つの上記浮
遊ゲート電極を分離させるために熱酸化を施し、上記非
酸化材料層を除去し、上記第２多結晶シリコン層上に第
６多結晶シリコン層を付着し、上記第６多結晶シリコン
層中に相互接続体及びゲート電極を形成することを含む
、シュアル電子注入構造体の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/481,212 US4458407A (en) | 1983-04-01 | 1983-04-01 | Process for fabricating semi-conductive oxide between two poly silicon gate electrodes |
| US481212 | 1983-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186375A true JPS59186375A (ja) | 1984-10-23 |
| JPH0259633B2 JPH0259633B2 (ja) | 1990-12-13 |
Family
ID=23911080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224567A Granted JPS59186375A (ja) | 1983-04-01 | 1983-11-30 | ジユアル電子注入構造体の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4458407A (ja) |
| EP (1) | EP0123726B1 (ja) |
| JP (1) | JPS59186375A (ja) |
| DE (1) | DE3379132D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS61127159A (ja) * | 1984-11-26 | 1986-06-14 | Nippon Texas Instr Kk | スタテイツク形記憶素子 |
| US4656729A (en) * | 1985-03-25 | 1987-04-14 | International Business Machines Corp. | Dual electron injection structure and process with self-limiting oxidation barrier |
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