JP2003163289A - 半導体メモリの製造方法、及び該半導体メモリを含む半導体装置の製造方法 - Google Patents
半導体メモリの製造方法、及び該半導体メモリを含む半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＯＮＯ膜に残渣やダメージが発生しない、Ｍ
ＯＮＯＳ型半導体メモリの製造方法を提供する。 【解決手段】 ＭＯＮＯＳ構造を有する半導体メモリの
製造方法において、半導体基板を準備する工程と、半導
体基板上に、第１酸化シリコン膜、窒化シリコン膜、及
び第２酸化シリコン膜からなるＯＮＯ膜を堆積させるＯ
ＮＯ膜形成工程と、ＯＮＯ膜形成工程に続いて、ＯＮＯ
膜上に第１導電層を形成する工程と、第１導電層上にレ
ジストマスクを形成する工程と、少なくとも、第１導電
層、第２酸化シリコン膜、窒化シリコン膜をエッチング
して溝部を形成するエッチング工程と、溝部の底部の半
導体基板にイオンを注入して、ビット線とする工程と、
半導体基板上に絶縁膜を堆積し、ＣＭＰ法で絶縁膜の膜
厚を減じて溝部内に絶縁膜を残す工程と、第１導電層と
絶縁膜との上に第２導電層を堆積して、ワード線とする
工程とを含む。
ＯＮＯＳ型半導体メモリの製造方法を提供する。 【解決手段】 ＭＯＮＯＳ構造を有する半導体メモリの
製造方法において、半導体基板を準備する工程と、半導
体基板上に、第１酸化シリコン膜、窒化シリコン膜、及
び第２酸化シリコン膜からなるＯＮＯ膜を堆積させるＯ
ＮＯ膜形成工程と、ＯＮＯ膜形成工程に続いて、ＯＮＯ
膜上に第１導電層を形成する工程と、第１導電層上にレ
ジストマスクを形成する工程と、少なくとも、第１導電
層、第２酸化シリコン膜、窒化シリコン膜をエッチング
して溝部を形成するエッチング工程と、溝部の底部の半
導体基板にイオンを注入して、ビット線とする工程と、
半導体基板上に絶縁膜を堆積し、ＣＭＰ法で絶縁膜の膜
厚を減じて溝部内に絶縁膜を残す工程と、第１導電層と
絶縁膜との上に第２導電層を堆積して、ワード線とする
工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リの製造方法に関し、特に、ＭＯＮＯＳ型半導体メモリ
の製造方法に関する。
リの製造方法に関し、特に、ＭＯＮＯＳ型半導体メモリ
の製造方法に関する。
【０００２】
【従来の技術】図４１は、全体が６００で表される、米
国特許5,966,603号公報に記載されたＭＯＮＯＳ型半導
体メモリの一つのセルの断面図である。また、図４２〜
図４５は、半導体メモリ６００の製造工程の断面図であ
る。半導体メモリ６００の製造工程は、以下の工程１〜
４を含む。
国特許5,966,603号公報に記載されたＭＯＮＯＳ型半導
体メモリの一つのセルの断面図である。また、図４２〜
図４５は、半導体メモリ６００の製造工程の断面図であ
る。半導体メモリ６００の製造工程は、以下の工程１〜
４を含む。
【０００３】工程１：図４２に示すように、シリコン基
板６０１を準備する。続いて、シリコン基板６０１上
に、酸化シリコン膜６０２、窒化シリコン膜６０３、酸
化シリコン膜６０４からなるＯＮＯ膜（Oxide/Nitride/
Oxide膜）６０５をＣＶＤ法で堆積させる。それぞれの
膜厚は、１５ｎｍ以下である。 工程２：図４３に示すように、ＯＮＯ膜６０５の上に、
将来トランジスタが形成される領域を覆うように、レジ
ストマスク６０６を形成する。続いて、レジストマスク
６０６をエッチングマスクに用いて酸化シリコン膜６０
４、窒化シリコン６０３をエッチングする。この時、酸
化シリコン膜６０２の一部もオーバーエッチングされ
る。 工程３：図４４に示すように、レジストマスク６０６を
注入マスクに用いてリン等のｎ型イオン６０７を注入す
る。これにより、シリコン基板６０１に拡散ビット線
（ＢＬ）６０８、６０９を形成する。 工程４：図４５に示すように、レジストマスク６０６を
ドライエッチングで除去した後、ＬＯＣＯＳ法を用い
て、拡散ビット線６０８、６０９の表面のシリコン基板
６０１を熱酸化し、ＬＯＣＯＳ分離６１０を形成する。
最後に、多結晶シリコンを堆積し、加工することにより
ワード線（ＷＬ）６１１を形成する。
板６０１を準備する。続いて、シリコン基板６０１上
に、酸化シリコン膜６０２、窒化シリコン膜６０３、酸
化シリコン膜６０４からなるＯＮＯ膜（Oxide/Nitride/
Oxide膜）６０５をＣＶＤ法で堆積させる。それぞれの
膜厚は、１５ｎｍ以下である。 工程２：図４３に示すように、ＯＮＯ膜６０５の上に、
将来トランジスタが形成される領域を覆うように、レジ
ストマスク６０６を形成する。続いて、レジストマスク
６０６をエッチングマスクに用いて酸化シリコン膜６０
４、窒化シリコン６０３をエッチングする。この時、酸
化シリコン膜６０２の一部もオーバーエッチングされ
る。 工程３：図４４に示すように、レジストマスク６０６を
注入マスクに用いてリン等のｎ型イオン６０７を注入す
る。これにより、シリコン基板６０１に拡散ビット線
（ＢＬ）６０８、６０９を形成する。 工程４：図４５に示すように、レジストマスク６０６を
ドライエッチングで除去した後、ＬＯＣＯＳ法を用い
て、拡散ビット線６０８、６０９の表面のシリコン基板
６０１を熱酸化し、ＬＯＣＯＳ分離６１０を形成する。
最後に、多結晶シリコンを堆積し、加工することにより
ワード線（ＷＬ）６１１を形成する。
【０００４】以上の工程で、図４１に示すＭＯＮＯＳ型
半導体メモリ６００が完成する。半導体メモリ６００で
は、領域６１２、６１３の２箇所の窒化シリコン膜６０
３中に電子が注入され保持される。即ち、半導体メモリ
６００の書き込みは、領域６１２、６１３の２箇所に対
して行われることとなる（２ｂｉｔ）。図４６は、書き
込み工程の一例であり、ビット線６０８に０Ｖ、ビット
線６０９に５．５Ｖ、更にワード線６１１に１１Ｖの電
圧を印加する。この結果、ビット線６０８からビット線
６０９に電子６１４が移動し、領域６１３近傍でホット
エレクトロンとなった電子が、ワード線６１１により引
き寄せられ、領域６１３の窒化シリコン膜６０３中に移
動し、蓄電される。
半導体メモリ６００が完成する。半導体メモリ６００で
は、領域６１２、６１３の２箇所の窒化シリコン膜６０
３中に電子が注入され保持される。即ち、半導体メモリ
６００の書き込みは、領域６１２、６１３の２箇所に対
して行われることとなる（２ｂｉｔ）。図４６は、書き
込み工程の一例であり、ビット線６０８に０Ｖ、ビット
線６０９に５．５Ｖ、更にワード線６１１に１１Ｖの電
圧を印加する。この結果、ビット線６０８からビット線
６０９に電子６１４が移動し、領域６１３近傍でホット
エレクトロンとなった電子が、ワード線６１１により引
き寄せられ、領域６１３の窒化シリコン膜６０３中に移
動し、蓄電される。
【０００５】
【発明が解決しようとする課題】しかし、上記製造工程
では、ＯＮＯ膜６０５の上に直接レジストマスク６０６
を形成、除去するため、レジストマスク６０６の除去後
にレジスト材料の残渣がＯＮＯ膜６０５上に残り、半導
体メモリ６００の信頼性低下の原因となっていた。ま
た、レジストマスク６０６はドライエッチングで除去さ
れるため、ＯＮＯ膜６０５にエッチングダメージが入
り、半導体メモリ６００の動作の不具合を引き起こして
いた。また、ＯＮＯ膜６０５は、トランジスタのゲート
酸化膜となるが、ＬＯＣＯＳ工程前に行う前処理工程に
おいて、酸化シリコン膜６０４の表面がエッチングされ
るため、ゲート酸化膜の膜厚制御が困難であった。ま
た、ＬＯＣＯＳ分離を用いた場合、バーズビークにより
窒化シリコン膜６０３のエッジ部が応力を受け、窒化シ
リコン膜６０３中に欠陥が発生した。ＭＯＮＯＳ型半導
体メモリ６００では、かかるエッジ部に書き込みを行う
ため、欠陥の悪影響を受けていた。更に、ビット線６０
８、６０９のイオン注入を行った後に膜厚の厚いＬＯＣ
ＯＳ分離を形成するため、ビット線６０８、６０９がバ
ーズビークの下方に広がった構造となっていた。
では、ＯＮＯ膜６０５の上に直接レジストマスク６０６
を形成、除去するため、レジストマスク６０６の除去後
にレジスト材料の残渣がＯＮＯ膜６０５上に残り、半導
体メモリ６００の信頼性低下の原因となっていた。ま
た、レジストマスク６０６はドライエッチングで除去さ
れるため、ＯＮＯ膜６０５にエッチングダメージが入
り、半導体メモリ６００の動作の不具合を引き起こして
いた。また、ＯＮＯ膜６０５は、トランジスタのゲート
酸化膜となるが、ＬＯＣＯＳ工程前に行う前処理工程に
おいて、酸化シリコン膜６０４の表面がエッチングされ
るため、ゲート酸化膜の膜厚制御が困難であった。ま
た、ＬＯＣＯＳ分離を用いた場合、バーズビークにより
窒化シリコン膜６０３のエッジ部が応力を受け、窒化シ
リコン膜６０３中に欠陥が発生した。ＭＯＮＯＳ型半導
体メモリ６００では、かかるエッジ部に書き込みを行う
ため、欠陥の悪影響を受けていた。更に、ビット線６０
８、６０９のイオン注入を行った後に膜厚の厚いＬＯＣ
ＯＳ分離を形成するため、ビット線６０８、６０９がバ
ーズビークの下方に広がった構造となっていた。
【０００６】そこで、本発明は、ＯＮＯ膜６０５に残渣
やダメージが発生せず、ＯＮＯ膜６０５の膜厚の制御性
が高いＭＯＮＯＳ型半導体メモリ６００の製造方法の提
供を目的とする。また、ＬＯＣＯＳ分離を用いることに
よる半導体メモリ６００の性能の低下を防止した製造方
法の提供を目的とする。
やダメージが発生せず、ＯＮＯ膜６０５の膜厚の制御性
が高いＭＯＮＯＳ型半導体メモリ６００の製造方法の提
供を目的とする。また、ＬＯＣＯＳ分離を用いることに
よる半導体メモリ６００の性能の低下を防止した製造方
法の提供を目的とする。
【０００７】
【課題を解決するための手段】本発明は、ＭＯＮＯＳ構
造を有する半導体メモリの製造方法であって、半導体基
板を準備する工程と、該半導体基板上に、第１酸化シリ
コン膜、窒化シリコン膜、及び第２酸化シリコン膜から
なるＯＮＯ膜を堆積させるＯＮＯ膜形成工程と、該ＯＮ
Ｏ膜形成工程に続いて、該ＯＮＯ膜上に第１導電層を形
成する工程と、該第１導電層上にレジストマスクを形成
する工程と、少なくとも、該第１導電層、該第２酸化シ
リコン膜、該窒化シリコン膜をエッチングして溝部を形
成するエッチング工程と、該溝部の底部の該半導体基板
にイオンを注入して、ビット線とする工程と、該半導体
基板上に絶縁膜を堆積し、ＣＭＰ法で該絶縁膜の膜厚を
減じて該溝部内に該絶縁膜を残す工程と、該第１導電層
と該絶縁膜との上に第２導電層を堆積して、ワード線と
する工程とを含むことを特徴とする半導体メモリの製造
方法である。かかる製造方法では、電荷蓄積層（窒化シ
リコン膜）を含むＯＮＯ膜を形成した後に、続いて導電
層を形成するために、従来のように、ＯＮＯ膜に直接フ
ォトレジスト層が接触しない。このため、フォトレジス
ト層の残渣によるＯＮＯ膜の汚染が防止できる。また、
フォトレジスト層の除去時に、ＯＮＯ膜に対してプラズ
マが照射されないため、ＯＮＯ膜がダメージを受けな
い。また、ＬＯＣＯＳ分離を用いないため、バーズビー
クに起因してＯＮＯ膜の窒化シリコン膜中に発生する欠
陥を防止できるとともに、半導体メモリの小型化も可能
となる。
造を有する半導体メモリの製造方法であって、半導体基
板を準備する工程と、該半導体基板上に、第１酸化シリ
コン膜、窒化シリコン膜、及び第２酸化シリコン膜から
なるＯＮＯ膜を堆積させるＯＮＯ膜形成工程と、該ＯＮ
Ｏ膜形成工程に続いて、該ＯＮＯ膜上に第１導電層を形
成する工程と、該第１導電層上にレジストマスクを形成
する工程と、少なくとも、該第１導電層、該第２酸化シ
リコン膜、該窒化シリコン膜をエッチングして溝部を形
成するエッチング工程と、該溝部の底部の該半導体基板
にイオンを注入して、ビット線とする工程と、該半導体
基板上に絶縁膜を堆積し、ＣＭＰ法で該絶縁膜の膜厚を
減じて該溝部内に該絶縁膜を残す工程と、該第１導電層
と該絶縁膜との上に第２導電層を堆積して、ワード線と
する工程とを含むことを特徴とする半導体メモリの製造
方法である。かかる製造方法では、電荷蓄積層（窒化シ
リコン膜）を含むＯＮＯ膜を形成した後に、続いて導電
層を形成するために、従来のように、ＯＮＯ膜に直接フ
ォトレジスト層が接触しない。このため、フォトレジス
ト層の残渣によるＯＮＯ膜の汚染が防止できる。また、
フォトレジスト層の除去時に、ＯＮＯ膜に対してプラズ
マが照射されないため、ＯＮＯ膜がダメージを受けな
い。また、ＬＯＣＯＳ分離を用いないため、バーズビー
クに起因してＯＮＯ膜の窒化シリコン膜中に発生する欠
陥を防止できるとともに、半導体メモリの小型化も可能
となる。
【０００８】上記エッチング工程は、上記レジストマス
クをエッチングマスクに用いる工程であっても良い。
クをエッチングマスクに用いる工程であっても良い。
【０００９】上記エッチング工程は、上記レジストマス
クを用いてパターニングした上記第１導電層をエッチン
グマスクに用いる工程であっても良い。
クを用いてパターニングした上記第１導電層をエッチン
グマスクに用いる工程であっても良い。
【００１０】上記ワード線は、上記第１導電層と上記第
２導電層からなる。
２導電層からなる。
【００１１】また、本発明は、ＭＯＮＯＳ構造を有する
半導体メモリの製造方法であって、半導体基板を準備す
る工程と、該半導体基板上に、第１酸化シリコン膜、窒
化シリコン膜、及び第２酸化シリコン膜からなるＯＮＯ
膜を堆積させるＯＮＯ膜形成工程と、該ＯＮＯ膜形成工
程に続いて、該ＯＮＯ膜上に第１導電層を形成する第１
導電層形成工程と、該第１導電層上に窒化シリコン層を
形成する工程と、該窒化シリコン層上にレジストマスク
を形成する工程と、少なくとも、該窒化シリコン層、該
第１導電層、該第２酸化シリコン膜、該窒化シリコン膜
をエッチングして溝部を形成するエッチング工程と、該
溝部の底部の該半導体基板にイオンを注入して、ビット
線とする工程と、該半導体基板上に絶縁膜を堆積し、該
窒化シリコン層をストッパ層に用いたＣＭＰ法で該絶縁
膜の膜厚を減じて該溝部内に該絶縁膜を残す工程と、該
窒化シリコン層を除去する工程と、該第１導電層と該絶
縁膜との上に第２導電層を堆積して、ワード線とする工
程とを含むことを特徴とする半導体メモリの製造方法で
もある。かかる製造方法では、更に、ＣＭＰ工程におい
てエッチングストッパ層を用いるため、ＣＭＰ工程で、
ＯＮＯ層の表面はポリッシングされない。このため、Ｏ
ＮＯ膜に与えられるダメージが更に低減できる。また、
ストッパ層を除去した後の、絶縁膜と導電層との間の段
差を小さくできる。
半導体メモリの製造方法であって、半導体基板を準備す
る工程と、該半導体基板上に、第１酸化シリコン膜、窒
化シリコン膜、及び第２酸化シリコン膜からなるＯＮＯ
膜を堆積させるＯＮＯ膜形成工程と、該ＯＮＯ膜形成工
程に続いて、該ＯＮＯ膜上に第１導電層を形成する第１
導電層形成工程と、該第１導電層上に窒化シリコン層を
形成する工程と、該窒化シリコン層上にレジストマスク
を形成する工程と、少なくとも、該窒化シリコン層、該
第１導電層、該第２酸化シリコン膜、該窒化シリコン膜
をエッチングして溝部を形成するエッチング工程と、該
溝部の底部の該半導体基板にイオンを注入して、ビット
線とする工程と、該半導体基板上に絶縁膜を堆積し、該
窒化シリコン層をストッパ層に用いたＣＭＰ法で該絶縁
膜の膜厚を減じて該溝部内に該絶縁膜を残す工程と、該
窒化シリコン層を除去する工程と、該第１導電層と該絶
縁膜との上に第２導電層を堆積して、ワード線とする工
程とを含むことを特徴とする半導体メモリの製造方法で
もある。かかる製造方法では、更に、ＣＭＰ工程におい
てエッチングストッパ層を用いるため、ＣＭＰ工程で、
ＯＮＯ層の表面はポリッシングされない。このため、Ｏ
ＮＯ膜に与えられるダメージが更に低減できる。また、
ストッパ層を除去した後の、絶縁膜と導電層との間の段
差を小さくできる。
【００１２】上記エッチング工程は、上記レジストマス
クをエッチングマスクに用いる工程であっても良い。
クをエッチングマスクに用いる工程であっても良い。
【００１３】上記エッチング工程は、上記レジストマス
クを用いてパターニングした上記窒化シリコン層をエッ
チングマスクに用いる工程であっても良い。
クを用いてパターニングした上記窒化シリコン層をエッ
チングマスクに用いる工程であっても良い。
【００１４】上記ワード線が、上記第１導電層と上記第
２導電層からなり、上記半導体基板から該第１導電層の
上面までの高さが、上記半導体基板から上記溝部内に残
された上記絶縁膜の上面までの高さより小さいものであ
っても良い。
２導電層からなり、上記半導体基板から該第１導電層の
上面までの高さが、上記半導体基板から上記溝部内に残
された上記絶縁膜の上面までの高さより小さいものであ
っても良い。
【００１５】上記第１導電層と上記第２導電層とは、同
一材料から形成されることが好ましい。２つの導電層の
間の剥離を防止できるからである。
一材料から形成されることが好ましい。２つの導電層の
間の剥離を防止できるからである。
【００１６】上記第１導電層と上記第２導電層とは、多
結晶シリコンとアモルファスシリコンから選択される一
の材料からなることが好ましい。
結晶シリコンとアモルファスシリコンから選択される一
の材料からなることが好ましい。
【００１７】また、本発明は、ＭＯＮＯＳ構造を有する
半導体メモリと周辺トランジスタとを含む半導体装置の
製造方法であって、半導体メモリ形成領域と、周辺トラ
ンジスタ形成領域とが規定される半導体基板を準備する
工程と、該半導体基板上に、第１酸化シリコン膜、窒化
シリコン膜、及びシリコン膜を順次、堆積させる工程
と、該シリコン膜上にレジストマスクを形成する工程
と、該周辺トランジスタ形成領域の該シリコン膜、該窒
化シリコン膜、及び該第１酸化シリコン膜をエッチング
するエッチング工程と、該周辺トランジスタ形成領域の
該半導体基板を酸化してゲート酸化膜を形成するととも
に、該シリコン膜を酸化して第２酸化シリコン膜とし、
該第１酸化シリコン膜、該窒化シリコン膜、及び該第２
酸化シリコン膜からなるＯＮＯ膜を形成する酸化工程
と、該酸化工程に続いて、該ゲート酸化膜と該ＯＮＯ膜
との上に導電層を形成する工程とを含むことを特徴とす
る半導体装置の製造方法でもある。かかる製造方法を用
いることにより、ＯＮＯ膜の汚染やダメージを防止しつ
つ、周辺トランジスタの作製が可能となる。なお、かか
る製造方法は、ゲート酸化膜の膜厚の異なる２種類以上
の周辺トランジスタを作製する場合にも適用することが
できる。
半導体メモリと周辺トランジスタとを含む半導体装置の
製造方法であって、半導体メモリ形成領域と、周辺トラ
ンジスタ形成領域とが規定される半導体基板を準備する
工程と、該半導体基板上に、第１酸化シリコン膜、窒化
シリコン膜、及びシリコン膜を順次、堆積させる工程
と、該シリコン膜上にレジストマスクを形成する工程
と、該周辺トランジスタ形成領域の該シリコン膜、該窒
化シリコン膜、及び該第１酸化シリコン膜をエッチング
するエッチング工程と、該周辺トランジスタ形成領域の
該半導体基板を酸化してゲート酸化膜を形成するととも
に、該シリコン膜を酸化して第２酸化シリコン膜とし、
該第１酸化シリコン膜、該窒化シリコン膜、及び該第２
酸化シリコン膜からなるＯＮＯ膜を形成する酸化工程
と、該酸化工程に続いて、該ゲート酸化膜と該ＯＮＯ膜
との上に導電層を形成する工程とを含むことを特徴とす
る半導体装置の製造方法でもある。かかる製造方法を用
いることにより、ＯＮＯ膜の汚染やダメージを防止しつ
つ、周辺トランジスタの作製が可能となる。なお、かか
る製造方法は、ゲート酸化膜の膜厚の異なる２種類以上
の周辺トランジスタを作製する場合にも適用することが
できる。
【００１８】上記エッチング工程は、上記レジストマス
クをエッチングマスクに用いる工程であることが好まし
い。
クをエッチングマスクに用いる工程であることが好まし
い。
【００１９】上記エッチング工程は、上記レジストマス
クを用いてパターニングした上記シリコン膜をエッチン
グマスクに用いる工程であることが好ましい。
クを用いてパターニングした上記シリコン膜をエッチン
グマスクに用いる工程であることが好ましい。
【００２０】上記酸化工程は、熱酸化工程であることが
好ましい。
好ましい。
【００２１】上記シリコン膜は、多結晶シリコン膜から
なることが好ましい。
なることが好ましい。
【００２２】更に、上記導電層の上に窒化シリコン層を
形成する工程を含むものであっても良い。ＣＭＰ工程に
おけるストッパ層として用い、ＯＮＯ層に形成される欠
陥を低減するためである。
形成する工程を含むものであっても良い。ＣＭＰ工程に
おけるストッパ層として用い、ＯＮＯ層に形成される欠
陥を低減するためである。
【００２３】
【発明の実施の形態】実施の形態１．図１は、全体が１
００で表される、本発明の実施の形態１にかかるＭＯＮ
ＯＳ型半導体メモリの断面図である。半導体メモリ１０
０は、例えばシリコンからなる半導体基板１を含む。半
導体基板１上には、酸化シリコン膜２、窒化シリコン膜
３、及び酸化シリコン膜４からなるＯＮＯ膜（Oxide/Ni
tride/Oxide膜）５が設けられている。また、ＯＮＯ膜
５上には、例えば多結晶シリコンからなる導電層６が設
けられている。ＯＮＯ膜５には溝部が設けられ、絶縁分
離領域として、例えば酸化シリコンからなる絶縁膜１２
が埋め込まれている。絶縁膜１２の下方の半導体基板１
には、ビット線１０、１１が形成されている。更に、絶
縁膜１２、導電層６の上には、例えば多結晶シリコンか
らなる導電層１３が設けられている。導電層６及び導電
層１３は、ワード線として機能する。
００で表される、本発明の実施の形態１にかかるＭＯＮ
ＯＳ型半導体メモリの断面図である。半導体メモリ１０
０は、例えばシリコンからなる半導体基板１を含む。半
導体基板１上には、酸化シリコン膜２、窒化シリコン膜
３、及び酸化シリコン膜４からなるＯＮＯ膜（Oxide/Ni
tride/Oxide膜）５が設けられている。また、ＯＮＯ膜
５上には、例えば多結晶シリコンからなる導電層６が設
けられている。ＯＮＯ膜５には溝部が設けられ、絶縁分
離領域として、例えば酸化シリコンからなる絶縁膜１２
が埋め込まれている。絶縁膜１２の下方の半導体基板１
には、ビット線１０、１１が形成されている。更に、絶
縁膜１２、導電層６の上には、例えば多結晶シリコンか
らなる導電層１３が設けられている。導電層６及び導電
層１３は、ワード線として機能する。
【００２４】ＭＯＮＯＳ型半導体メモリ１００の動作原
理は、図４６と同様であり、ビット線、ワード線に所定
の電圧を印加することにより、領域３０の窒化シリコン
膜３に対して、電子の書き込み／読み出しを行う。
理は、図４６と同様であり、ビット線、ワード線に所定
の電圧を印加することにより、領域３０の窒化シリコン
膜３に対して、電子の書き込み／読み出しを行う。
【００２５】次に、図２〜６を用いて、半導体メモリ１
００の製造方法について説明する。かかる製造方法は、
以下の工程１〜６を含み。
００の製造方法について説明する。かかる製造方法は、
以下の工程１〜６を含み。
【００２６】工程１：図２に示すように、例えばｐ型の
シリコンからなるシリコン基板１を準備する。基板中
に、ｐ型のウエル領域を設けても構わない。次に、シリ
コン基板１上に、ＣＶＤ法を用いて、酸化シリコン膜
２、窒化シリコン膜３、及び酸化シリコン膜４を順次形
成する。それぞれの膜厚は、１５ｎｍ以下とする。これ
らの層により、ＯＮＯ膜５が形成される。
シリコンからなるシリコン基板１を準備する。基板中
に、ｐ型のウエル領域を設けても構わない。次に、シリ
コン基板１上に、ＣＶＤ法を用いて、酸化シリコン膜
２、窒化シリコン膜３、及び酸化シリコン膜４を順次形
成する。それぞれの膜厚は、１５ｎｍ以下とする。これ
らの層により、ＯＮＯ膜５が形成される。
【００２７】工程２：図３に示すように、ＯＮＯ膜５の
上に、ＣＶＤ法を用いて、例えば不純物がドープされた
多結晶シリコンからなる導電層６が形成される。この場
合、ＯＮＯ膜５の形成後にＯＮＯ膜５の表面処理は行わ
ずに、導電層６を形成する。導電層６の膜厚は、約１０
ｎｍ〜２００ｎｍ程度であり、後の工程で形成される導
電層１３と同じ材料からなることが好ましい。ここで、
導電層６の膜厚に、酸化シリコン膜４、窒化シリコン膜
３の膜厚が、ビット線とワード線とを分離する絶縁膜１
２の膜厚を規定することとなる。絶縁膜１２の膜厚が、
少なくとも３０ｎｍ必要であることを考慮すると、導電
層６の膜厚は、少なくとも１０ｎｍは必要となる。
上に、ＣＶＤ法を用いて、例えば不純物がドープされた
多結晶シリコンからなる導電層６が形成される。この場
合、ＯＮＯ膜５の形成後にＯＮＯ膜５の表面処理は行わ
ずに、導電層６を形成する。導電層６の膜厚は、約１０
ｎｍ〜２００ｎｍ程度であり、後の工程で形成される導
電層１３と同じ材料からなることが好ましい。ここで、
導電層６の膜厚に、酸化シリコン膜４、窒化シリコン膜
３の膜厚が、ビット線とワード線とを分離する絶縁膜１
２の膜厚を規定することとなる。絶縁膜１２の膜厚が、
少なくとも３０ｎｍ必要であることを考慮すると、導電
層６の膜厚は、少なくとも１０ｎｍは必要となる。
【００２８】工程３：図４に示すように、導電層６上に
フォトレジスト層を堆積させた後、写真製版技術を用い
てレジストマスク７を形成する。続いて、レジストマス
ク７をエッチングマスクに用いて、導電層６、酸化シリ
コン膜４、窒化シリコン膜３のドライエッチングを行
い、溝部８を形成する。かかるドライエッチング工程に
おいて、酸化シリコン膜２がオーバーエッチングされて
も構わない。また、図７に示すように、酸化シリコン膜
３をすべてエッチングして、半導体基板１の表面を露出
させても構わない（以下の実施の形態においても同
じ）。
フォトレジスト層を堆積させた後、写真製版技術を用い
てレジストマスク７を形成する。続いて、レジストマス
ク７をエッチングマスクに用いて、導電層６、酸化シリ
コン膜４、窒化シリコン膜３のドライエッチングを行
い、溝部８を形成する。かかるドライエッチング工程に
おいて、酸化シリコン膜２がオーバーエッチングされて
も構わない。また、図７に示すように、酸化シリコン膜
３をすべてエッチングして、半導体基板１の表面を露出
させても構わない（以下の実施の形態においても同
じ）。
【００２９】工程４：図５に示すように、レジストマス
ク７を注入マスクに用いて、溝部８の底部の半導体基板
１に、ｎ型の不純物の注入を行う。ｎ型不純物として
は、例えば砒素、リン、ホウ素等が用いられる。この結
果、溝部８の底部の半導体基板１に、ビット線１０、１
１が形成される。
ク７を注入マスクに用いて、溝部８の底部の半導体基板
１に、ｎ型の不純物の注入を行う。ｎ型不純物として
は、例えば砒素、リン、ホウ素等が用いられる。この結
果、溝部８の底部の半導体基板１に、ビット線１０、１
１が形成される。
【００３０】工程５：図６に示すように、レジストマス
ク７を除去した後に、例えばＴＥＯＳからなる絶縁膜１
２を全面に形成する。絶縁膜１２は、例えばＣＶＤ法で
形成される。
ク７を除去した後に、例えばＴＥＯＳからなる絶縁膜１
２を全面に形成する。絶縁膜１２は、例えばＣＶＤ法で
形成される。
【００３１】工程６：ＣＭＰ法を用いて、絶縁膜１２の
膜厚を上面から減じて、溝部８内ののみ絶縁膜１２を残
す。続いて、導電層６の表面に形成された自然酸化膜を
フッ酸等で除去した後、例えば不純物がドープされた多
結晶シリコンからなる導電層１３を、ＣＶＤ法で全面に
堆積させる。導電層１３の膜厚は、かかる導電層１３の
加工のし易さを考慮し、２００ｎｍ以下であることが好
ましい。更に、導電層１３をパターニングすることによ
りワード線を形成する。これにより、図１に示す、ＭＯ
ＮＯＳ型半導体メモリ１００が完成する。なお、半導体
メモリ１００では、導電層６と導電層１６から、ワード
線１４が形成される。
膜厚を上面から減じて、溝部８内ののみ絶縁膜１２を残
す。続いて、導電層６の表面に形成された自然酸化膜を
フッ酸等で除去した後、例えば不純物がドープされた多
結晶シリコンからなる導電層１３を、ＣＶＤ法で全面に
堆積させる。導電層１３の膜厚は、かかる導電層１３の
加工のし易さを考慮し、２００ｎｍ以下であることが好
ましい。更に、導電層１３をパターニングすることによ
りワード線を形成する。これにより、図１に示す、ＭＯ
ＮＯＳ型半導体メモリ１００が完成する。なお、半導体
メモリ１００では、導電層６と導電層１６から、ワード
線１４が形成される。
【００３２】なお、工程３〜５では、図４〜６に示す工
程に代えて、図８〜１０に示す工程を用いてもかまわな
い。即ち、図８〜１０に示す工程では、まず、図８に示
すように、レジストマスク７を用いて導電層６のパター
ニングを行った後に、レジストマスク７を除去する。続
いて、図９に示すように、導電層６をエッチングマスク
に用いて酸化シリコン膜４、窒化シリコン膜３をエッチ
ングし、溝部８を形成する。続いて、図１０に示すよう
に、ｎ型イオンの注入を行い、ビット線１０、１１を形
成する。かかる工程は、後述の実施の形態２の製造方法
に適用することも可能である。
程に代えて、図８〜１０に示す工程を用いてもかまわな
い。即ち、図８〜１０に示す工程では、まず、図８に示
すように、レジストマスク７を用いて導電層６のパター
ニングを行った後に、レジストマスク７を除去する。続
いて、図９に示すように、導電層６をエッチングマスク
に用いて酸化シリコン膜４、窒化シリコン膜３をエッチ
ングし、溝部８を形成する。続いて、図１０に示すよう
に、ｎ型イオンの注入を行い、ビット線１０、１１を形
成する。かかる工程は、後述の実施の形態２の製造方法
に適用することも可能である。
【００３３】このように、かかる製造方法では、電荷蓄
積層（窒化シリコン膜）を含むＯＮＯ膜５を形成した後
に、続いて導電層６を形成する。このため、従来の方法
のように、ＯＮＯ膜５に直接フォトレジスト層が接触し
ないため、レジスト残渣によるＯＮＯ膜５の汚染が防止
できる。
積層（窒化シリコン膜）を含むＯＮＯ膜５を形成した後
に、続いて導電層６を形成する。このため、従来の方法
のように、ＯＮＯ膜５に直接フォトレジスト層が接触し
ないため、レジスト残渣によるＯＮＯ膜５の汚染が防止
できる。
【００３４】また、従来のように、フォトレジスト層の
除去時に、ＯＮＯ膜５に対してプラズマが照射されるこ
とがないため、ＯＮＯ膜５がダメージを受けない。
除去時に、ＯＮＯ膜５に対してプラズマが照射されるこ
とがないため、ＯＮＯ膜５がダメージを受けない。
【００３５】また、ＬＯＣＯＳ分離の代わりに、絶縁膜
１２を溝部８に埋め込んで分離構造を形成するため、バ
ーズビークに起因して窒化シリコン膜３中に発生する欠
陥を防止できる。
１２を溝部８に埋め込んで分離構造を形成するため、バ
ーズビークに起因して窒化シリコン膜３中に発生する欠
陥を防止できる。
【００３６】また、絶縁膜１２の下方へのビット線１
０、１１の広がりを防止し、半導体メモリ１００の小型
化が可能となる。
０、１１の広がりを防止し、半導体メモリ１００の小型
化が可能となる。
【００３７】実施の形態２．図１１は、全体が２００で
表される、本発明の実施の形態２にかかるＭＯＮＯＳ型
半導体メモリの断面図である。図中、図１と同一符号
は、同一又は相当箇所を示す。半導体メモリ２００は、
上述の半導体メモリ１００とほぼ同様の形態であるが、
製造方法において異なっている。
表される、本発明の実施の形態２にかかるＭＯＮＯＳ型
半導体メモリの断面図である。図中、図１と同一符号
は、同一又は相当箇所を示す。半導体メモリ２００は、
上述の半導体メモリ１００とほぼ同様の形態であるが、
製造方法において異なっている。
【００３８】次に、図１２〜１６を参照しながら、本実
施の形態にかかる半導体メモリ２００の製造方法につい
て説明する。かかる製造方法は、以下に示すような工程
１〜６を含む。
施の形態にかかる半導体メモリ２００の製造方法につい
て説明する。かかる製造方法は、以下に示すような工程
１〜６を含む。
【００３９】工程１：図１２に示すように、半導体基板
１を準備し、その上に、酸化シリコン膜２、窒化シリコ
ン膜３、及び酸化シリコン膜４からなるＯＮＯ膜５を形
成する。
１を準備し、その上に、酸化シリコン膜２、窒化シリコ
ン膜３、及び酸化シリコン膜４からなるＯＮＯ膜５を形
成する。
【００４０】工程２：図１３に示すように、ＯＮＯ膜５
上に多結晶シリコン等の導電層６、窒化シリコン等のス
トッパ層２０を順次、形成する。ストッパ層２０は、導
電層６とは異なる材料から形成される。上記実施の形態
１に示す導電層６の膜厚と同様に、導電層６とストッパ
層２０との膜厚の合計は、少なくとも１０ｎｍであるこ
とが好ましい。また、ストッパ層２０の膜厚は、ＣＭＰ
工程を考慮して、ＯＮＯ膜５の膜厚の２倍以上であるこ
とが好ましい。
上に多結晶シリコン等の導電層６、窒化シリコン等のス
トッパ層２０を順次、形成する。ストッパ層２０は、導
電層６とは異なる材料から形成される。上記実施の形態
１に示す導電層６の膜厚と同様に、導電層６とストッパ
層２０との膜厚の合計は、少なくとも１０ｎｍであるこ
とが好ましい。また、ストッパ層２０の膜厚は、ＣＭＰ
工程を考慮して、ＯＮＯ膜５の膜厚の２倍以上であるこ
とが好ましい。
【００４１】工程３〜５：図１４、１５、及び１６に示
すように、上記実施の形態１の工程３〜５と同様の工程
を行う。
すように、上記実施の形態１の工程３〜５と同様の工程
を行う。
【００４２】工程６：ＣＭＰ法を用いて、絶縁膜１２の
膜厚を上面から減じて、溝部８内ののみ絶縁膜１２を残
す。ＣＭＰ工程では、ストッパ層７をエッチングストッ
パ層として用い、ストッパ層７の表面が露出するまでＣ
ＭＰを行う。続いて、例えば、熱リン酸を用いてストッ
パ層２０を除去する。このように、ストッパ層７が除去
されることにより、絶縁膜１２と導電層６との間に段差
が生じるため、ストッパ層７の膜厚は、比較的小さく、
３００ｎｍ以下であることが好ましい。続いて、導電層
６の表面に形成された自然酸化膜をフッ酸等で除去した
後、導電層１３を全面に堆積させる。更に、導電層１３
をパターニングすることによりワード線を形成する。こ
れにより、図１１に示す、ＭＯＮＯＳ型半導体メモリ２
００が完成する。
膜厚を上面から減じて、溝部８内ののみ絶縁膜１２を残
す。ＣＭＰ工程では、ストッパ層７をエッチングストッ
パ層として用い、ストッパ層７の表面が露出するまでＣ
ＭＰを行う。続いて、例えば、熱リン酸を用いてストッ
パ層２０を除去する。このように、ストッパ層７が除去
されることにより、絶縁膜１２と導電層６との間に段差
が生じるため、ストッパ層７の膜厚は、比較的小さく、
３００ｎｍ以下であることが好ましい。続いて、導電層
６の表面に形成された自然酸化膜をフッ酸等で除去した
後、導電層１３を全面に堆積させる。更に、導電層１３
をパターニングすることによりワード線を形成する。こ
れにより、図１１に示す、ＭＯＮＯＳ型半導体メモリ２
００が完成する。
【００４３】このように、本実施の形態にかかる製造方
法では、ＣＭＰ工程において、ストッパ層２０をエッチ
ングストッパ層に用いるため、ＯＮＯ層５の表面が、直
接ＣＭＰ工程でポリッシングされることがない。このた
め、ＯＮＯ膜５に与えられる応力が小さくなり、ダメー
ジも低減される。また、導電層６を形成せずに、膜厚の
より大きなストッパ層（膜厚が導電層６とストッパ層２
０の合計膜厚）のみを形成する場合に比べて、ストッパ
層６を除去した後の、絶縁膜１２と導電層６との間の段
差を小さくできる。
法では、ＣＭＰ工程において、ストッパ層２０をエッチ
ングストッパ層に用いるため、ＯＮＯ層５の表面が、直
接ＣＭＰ工程でポリッシングされることがない。このた
め、ＯＮＯ膜５に与えられる応力が小さくなり、ダメー
ジも低減される。また、導電層６を形成せずに、膜厚の
より大きなストッパ層（膜厚が導電層６とストッパ層２
０の合計膜厚）のみを形成する場合に比べて、ストッパ
層６を除去した後の、絶縁膜１２と導電層６との間の段
差を小さくできる。
【００４４】実施の形態３．図１７は、本実施の形態に
かかる半導体メモリ１００と、周辺回路に使用する周辺
トランジスタ３００とを含む半導体装置の断面図であ
る。図中、図１と同一符号は、同一又は相当箇所であ
り、半導体メモリ１００は、実施の形態１にかかる半導
体メモリである。また、周辺トランジスタ３００の周囲
等には、適宜、酸化膜等の分離領域が形成されている
（図では省略する）。
かかる半導体メモリ１００と、周辺回路に使用する周辺
トランジスタ３００とを含む半導体装置の断面図であ
る。図中、図１と同一符号は、同一又は相当箇所であ
り、半導体メモリ１００は、実施の形態１にかかる半導
体メモリである。また、周辺トランジスタ３００の周囲
等には、適宜、酸化膜等の分離領域が形成されている
（図では省略する）。
【００４５】次に、図１８〜２６を参照しながら、本実
施の形態にかかる半導体装置の製造方法について説明す
る。図中、左側に周辺トランジスタ３００の断面図を、
右側に半導体メモリ１００の断面図を示す。かかる製造
方法は、以下に示すような工程１〜１０を含む。
施の形態にかかる半導体装置の製造方法について説明す
る。図中、左側に周辺トランジスタ３００の断面図を、
右側に半導体メモリ１００の断面図を示す。かかる製造
方法は、以下に示すような工程１〜１０を含む。
【００４６】工程１：図１８に示すように、半導体基板
１を準備し、その上に、ＣＶＤ法を用いて、酸化シリコ
ン膜２、窒化シリコン膜３、及びシリコン膜３０を順次
形成する。シリコン膜３０は、例えば、ノンドープ又は
低濃度（３×１０２０／ｃｍ ３以下）にドープされたア
モルファスシリコン又は多結晶シリコンからなる。シリ
コン膜３０は、後の工程で酸化されて酸化シリコン膜４
となるため、酸化シリコン膜４が所望の膜厚となるよう
に、シリコン膜３０の膜厚が設定される。
１を準備し、その上に、ＣＶＤ法を用いて、酸化シリコ
ン膜２、窒化シリコン膜３、及びシリコン膜３０を順次
形成する。シリコン膜３０は、例えば、ノンドープ又は
低濃度（３×１０２０／ｃｍ ３以下）にドープされたア
モルファスシリコン又は多結晶シリコンからなる。シリ
コン膜３０は、後の工程で酸化されて酸化シリコン膜４
となるため、酸化シリコン膜４が所望の膜厚となるよう
に、シリコン膜３０の膜厚が設定される。
【００４７】工程２：図１９に示すように、メモリ形成
領域にフォトレジスト層３１を形成する。
領域にフォトレジスト層３１を形成する。
【００４８】工程３：図２０に示すように、トランジス
タ形成領域のシリコン膜３０、窒化シリコン膜３をドラ
イエッチングで除去する。続いて、酸化シリコン膜２
を、フッ酸溶液を用いて除去する。更に、メモリ形成領
域のレジストマスク３１をプラズマエッチングで除去す
る。かかる工程では、レジストマスク３１の除去後に、
トランジスタ形成領域の酸化シリコン膜２を除去しても
良い。これにより、レジストマスク３１除去時に、トラ
ンジスタ形成領域の半導体基板１にプラズマが照射され
ず、半導体基板１にダメージが入ることを防止できる。
従って、最終的に形成されるトランジスタ３００の信頼
性が向上する。
タ形成領域のシリコン膜３０、窒化シリコン膜３をドラ
イエッチングで除去する。続いて、酸化シリコン膜２
を、フッ酸溶液を用いて除去する。更に、メモリ形成領
域のレジストマスク３１をプラズマエッチングで除去す
る。かかる工程では、レジストマスク３１の除去後に、
トランジスタ形成領域の酸化シリコン膜２を除去しても
良い。これにより、レジストマスク３１除去時に、トラ
ンジスタ形成領域の半導体基板１にプラズマが照射され
ず、半導体基板１にダメージが入ることを防止できる。
従って、最終的に形成されるトランジスタ３００の信頼
性が向上する。
【００４９】工程４：図２１に示すように、アンモニア
加水処理（Ｒ前処理）を行って、レジストマスク３０の
残渣を除去する。かかる処理工程では、メモリ形成領域
のシリコン膜３０は、全くエッチングされない。続い
て、熱酸化を行い、トランジスタ形成領域の表面にゲー
ト酸化膜３５を形成する。この時、メモリ形成領域で
は、窒化シリコン膜３に覆われた半導体基板１の表面は
酸化されず、窒化シリコン膜３上のシリコン膜３０が酸
化されて、酸化シリコン膜４となる。シリコン膜３５の
膜厚を制御することにより、所望の膜厚の酸化シリコン
膜４を得ることができる。即ち、シリコン膜３０をウエ
ット酸化した場合、酸化シリコン膜４の膜厚は、酸化前
のシリコン膜３０の膜厚の約２倍となる。このため、酸
化条件を決めることにより、形成される酸化シリコン５
膜厚を正確に制御できる。なお、アモルファスシリコン
又は多結晶シリコンからなるシリコン膜３０を熱酸化し
て酸化シリコン膜４を形成することにより、レジストマ
スク３１の除去工程でシリコン膜３０に欠陥が形成され
ても、熱酸化工程でかかる欠陥を除去することができ
る。
加水処理（Ｒ前処理）を行って、レジストマスク３０の
残渣を除去する。かかる処理工程では、メモリ形成領域
のシリコン膜３０は、全くエッチングされない。続い
て、熱酸化を行い、トランジスタ形成領域の表面にゲー
ト酸化膜３５を形成する。この時、メモリ形成領域で
は、窒化シリコン膜３に覆われた半導体基板１の表面は
酸化されず、窒化シリコン膜３上のシリコン膜３０が酸
化されて、酸化シリコン膜４となる。シリコン膜３５の
膜厚を制御することにより、所望の膜厚の酸化シリコン
膜４を得ることができる。即ち、シリコン膜３０をウエ
ット酸化した場合、酸化シリコン膜４の膜厚は、酸化前
のシリコン膜３０の膜厚の約２倍となる。このため、酸
化条件を決めることにより、形成される酸化シリコン５
膜厚を正確に制御できる。なお、アモルファスシリコン
又は多結晶シリコンからなるシリコン膜３０を熱酸化し
て酸化シリコン膜４を形成することにより、レジストマ
スク３１の除去工程でシリコン膜３０に欠陥が形成され
ても、熱酸化工程でかかる欠陥を除去することができ
る。
【００５０】工程５：図２２に示すように、多結晶シリ
コン等からなる導電層６を全面に堆積させる。
コン等からなる導電層６を全面に堆積させる。
【００５１】工程６：図２３に示すように、レジストマ
スク３２を用いて、メモリ形成領域をエッチングして、
溝部８を形成する。
スク３２を用いて、メモリ形成領域をエッチングして、
溝部８を形成する。
【００５２】工程７：図２４に示すように、溝部８の底
部に、砒素等の不純物をイオン注入して、ビット線１
０、１１を形成する。
部に、砒素等の不純物をイオン注入して、ビット線１
０、１１を形成する。
【００５３】工程８：図２５に示すように、レジストマ
スク３２を除去した後、例えば、酸化シリコンからなる
絶縁膜１２を、全面に堆積させる。
スク３２を除去した後、例えば、酸化シリコンからなる
絶縁膜１２を、全面に堆積させる。
【００５４】工程９：ＣＭＰ法を用いて、絶縁膜１２の
膜厚を上面から減じる。メモリ形成領域の溝部８の中に
絶縁膜１２を残し、分離領域とする。
膜厚を上面から減じる。メモリ形成領域の溝部８の中に
絶縁膜１２を残し、分離領域とする。
【００５５】工程１０：最後に、例えば、不純物がドー
プされた多結晶シリコンからなる導電層１３を堆積させ
た後、パターニングを行いワード線１４を形成する。ワ
ード線１４は、導電層６と導電層１３から形成される。
以上の工程で、図１７に示す、半導体メモリ１００と周
辺トランジスタ３００とからなる半導体装置が完成す
る。
プされた多結晶シリコンからなる導電層１３を堆積させ
た後、パターニングを行いワード線１４を形成する。ワ
ード線１４は、導電層６と導電層１３から形成される。
以上の工程で、図１７に示す、半導体メモリ１００と周
辺トランジスタ３００とからなる半導体装置が完成す
る。
【００５６】本実施の形態にかかる製造方法を用いるこ
とにより、ＯＮＯ膜５の汚染やダメージを防止しつつ、
周辺トランジスタの作製が可能となる。
とにより、ＯＮＯ膜５の汚染やダメージを防止しつつ、
周辺トランジスタの作製が可能となる。
【００５７】実施の形態４．図２７は、本実施の形態に
かかる半導体メモリ１００と、周辺回路に使用する周辺
トランジスタ４００とを含む半導体装置の断面図であ
る。図中、図１１と同一符号は、同一又は相当箇所であ
り、半導体メモリ２００は、実施の形態２にかかる半導
体メモリである。また、周辺トランジスタ４００の周囲
等には、適宜、酸化膜等の分離領域が形成されている
（図では省略する）。
かかる半導体メモリ１００と、周辺回路に使用する周辺
トランジスタ４００とを含む半導体装置の断面図であ
る。図中、図１１と同一符号は、同一又は相当箇所であ
り、半導体メモリ２００は、実施の形態２にかかる半導
体メモリである。また、周辺トランジスタ４００の周囲
等には、適宜、酸化膜等の分離領域が形成されている
（図では省略する）。
【００５８】次に、図２７〜３１を参照しながら、本実
施の形態にかかる半導体装置の製造方法について説明す
る。図中、左側に周辺トランジスタ４００の断面図を、
右側に半導体メモリ２００の断面図を示す。かかる製造
方法は、以下に示すような工程１〜１０を含む。
施の形態にかかる半導体装置の製造方法について説明す
る。図中、左側に周辺トランジスタ４００の断面図を、
右側に半導体メモリ２００の断面図を示す。かかる製造
方法は、以下に示すような工程１〜１０を含む。
【００５９】工程１：上記実施の形態３の図１８〜２３
とほぼ同じ工程により、図２８に示すような構造を得
る。但し、本実施の形態では、図２２の工程において、
導電層６の上に、例えば窒化シリコン膜からなるストッ
パ層２０を形成する。
とほぼ同じ工程により、図２８に示すような構造を得
る。但し、本実施の形態では、図２２の工程において、
導電層６の上に、例えば窒化シリコン膜からなるストッ
パ層２０を形成する。
【００６０】工程２：図２９に示すように、レジストマ
スク４０を注入マスクに用いて、溝部８の底部に、砒素
等の不純物をイオン注入して、ビット線１０、１１を形
成する。
スク４０を注入マスクに用いて、溝部８の底部に、砒素
等の不純物をイオン注入して、ビット線１０、１１を形
成する。
【００６１】工程３：図３０に示すように、レジストマ
スク４０を除去した後、例えば、酸化シリコンからなる
絶縁膜１２を、全面に堆積させる。
スク４０を除去した後、例えば、酸化シリコンからなる
絶縁膜１２を、全面に堆積させる。
【００６２】工程４：図３１に示すように、ＣＭＰ法を
用いて、絶縁膜１２の膜厚を上面から減じる。メモリ形
成領域の溝部８の中に絶縁膜１２を残し、分離領域とす
る。
用いて、絶縁膜１２の膜厚を上面から減じる。メモリ形
成領域の溝部８の中に絶縁膜１２を残し、分離領域とす
る。
【００６３】工程５：最後に、導電層１３を堆積させた
後、パターニングを行いワード線１４を形成する。ワー
ド線１４は、導電層６と導電層１３から形成される。以
上の工程で、図２７に示す、半導体メモリ２００と周辺
トランジスタ４００とからなる半導体装置が完成する。
後、パターニングを行いワード線１４を形成する。ワー
ド線１４は、導電層６と導電層１３から形成される。以
上の工程で、図２７に示す、半導体メモリ２００と周辺
トランジスタ４００とからなる半導体装置が完成する。
【００６４】本実施の形態にかかる製造方法を用いるこ
とにより、ＯＮＯ膜５の汚染やダメージを防止しつつ、
周辺トランジスタの作製が可能となる。また、ＣＭＰ工
程においてＯＮＯ膜５にダメージが入るのを防止でき
る。
とにより、ＯＮＯ膜５の汚染やダメージを防止しつつ、
周辺トランジスタの作製が可能となる。また、ＣＭＰ工
程においてＯＮＯ膜５にダメージが入るのを防止でき
る。
【００６５】実施の形態５．図３２は、本実施の形態に
かかる半導体メモリ１００と、周辺回路に使用する２つ
の周辺トランジスタ５０１、５０２とを含む半導体装置
の断面図である。図中、図１と同一符号は、同一又は相
当箇所であり、半導体メモリ１００は、実施の形態１に
かかる半導体メモリである。周辺トランジスタ５０１、
５０２は、それぞれゲート酸化膜の膜厚が異なる。ま
た、周辺トランジスタ５０１、５０２の周囲等には、適
宜、酸化膜等の分離領域が形成されている（図では省略
する）。
かかる半導体メモリ１００と、周辺回路に使用する２つ
の周辺トランジスタ５０１、５０２とを含む半導体装置
の断面図である。図中、図１と同一符号は、同一又は相
当箇所であり、半導体メモリ１００は、実施の形態１に
かかる半導体メモリである。周辺トランジスタ５０１、
５０２は、それぞれゲート酸化膜の膜厚が異なる。ま
た、周辺トランジスタ５０１、５０２の周囲等には、適
宜、酸化膜等の分離領域が形成されている（図では省略
する）。
【００６６】次に、図３３〜４０を参照しながら、本実
施の形態にかかる半導体装置の製造方法について説明す
る。図中、左側の２つに周辺トランジスタ５０１、５０
２の断面図を、右側に半導体メモリ１００の断面図を示
す。かかる製造方法は、以下に示すような工程１〜８を
含む。
施の形態にかかる半導体装置の製造方法について説明す
る。図中、左側の２つに周辺トランジスタ５０１、５０
２の断面図を、右側に半導体メモリ１００の断面図を示
す。かかる製造方法は、以下に示すような工程１〜８を
含む。
【００６７】工程１〜４：上記実施の形態３の工程１〜
４（図１８〜２３）とほぼ同じ工程により、図３６に示
すような構造を得る。かかる工程では、２つの周辺トラ
ンジスタ５０１、５０２の半導体基板１上にも、膜厚の
等しいゲート酸化膜３５が形成される。ただし、ゲート
酸化膜３５の膜厚は、実施の形態３の場合（周辺トラン
ジスタのゲート酸化膜の膜厚が１種類の場合）に比較し
て、薄く形成する。
４（図１８〜２３）とほぼ同じ工程により、図３６に示
すような構造を得る。かかる工程では、２つの周辺トラ
ンジスタ５０１、５０２の半導体基板１上にも、膜厚の
等しいゲート酸化膜３５が形成される。ただし、ゲート
酸化膜３５の膜厚は、実施の形態３の場合（周辺トラン
ジスタのゲート酸化膜の膜厚が１種類の場合）に比較し
て、薄く形成する。
【００６８】工程５：図３７に示すように、例えば多結
晶シリコン等のシリコン膜４５を全面に堆積させる。
晶シリコン等のシリコン膜４５を全面に堆積させる。
【００６９】工程６：図３８に示すように、全面にフォ
トレジスト層を形成し、パターニングすることにより、
周辺トランジスタ５０１の形成領域のみが露出するレジ
ストマスク３２を形成する。
トレジスト層を形成し、パターニングすることにより、
周辺トランジスタ５０１の形成領域のみが露出するレジ
ストマスク３２を形成する。
【００７０】工程７：図３９に示すように、周辺トラン
ジスタ５０１の形成領域のゲート酸化膜３５、シリコン
膜４５をエッチングで除去する。続いて、レジストマス
ク３２を除去する。なお、周辺トランジスタ５０１の形
成領域のシリコン膜４５を除去した後に、レジストマス
ク３２を除去し、続いて、シリコン膜４５をエッチング
マスクに用いて、周辺トランジスタ５０１の形成領域の
ゲート酸化膜３５を除去しても良い。
ジスタ５０１の形成領域のゲート酸化膜３５、シリコン
膜４５をエッチングで除去する。続いて、レジストマス
ク３２を除去する。なお、周辺トランジスタ５０１の形
成領域のシリコン膜４５を除去した後に、レジストマス
ク３２を除去し、続いて、シリコン膜４５をエッチング
マスクに用いて、周辺トランジスタ５０１の形成領域の
ゲート酸化膜３５を除去しても良い。
【００７１】工程８：図４０に示すように、周辺トラン
ジスタ５０１の形成領域の半導体基板１の表面を熱酸化
することにより、ゲート酸化膜３６を形成する。かかる
熱酸化工程で、シリコン膜４５も酸化され、周辺トラン
ジスタ５０２のゲート酸化膜４６、半導体メモリのシリ
コン酸化膜４７（ＯＮＯ膜の上層膜の一部）が形成され
る。なお、かかる工程で、周辺トランジスタ５０２の半
導体基板１の表面も、僅かではあるが酸化される。ま
た、シリコン膜４５は、完全に酸化してゲート酸化膜４
７にすることが必要である。周辺トランジスタ５０２で
は、ゲート酸化膜３５、４６の合計膜厚が、ゲート酸化
膜の膜厚となる。従って、周辺トランジスタ５０１、５
０２の双方の間で、ゲート酸化膜の膜厚が異なるように
なる。
ジスタ５０１の形成領域の半導体基板１の表面を熱酸化
することにより、ゲート酸化膜３６を形成する。かかる
熱酸化工程で、シリコン膜４５も酸化され、周辺トラン
ジスタ５０２のゲート酸化膜４６、半導体メモリのシリ
コン酸化膜４７（ＯＮＯ膜の上層膜の一部）が形成され
る。なお、かかる工程で、周辺トランジスタ５０２の半
導体基板１の表面も、僅かではあるが酸化される。ま
た、シリコン膜４５は、完全に酸化してゲート酸化膜４
７にすることが必要である。周辺トランジスタ５０２で
は、ゲート酸化膜３５、４６の合計膜厚が、ゲート酸化
膜の膜厚となる。従って、周辺トランジスタ５０１、５
０２の双方の間で、ゲート酸化膜の膜厚が異なるように
なる。
【００７２】かかる半導体装置では、周辺トランジスタ
５０１のゲート酸化膜３６の膜厚、周辺トランジスタ５
０２のゲート酸化膜３５、４６の膜厚、及びＯＮＯ膜の
上層の酸化シリコン膜４、４７の膜厚が、最終的に所望
の厚みとなるように、シリコン膜４５の膜厚や熱酸化条
件等を制御することが必要である。
５０１のゲート酸化膜３６の膜厚、周辺トランジスタ５
０２のゲート酸化膜３５、４６の膜厚、及びＯＮＯ膜の
上層の酸化シリコン膜４、４７の膜厚が、最終的に所望
の厚みとなるように、シリコン膜４５の膜厚や熱酸化条
件等を制御することが必要である。
【００７３】続いて、全面に導電層１３を堆積させ、パ
ターニンしてワード線を形成する。以上の工程で、ゲー
ト酸化膜の膜厚が異なる２種類の周辺トランジスタ５０
１、５０２と、半導体メモリ１００とを含む半導体装置
が完成する。
ターニンしてワード線を形成する。以上の工程で、ゲー
ト酸化膜の膜厚が異なる２種類の周辺トランジスタ５０
１、５０２と、半導体メモリ１００とを含む半導体装置
が完成する。
【００７４】本実施の形態にかかる半導体装置の製造方
法では、ゲート酸化膜、及びＯＮＯ膜上に直接、フォト
レジスト層が形成されない。このため、これらの膜や層
がフォトレジスト層の残渣で汚染されたり、フォトレジ
スト層の除去時のプラズマ照射により欠陥が導入された
りしない。なお、上述のように、フォトレジスト層をシ
リコン膜３０上に形成した場合は、シリコン膜３０を熱
酸化する工程で、残渣や欠陥の除去が可能となる。
法では、ゲート酸化膜、及びＯＮＯ膜上に直接、フォト
レジスト層が形成されない。このため、これらの膜や層
がフォトレジスト層の残渣で汚染されたり、フォトレジ
スト層の除去時のプラズマ照射により欠陥が導入された
りしない。なお、上述のように、フォトレジスト層をシ
リコン膜３０上に形成した場合は、シリコン膜３０を熱
酸化する工程で、残渣や欠陥の除去が可能となる。
【００７５】なお、本実施の形態では、ゲート酸化膜の
膜厚が異なる２種類の周辺トランジスタ５０１、５０２
を含む場合について説明したが、３種類以上の周辺トラ
ンジスタを含む場合にも適用できる。
膜厚が異なる２種類の周辺トランジスタ５０１、５０２
を含む場合について説明したが、３種類以上の周辺トラ
ンジスタを含む場合にも適用できる。
【００７６】
【発明の効果】以上の説明から明らかなように、本発明
にかかる製造方法では、レジスト残渣によるＯＮＯ膜の
汚染を防止し、信頼性の高い半導体メモリを得ることが
できる。
にかかる製造方法では、レジスト残渣によるＯＮＯ膜の
汚染を防止し、信頼性の高い半導体メモリを得ることが
できる。
【００７７】また、ＯＮＯ膜に対してプラズマが照射さ
れないため、素子特性の良好な半導体メモリを得ること
ができる。
れないため、素子特性の良好な半導体メモリを得ること
ができる。
【００７８】また、バーズビークに起因して窒化シリコ
ン膜中に発生する欠陥を防止し、素子特性の良好な半導
体メモリを得ることができるとともに、半導体メモリの
小型化が可能となる。
ン膜中に発生する欠陥を防止し、素子特性の良好な半導
体メモリを得ることができるとともに、半導体メモリの
小型化が可能となる。
【００７９】更には、周辺回路に含まれる周辺トランジ
スタを同時に形成することが可能となる。
スタを同時に形成することが可能となる。
【図１】 本発明の実施の形態１にかかる半導体メモリ
の断面図である。
の断面図である。
【図２】 本発明の実施の形態１にかかる半導体メモリ
の製造工程の断面図である。
の製造工程の断面図である。
【図３】 本発明の実施の形態１にかかる半導体メモリ
の製造工程の断面図である。
の製造工程の断面図である。
【図４】 本発明の実施の形態１にかかる半導体メモリ
の製造工程の断面図である。
の製造工程の断面図である。
【図５】 本発明の実施の形態１にかかる半導体メモリ
の製造工程の断面図である。
の製造工程の断面図である。
【図６】 本発明の実施の形態１にかかる半導体メモリ
の製造工程の断面図である。
の製造工程の断面図である。
【図７】 本発明の実施の形態１にかかる半導体メモリ
の製造工程の断面図である。
の製造工程の断面図である。
【図８】 本発明の実施の形態１にかかる半導体メモリ
の製造工程の断面図である。
の製造工程の断面図である。
【図９】 本発明の実施の形態１にかかる半導体メモリ
の製造工程の断面図である。
の製造工程の断面図である。
【図１０】 本発明の実施の形態１にかかる半導体メモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図１１】 本発明の実施の形態２にかかる半導体メモ
リの断面図である。
リの断面図である。
【図１２】 本発明の実施の形態２にかかる半導体メモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図１３】 本発明の実施の形態２にかかる半導体メモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図１４】 本発明の実施の形態２にかかる半導体メモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図１５】 本発明の実施の形態２にかかる半導体メモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図１６】 本発明の実施の形態２にかかる半導体メモ
リの製造工程の断面図である。
リの製造工程の断面図である。
【図１７】 本発明の実施の形態３にかかる半導体装置
の断面図である。
の断面図である。
【図１８】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図１９】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２０】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２１】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２２】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２３】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２４】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２５】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２６】 本発明の実施の形態３にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２７】 本発明の実施の形態４にかかる半導体装置
の断面図である。
の断面図である。
【図２８】 本発明の実施の形態４にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図２９】 本発明の実施の形態４にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３０】 本発明の実施の形態４にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３１】 本発明の実施の形態４にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３２】 本発明の実施の形態５にかかる半導体装置
の断面図である。
の断面図である。
【図３３】 本発明の実施の形態５にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３４】 本発明の実施の形態５にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３５】 本発明の実施の形態５にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３６】 本発明の実施の形態５にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３７】 本発明の実施の形態５にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３８】 本発明の実施の形態５にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図３９】 本発明の実施の形態５にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図４０】 本発明の実施の形態５にかかる半導体装置
の製造工程の断面図である。
の製造工程の断面図である。
【図４１】 従来の半導体メモリの断面図である。
【図４２】 従来の半導体メモリの製造工程の断面図で
ある。
ある。
【図４３】 従来の半導体メモリの製造工程の断面図で
ある。
ある。
【図４４】 従来の半導体メモリの製造工程の断面図で
ある。
ある。
【図４５】 従来の半導体メモリの製造工程の断面図で
ある。
ある。
【図４６】 従来の半導体メモリの製造工程の断面図で
ある。
ある。
１ 半導体基板、２ 酸化シリコン膜、３ 窒化シリコ
ン膜、４ 酸化シリコン膜、５ ＯＮＯ膜、６ 導電
層、７ レジストマスク、８ 溝部、９ 注入イオン、
１０、１１ ビット線、１２ 絶縁膜、１３ 導電層、
１００ 半導体メモリ。
ン膜、４ 酸化シリコン膜、５ ＯＮＯ膜、６ 導電
層、７ レジストマスク、８ 溝部、９ 注入イオン、
１０、１１ ビット線、１２ 絶縁膜、１３ 導電層、
１００ 半導体メモリ。
Claims (16)
- 【請求項１】 ＭＯＮＯＳ構造を有する半導体メモリの
製造方法であって、 半導体基板を準備する工程と、 該半導体基板上に、第１酸化シリコン膜、窒化シリコン
膜、及び第２酸化シリコン膜からなるＯＮＯ膜を堆積さ
せるＯＮＯ膜形成工程と、 該ＯＮＯ膜形成工程に続いて、該ＯＮＯ膜上に第１導電
層を形成する工程と、該第１導電層上にレジストマスク
を形成する工程と、 少なくとも、該第１導電層、該第２酸化シリコン膜、該
窒化シリコン膜をエッチングして溝部を形成するエッチ
ング工程と、 該溝部の底部の該半導体基板にイオンを注入して、ビッ
ト線とする工程と、 該半導体基板上に絶縁膜を堆積し、ＣＭＰ法で該絶縁膜
の膜厚を減じて該溝部内に該絶縁膜を残す工程と、 該第１導電層と該絶縁膜との上に第２導電層を堆積し
て、ワード線とする工程とを含むことを特徴とする半導
体メモリの製造方法。 - 【請求項２】 上記エッチング工程が、上記レジストマ
スクをエッチングマスクに用いる工程であることを特徴
とする請求項１に記載の製造方法。 - 【請求項３】 上記エッチング工程が、上記レジストマ
スクを用いてパターニングした上記第１導電層をエッチ
ングマスクに用いる工程であることを特徴とする請求項
１に記載の製造方法。 - 【請求項４】 上記ワード線が、上記第１導電層と上記
第２導電層からなることを特徴とする請求項１〜３のい
ずれかに記載の製造方法。 - 【請求項５】 ＭＯＮＯＳ構造を有する半導体メモリの
製造方法であって、 半導体基板を準備する工程と、 該半導体基板上に、第１酸化シリコン膜、窒化シリコン
膜、及び第２酸化シリコン膜からなるＯＮＯ膜を堆積さ
せるＯＮＯ膜形成工程と、 該ＯＮＯ膜形成工程に続いて、該ＯＮＯ膜上に第１導電
層を形成する第１導電層形成工程と、 該第１導電層上に窒化シリコン層を形成する工程と、 該窒化シリコン層上にレジストマスクを形成する工程
と、 少なくとも、該窒化シリコン層、該第１導電層、該第２
酸化シリコン膜、該窒化シリコン膜をエッチングして溝
部を形成するエッチング工程と、 該溝部の底部の該半導体基板にイオンを注入して、ビッ
ト線とする工程と、 該半導体基板上に絶縁膜を堆積し、該窒化シリコン層を
ストッパ層に用いたＣＭＰ法で該絶縁膜の膜厚を減じて
該溝部内に該絶縁膜を残す工程と、 該窒化シリコン層を除去する工程と、 該第１導電層と該絶縁膜との上に第２導電層を堆積し
て、ワード線とする工程とを含むことを特徴とする半導
体メモリの製造方法。 - 【請求項６】 上記エッチング工程が、上記レジストマ
スクをエッチングマスクに用いる工程であることを特徴
とする請求項５に記載の製造方法。 - 【請求項７】 上記エッチング工程が、上記レジストマ
スクを用いてパターニングした上記窒化シリコン層をエ
ッチングマスクに用いる工程であることを特徴とする請
求項５に記載の製造方法。 - 【請求項８】 上記ワード線が、上記第１導電層と上記
第２導電層からなり、上記半導体基板から該第１導電層
の上面までの高さが、上記半導体基板から上記溝部内に
残された上記絶縁膜の上面までの高さより小さいことを
特徴とする請求項５〜７のいずれかに記載の製造方法。 - 【請求項９】 上記第１導電層と上記第２導電層とが、
同一材料から形成されることを特徴とする請求項１〜８
のいずれかに記載の製造方法。 - 【請求項１０】 上記第１導電層と上記第２導電層と
が、多結晶シリコンとアモルファスシリコンから選択さ
れる一の材料からなることを特徴とする請求項１〜８の
いずれかに記載の製造方法。 - 【請求項１１】 ＭＯＮＯＳ構造を有する半導体メモリ
と周辺トランジスタとを含む半導体装置の製造方法であ
って、 半導体メモリ形成領域と、周辺トランジスタ形成領域と
が規定される半導体基板を準備する工程と、 該半導体基板上に、第１酸化シリコン膜、窒化シリコン
膜、及びシリコン膜を順次、堆積させる工程と、 該シリコン膜上にレジストマスクを形成する工程と、 該周辺トランジスタ形成領域の該シリコン膜、該窒化シ
リコン膜、及び該第１酸化シリコン膜をエッチングする
エッチング工程と、 該周辺トランジスタ形成領域の該半導体基板を酸化して
ゲート酸化膜を形成するとともに、該シリコン膜を酸化
して第２酸化シリコン膜とし、該第１酸化シリコン膜、
該窒化シリコン膜、及び該第２酸化シリコン膜からなる
ＯＮＯ膜を形成する酸化工程と、 該酸化工程に続いて、該ゲート酸化膜と該ＯＮＯ膜との
上に導電層を形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項１２】 上記エッチング工程が、上記レジスト
マスクをエッチングマスクに用いる工程であることを特
徴とする請求項１１に記載の製造方法。 - 【請求項１３】 上記エッチング工程が、上記レジスト
マスクを用いてパターニングした上記シリコン膜をエッ
チングマスクに用いる工程であることを特徴とする請求
項１１に記載の製造方法。 - 【請求項１４】 上記酸化工程が、熱酸化工程であるこ
とを特徴とする請求項１１に記載の製造方法。 - 【請求項１５】 上記シリコン膜が、多結晶シリコン膜
からなることを特徴とする請求項１１に記載の製造方
法。 - 【請求項１６】 更に、上記導電層の上に窒化シリコン
層を形成する工程を含むことを特徴とする請求項１１〜
１５のいずれかに記載の製造方法。
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