JP2000315768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
シリコン柱の上端角部におけるゲート絶縁膜の薄膜化を
防止すること。 【解決手段】オゾン/酸素混合ガス(オゾン5%)を導
入しながら、850℃、40分、130Paの条件で熱
処理を行い、露出したシリコン柱3の表面にゲート酸化
膜5を形成する。
Description
レンチやシリコン柱が形成されてなる凹凸パターンを酸
化または酸窒化して絶縁膜を形成する工程を有する半導
体装置の製造方法に関する。
allow Trench Isolation)素子分離法が用いられるよう
になっている。しかし、ゲート絶縁膜の形成を従来の熱
酸化膜法や熱酸窒化法で行った場合は、図19に示すよ
うに、ゲート絶縁膜85の薄膜化、さらには角部の尖り
形状が生じる。なお、図中、81はシリコン基板、82
は素子分離溝、83は素子領域、84は素子分離絶縁
膜、86はゲート電極を示している。
ート絶縁膜中に生じる圧縮応力の影響で、この部分の成
膜レートが低下するために生じると考えられている。こ
の角部の形状に起因して、ゲート絶縁膜の絶縁不良や経
時的絶縁劣化等の問題が起こっている。
で実効的に表面積の大きなキャパシタ素子を形成すると
いう、いわゆるトレンチキャパシタ技術において、トレ
ンチ内に埋込み形成されたキャパシタ電極と、トレンチ
外に形成された拡散層(またはシリコン基板)を電気的
に絶縁するための絶縁膜(カラー絶縁膜)は、界面準位
の少ない、低リーク電流の膜である必要がある。
柱にトランジスタ素子を形成するという、いわゆるSG
T(surrounding gate transistor)技術においても、
シリコン柱の表面に形成する絶縁膜(ゲート絶縁膜)
は、界面準位の少ない、低リーク電流の膜である必要が
ある。
壁のシリコンを酸素ガス雰囲気で熱酸化して形成し、上
記ゲート絶縁膜はシリコン柱を酸素ガス雰囲気で熱酸化
して形成している。
れたシリコン酸化膜は、酸化レートのシリコン結晶面方
位依存性に起因して、角部で部分的な薄膜化(シリコン
酸化膜のくびれ形状)が生じるという問題がある。
は、シリコン(100)面に切り口形状が楕円(短径1
00nm程度)のトレンチをRIEにて形成した後、そ
の内壁に厚さ30nm相当の熱酸化膜(シリコン酸化
膜)を形成した後の断面図を示している。シリコン酸化
膜の形成は、1100℃の酸素ガス雰囲気で行った。
m程度の細いトレンチを形成する場合、その切り口形状
はトレンチの先端に近づくほど四角形に近くなる。これ
は、RIEのエッチングレートの結晶面方位依存性に起
因した現象といわれている。このような形状に対して熱
酸化を行うと、図18(b)に示すように、トレンチ角
部におけるシリコン酸化膜の薄膜化(シリコン酸化膜の
くびれ形状)はより顕著となる。これは、角部のシリコ
ン酸化膜中に生じる圧縮応力の影響で、この部分の酸化
レートが低下するという現象が、上述の酸化レートのシ
リコン結晶面方位依存性による薄膜化現象に重畳するた
めと考えられる。
に熱酸化膜を形成した場合の断面図を示している。この
場合も、シリコン柱の角部で発生する圧縮応力によって
酸化レートの低下が起こるため、シリコン酸化膜の部分
的な薄膜化が顕著になる。
化は、絶縁不良や経時的絶縁性劣化等の問題を引き起こ
す。特に、トレンチキャパシタの形成工程では、シリコ
ン酸化膜の形成後に同シリコン酸化膜をエッチングする
処理が入る場合があり、この場合は、エッチングの程度
によっては、シリコン酸化膜が部分的に消失するという
問題が起こる。
子分離法を用いた場合のゲート絶縁膜は、従来の熱酸化
や熱酸窒化法で形成すると、シリコン基板の角部でのゲ
ート絶縁膜の薄膜化、さらには角部の尖り形状が生じ、
その結果としてゲート絶縁膜の絶縁不良や経時的絶縁劣
化等が生じるという問題があった。
膜、SGTのゲート絶縁膜は界面準位の少ない、低リー
ク電流の絶縁膜である必要がある。従来、これらの絶縁
膜は酸素ガス雰囲気での熱酸化によって形成していた。
しかしながら、この種の熱酸化にて形成されたシリコン
酸化膜は角部で部分的に膜厚が薄くなり、その結果とし
て絶縁不良や経時的絶縁性劣化等が生じるという問題が
あった。
で、シリコンからなり、角部を有する立体パターンの上
記角部を含む領域上にシリコンおよび酸素を含む絶縁膜
を介して導電膜が形成されてなる構造における、上記角
部における上記絶縁膜の薄膜化による絶縁特性の劣化を
効果的に防止できる半導体装置の製造方法を提供するこ
とを目的とする。
は、角部での薄膜化を防止するために、オゾン、酸素ラ
ジカル、または酸化剤および窒化剤を含む雰囲気で成膜
を行う。
発明に係る半導体装置の製造方法は、シリコンからな
り、角部を有する立体パターンを形成する工程と、前記
立体パターンの前記角部を含む領域をオゾンまたは酸素
ラジカルを含む雰囲気で酸化してシリコン酸化膜を形成
する工程と、前記シリコン酸化膜上に導電膜を形成する
工程とを有する。
方法は、シリコンからなり、角部を有する立体パターン
を形成する工程と、前記立体パターンの前記角部を含む
領域をオゾンまたは酸素ラジカルを含む雰囲気で酸化し
てシリコン酸化膜を形成する工程と、前記角部を含む領
域上の前記シリコン酸化膜を除去する工程と、前記シリ
コン酸化膜を除去した領域上に絶縁膜を形成する工程
と、前記絶縁膜上に導電膜を形成する工程とを有する。
方法は、シリコンからなり、角部を有する立体パターン
を形成する工程と、前記立体パターンの前記角部を含む
領域をオゾンまたは酸素ラジカルを含む雰囲気で酸化し
てシリコン酸化膜を形成する工程と、前記立体パターン
の前記角部を含む領域上に絶縁膜を形成する工程と、前
記絶縁膜上に導電膜を形成する工程とを有する。
方法は、シリコン基板にトレンチまたはシリコン柱を形
成する工程と、酸化剤および窒化剤を含む雰囲気、オゾ
ンを含む雰囲気、または酸素ラジカルを含む雰囲気での
熱処理により、前記トレンチの内壁または前記シリコン
柱の表面にシリコン酸窒化膜またはシリコン酸化膜を形
成する工程と、前記シリコン酸窒化膜またはシリコン酸
化膜上に導電膜を形成する工程とを有することを特徴と
する。
行った実験の結果の一例を示す。図16および図17は
それぞれ第1試料および第2試料の断面TEM像を示し
ている。
で加工し、シリコンからなる角部(シリコン角部)を形
成し、酸素酸化でシリコン酸化膜をシリコン角部に形成
し、その上に多結晶シリコン膜を堆積したものである。
第2試料は、酸素酸化の代わりにオゾン酸化でシリコン
酸化膜をシリコン角部に形成したものである。
度シーケンスは850℃(240min)の酸化後に、
900℃(30min)の酸化を追加したもので、とも
に同じであり、また酸化剤の圧力を調節して(100)
面上のシリコン酸化膜の膜厚をともに同じ(11.5n
m)にし、また酸化剤圧力は、第1試料の酸素酸化では
酸素ガス圧力:16kPa、第2試料のオゾン酸化では
オゾンガスと酸素ガスとの混合雰囲気で行い、それぞれ
の分圧はオゾンガス分圧:6.5Pa、酸素ガス分圧:
123.5Paである。
ゾン酸化は、酸素酸化に比べて、シリコン角部でのシリ
コン酸化膜の薄膜化(シリコン角部の尖り)を抑制でき
ることが分かった。なお、図16、図17にはシリコン
柱が示されているが、トレンチの場合にも同様にシリコ
ン角部でのシリコン酸化膜の薄膜化(シリコン角部の尖
り)を抑制できることを確認した。
ン酸化膜はその成膜中にシリコン角部の近傍で大きな圧
縮応力が生じる。シリコン柱の場合にはシリコン柱の表
面からその内側に進む酸化膜成長によって圧縮応力が生
じ、トレンチの場合にはトレンチ内壁からその外側に進
む酸化膜成長によって圧縮応力が生じる。
膜中への酸化剤の拡散が圧縮応力により抑制される。し
たがって、酸化剤の拡散が律速するような成膜条件の場
合、シリコン角部での酸化レートの低下が顕著となる。
ンの酸化の場合、酸化初期では反応律速、酸化の進行と
ともに拡散律速に変わる。そのため、この種の酸化雰囲
気でのシリコン酸化の場合には、圧縮応力の影響が大き
く、そのためにシリコン角部の近傍のシリコン酸化膜の
薄膜化(シリコン角部の尖り)が顕在化する。
に比べて、シリコン酸化膜中の拡散が容易であり、その
ために上記圧縮応力による酸化剤のシリコン表面への供
給量の低下は起こり難いと考えられる。また、オゾン酸
化の場合、酸化剤は酸素ラジカルなので、同様に供給量
の低下は起こり難い。
ン酸化は、酸素酸化に比べて、酸化反応レートのシリコ
ン結晶面方位依存性が小さいことが分かる。すなわち、
シリコン基板の上面は(100)面、RIE加工した側
面は(110)面で構成されているが、それぞれの面上
の酸化膜厚の比が1に近くなっている。これは、酸化反
応レートがシリコン面密度にほとんど依存しないことを
意味しており、酸化種である酸素ラジカルの供給律速で
反応が進んでいるためと考えられる。一方、シリコン酸
窒化膜を酸化剤と窒化剤を含む雰囲気で形成した場合に
も、同様の成膜レートのシリコン結晶面方位依存性が小
さくなる現象が見られた。
するように、酸化レートの速い面方位は、窒化レートも
速いため、表面窒化による酸化レートの低下が起こっ
て、速い酸化レートが相殺されるためと考えられる。
うな作用効果を奏する酸化種を含む雰囲気中で酸化を行
えば、シリコン角部におけるシリコンおよび酸素を含む
絶縁膜(シリコン酸化膜、シリコン酸窒化膜)の薄膜化
による絶縁特性の劣化を効果的に防止できるようにな
る。
の実施の形態(以下、実施形態という)を説明する。
の実施形態に係るMOSキャパシタの製造方法を示す工
程断面図である。本実施形態は、MOSキャパシタのゲ
ート酸化膜に本発明を適用した例である。
基板1をエッチングしてSTIによる素子分離のための
トレンチ2を形成するとともに、シリコン柱3を形成す
る。図2に、この段階の鳥瞰図を示す。図1は、図2の
シリコン柱3を通り、トレンチ2の底面に対して垂直な
面における断面図である。
3の上部が露出するように、トレンチ2の内部をシリコ
ン酸化膜4で埋め込む。このようなシリコン酸化膜4を
形成するには、例えば、トレンチ2の内部を完全に埋め
込むように全面にシリコン酸化膜を形成した後、その上
部を希フッ酸を用いたエッチングにより除去すれば良
い。
式酸化炉にて、オゾン/酸素混合ガス(オゾン5%)を
導入しながら、850℃、40分、130Paの条件で
熱処理を行い、露出したシリコン柱3の表面に、厚さ4
nmのゲート酸化膜5を形成する。このとき、シリコン
柱3の上端角部でのゲート酸化膜5の薄膜化(シリコン
角部の尖り)は見られなかった。
技術で、高濃度のリンがドーピングされたポリシリコン
膜からなるゲート電極6をシリコン柱3上にゲート酸化
膜5を介して形成して、MOSキャパシタが完成する。
タを調べたところ、6MV/cmの動作電界を保証でき
ることを確認した。このような良好な値が得られた理由
は、本実施形態の製造方法によれば、シリコン柱3の上
端角部におけるゲート酸化膜5の薄膜化(シリコン角部
の尖り)を防止でき、同上端角部における電界集中を緩
和できた結果であるといえる。
シタの水平断面図を示す。これは図1(d)の点A−点
A’を通り、基板表面に水平な面による断面図である。
図から、この断面で見たシリコン柱3の上端角部におい
ても、ゲート酸化膜5の薄膜化(シリコン角部の尖り)
は見られないことが分かる。
の実施形態に係るMOSキャパシタの製造方法を示す工
程断面図である。本実施形態は、MOSキャパシタの製
造に用いる、チャネルイオン注入用のマスク酸化膜に本
発明を適用した例である。なお、図1と対応する部分に
は図1と同一符号を付してあり、詳細な説明は省略す
る。
施形態と同様に、素子分離のためのトレンチ2、シリコ
ン柱3を形成する。
式酸化炉にて、オゾンガスを導入しながら、900℃、
120分、10Paの条件で熱処理を行い、露出したシ
リコン柱3の表面に、厚さ8nmのマスク酸化膜7を形
成する。このとき、シリコン柱3の上端角部でのマスク
酸化膜7の薄膜化(シリコン角部の尖り)は見られなか
った。この後、同図(b)に示すように、リンイオン
(P+ )8をマスク酸化膜7を介してシリコン柱3に注
入する。
膜7を希フッ酸にて全て除去する。
ガス雰囲気で、800℃、60分、30kPaの条件で
熱処理を行い、露出したシリコン柱3の表面に厚さ2n
mのゲート酸窒化膜5ONを形成する。最後に、同図
(d)に示すように、高濃度のリンがドーピングされた
ポリシリコン膜からなるゲート電極6を形成して、MO
Sキャパシタが完成する。
タを調べたところ、5MV/cmの動作電界を保証でき
ることを確認した。このような良好な値が得られた理由
は、本実施形態の製造方法によれば、シリコン柱3の上
端角部におけるマスク酸化膜7の薄膜化(シリコン角部
の尖り)を防止でき、これによりマスク酸化膜7を除去
した後のシリコン柱3の上端角部の薄膜化(シリコン角
部の尖り)を防止でき、同上端角部における電界集中を
緩和できた結果であるといえる。
の実施形態に係るMOSキャパシタの製造方法を示す工
程断面図である。本実施形態は、MOSキャパシタの製
造に用いるパッド酸化膜に本発明を適用した例である。
パッド酸化膜は、STIによる素子分離のためのトレン
チの内部に埋め込まれた絶縁膜とシリコン基板との界面
状態を向上させて、素子の接合リークを低減する目的で
用いられる。なお、図1と対応する部分には図1と同一
符号を付してあり、詳細な説明は省略する。
態と同様に、素子分離のためのトレンチ2、シリコン柱
3を形成する。
式酸化炉にて、オゾン/酸素混合ガス(オゾン10%)
を導入しながら、950℃、60分、50Paの条件で
熱処理を行い、厚さ10nmのパッド酸化膜9をトレン
チ2の底面およびシリコン柱3の表面(上面、側面)に
形成する。このとき、シリコン柱3の上端角部でのパッ
ド酸化膜9の薄膜化(シリコン角部の尖り)は見られな
かった。
の内部を完全に埋め込むように全面にシリコン酸化膜4
をCVD法により形成する。
内に素子分離に必要なシリコン酸化膜4を残して残りの
不要なシリコン酸化膜4を希フッ酸を用いたエッチング
により除除する。このとき、同図(d)に示すように、
パッド酸化膜9の一部もエッチングされて、シリコン柱
3の上端角部が露出する。
ガス雰囲気で、900℃、30分、30kPaの条件で
熱処理を行い、露出したシリコン柱3の表面に、厚さ2
nmのゲート酸窒化膜5ONを形成する。最後に、同図
(e)に示すように、高濃度のリンがドーピングされた
ポリシリコン膜からなるゲート電極6を形成して、MO
Sキャパシタが完成する。
タを調べたところ、5MV/cmの動作電界を保証でき
ることを確認した。このような良好な値が得られた理由
は、本実施形態の製造方法によれば、シリコン柱3の上
端角部におけるパッド酸化膜9の薄膜化(シリコン角部
の尖り)を防止でき、これによりパッド酸化膜9の一部
除去後の同上端角部における電界集中の緩和を抑制でき
た結果であるといえる。
の実施形態に係るフラッシュメモリセルの製造方法を示
す工程断面図である。これはチャネル幅方向と平行な面
による断面図を示している。本実施形態は、フラッシュ
メモリセルの浮遊ゲート電極と制御ゲート電極との間の
電極間絶縁膜に本発明を適用した例である。
基板11の表面に素子分離絶縁膜12を形成し、この素
子分離絶縁膜12に囲まれたシリコン素子領域13の表
面に、厚さ8nmのトンネル酸化膜14を形成する。
ンがドーピングされたポリシリコン膜をCVD法により
全面に形成し、このポリシリコン膜をRIEで加工し
て、素子分離絶縁膜12上に乗り上げるように浮遊ゲー
ト電極15を形成する。このとき、浮遊ゲート電極15
にはほぼ直角の上端角部が形成される。
式酸化炉にて、オゾン/酸素混合ガス(オゾン5%)を
導入しながら、850℃、30分、130Paの条件で
熱処理を行い、厚さ3nmのシリコン酸化膜16を浮遊
ゲート電極15の表面に形成する。このとき、浮遊ゲー
ト電極15の角部でのシリコン酸化膜16の薄膜化(シ
リコン角部の尖り)は見られなかった。
内で連続して、一酸化窒素/テトラクロルシラン混合ガ
ス(流量比500/5sccm)を導入しながら、85
0℃、60分、200Paの条件で酸化を行い、厚さ5
nmのシリコン酸窒化膜17をシリコン酸化膜16上に
形成する。シリコン酸化膜16の場合と同様に、シリコ
ン酸窒化膜17にも薄膜化(シリコン角部の尖り)は見
られなかった。この結果、シリコン酸化膜16、シリコ
ン酸窒化膜17からなる厚さ8nmの積層構造の電極間
絶縁膜が形成される。
ーピングされたポリシリコン膜からなる制御ゲート電極
18、ソース拡散層、ドレイン拡散層を形成して、フラ
ッシュメモリセルが完成する。
タを調べたところ、電極間絶縁膜16,17の膜厚が8
nmと薄くても、十分な電荷保持特性が得られることを
確認した。このような良好な電荷保持特性が得られた理
由は、本実施形態の製造方法によれば、浮遊ゲート電極
15の上端角部における電極間絶縁膜16,17の薄膜
化(シリコン角部の尖り)を防止でき、同上端角部にお
ける電界集中を緩和できた結果であるといえる。
酸化プロセスを用いて、シリコン角部における薄膜化を
防止しているが、酸素ラジカル酸化プロセスを用いて
も、原理的には同様の効果がある。
ラジカルの発生位置からシリコン基板(ウェハ)位置ま
での酸素ラジカルの輸送時間が長いと、酸素ラジカルの
濃度が著しく減少してしまうため、多数枚のウェハを同
時に酸化するバッチ処理には向いていない。バッチ処理
の場合は、オゾン酸化プロセスが望ましい。
発明の第5の実施形態に係るDRAMトレンチキャパシ
タセルの製造方法を示す工程断面図である。
コン基板21(例えば、比抵抗10Ω・cm、結晶面
(100))の全面に厚さ10nmのシリコン酸化膜2
2を熱酸化法で形成する。この後、同図(a)に示すよ
うに、シリコン酸化膜22上に厚さ200nmのシリコ
ン窒化膜23、厚さ500nmのシリコン酸化膜24を
順次CVD法で形成する。
グラフィとエッチングを用いて、トレンチ25を形成す
る。次に同図(b)に示すように、トレンチ25の内壁
に厚さ5nmのシリコン酸化膜26を熱酸化法で形成し
た後、厚さ10nmのシリコン窒化膜27をCVD法で
全面に形成する。
5の途中の深さまでを充填するようにレジスト28を形
成し、このレジスト28をマスクにしてシリコン窒化膜
27をCDE(Chemical Dry Etching)法にてエッチン
グし、シリコン窒化膜27の露出部分を除去する。この
結果、トレンチ25の上端部のシリコン酸化膜26が露
出する。この後、レジスト28を除去する。
(N2 O)/酸素混合ガス雰囲気(亜酸化窒素50%)
で1000℃の酸窒化を行い、カラー絶縁膜と呼ばれる
厚さ20nmのシリコン酸窒化膜29をトレンチ25の
上端部(シリコン酸化膜26の露出部)に形成する。
化膜27を熱リン酸液を用いて除去し、続いてシリコン
酸化膜26を希フッ酸液を用いて除去する。このとき、
カラー絶縁膜であるシリコン酸窒化膜9の表面がエッチ
ングされて、その厚さは10nmになる。その後、同図
(e)に示すように、トレンチ25内壁のシリコン露出
表面に、周知の気相拡散法でn型不純物拡散層(プレー
ト電極)30を形成する。
絶縁膜としての厚さ5nmのシリコン窒化膜31をCV
D法で形成し、続いてストレージノード電極32となる
第1の砒素ドープポリシリコン膜をトレンチ25内を充
填するように全面に形成した後、CMP(Chemical Mec
hanical Polishing)とRIE(Reactive Ion Etchin
g)を用いて砒素ドープポリシリコン膜をエッチバック
し、ストレージノード電極32を形成する。
と希フッ酸液を用いたウエットエッチングによって、ト
レンチ25の上部のシリコン窒化膜31およびシリコン
酸窒化膜29を除去した後、これらの絶縁膜31,29
を除去して現れた基板部分にリンを斜めイオン注入し
て、n型不純物拡散層33を形成する。
トラップ34となる第2の砒素ドープポリシリコン膜を
トレンチ25内を充填するように全面に形成した後、C
MPとRIEを用いて第2の砒素ドープポリシリコン膜
をエッチバックし、埋め込みストラップ34を形成す
る。なお、埋め込みストラップ34中の燐を基板中に拡
散することによって、n型不純物拡散層33を形成して
も良い。
方法でSTI(Shallow Trench Isolation)のための素
子分離絶縁膜35、ゲート絶縁膜36、ゲート電極3
7、n型ソース・ドレイン拡散層38からなるMOSト
ランジスタを形成して、DRAMトレンチキャパシタセ
ルが完成する。
ー絶縁膜)29は、シリコン基板21との界面準位密度
が1×1011cm-2eV-1以下であり、n型ソース・ド
レイン拡散層38とシリコン基板21との間のリーク電
流に起因するデータ保持特性の劣化の問題は起こらない
ことを確認した。上記界面準位密度の値はシンター工程
前の値であり、シンター工程後には1×1010cm-2e
V-1以下となることを確認した。
同レベルの界面準位密度を実現できるが、シリコン角部
で薄膜化するなど断面形状に関して問題がある。断面形
状を改善するために、CVD酸化膜を使う従来技術もあ
るが、この場合には界面準位密度が高くなり(1×10
11cm-2eV-1以上)、界面準位密度に関して問題があ
る。
うに、膜厚が均一で、かつ尖った部分が無い断面形状を
有するシリコン酸窒化膜(カラー絶縁膜)を実現できる
ようになる。
由は、以下のように考えられる。酸素ガスや水蒸気ガス
によるシリコン基板の酸化反応レートには、シリコン結
晶面方位依存性があり、酸化膜厚が10nm程度までの
初期酸化領域では、例えば(110)面は(100)面
よりも1.5倍程度速いことが分かっている。
は、シリコン面密度の違いに起因すると説明されてお
り、上記1.5倍の違いは、(100)面のシリコン面
密度が(100)面より1.41倍大きいことを反映し
ていると考えられる(Philosophical Magazine B, 198
7, Vol. 55, No.2, p.131-145)。
ン基板を用いて、一酸化窒素ガス(NOガス)によるシ
リコン基板表面の窒化反応レートを調べたところ、図1
0、図11に示す結果が得られた。これらの図から、窒
化反応の場合にも、上記酸化反応の場合と同様に、シリ
コン面密度に起因した結晶面方位依存性があることが分
かる。具体的には、(110)面は(100)面よりも
1.4倍程度速いことが分かる。
よるシリコン基板の酸窒化反応レートを調べたところ、
(110)面と(100)面との差は1.1倍程度しか
ないことが分かった。
が小さい理由は、以下のように考えられる。亜酸化窒素
ガスによる酸窒化膜形成は、ガス分解生成物である酸素
ガスによる酸化反応と一酸化窒素ガスによる窒化反応が
同時進行して起こるといわれている。したがって、酸化
反応が起こりやすい結晶面は、窒化反応も起こりやすい
ので、一旦窒化反応が進行すると、それ以降の酸化反応
レートが低下して、結果的に、成膜レートの面方位依存
性は小さくなると考えられる。
行させることで、成膜レートの結晶面方位依存性を抑制
することが可能となる。
るシリコン酸化膜26の除去工程のように、後工程でシ
リコン酸窒化膜(カラー絶縁膜)29がエッチングされ
る場合には、成膜時のシリコン酸窒化膜(カラー絶縁
膜)29の膜厚を厚くしておくことが望ましい。
化膜(カラー絶縁膜)29の成膜後に追加酸化を行っ
て、シリコン酸窒化膜(カラー絶縁膜)29の仕上がり
膜厚を制御すると良い。
はさらに低くなるので、データ保持特性はさらに向上す
る。ここで、上記追加酸化は950℃以上の高温で行う
ことが望ましい。その理由は、成膜時の応力起因の成膜
レートの差を低減でき、シリコン酸窒化膜(カラー絶縁
膜)29の膜厚をより均一にできるからである。
の高温の水蒸気(H2 O)雰囲気で行うことが望まし
い。その理由は、シリコン酸窒化膜(カラー絶縁膜)2
9中の窒素が常に界面に移動するため、追加酸化時の膜
厚差が生じにくいためである。
(カラー絶縁膜)29の角部での薄膜化(くびれ形状の
ない内壁絶縁膜)を防止し、シリコン酸窒化膜(カラー
絶縁膜)29の膜厚均一化を実現しているが、図12に
示すように、シリコン酸窒化膜(カラー絶縁膜)29の
角部での膜厚化を実現することもできる。
は、例えば先に窒化をしてその後に酸化を行う方法があ
る。シリコン窒化膜の膜厚は、(110)面よりも(1
00)面の方が薄くなるため、窒化後の追加酸化により
(100)面の方が膜厚が厚くなり、その結果として図
12に示した形状のシリコン酸窒化膜を実現できる。
0)面にのみ窒化膜が残るようにしたり、あるいは窒化
後の酸化をオゾンや酸素ラジカルで行えば、角部でのシ
リコン酸窒化膜(カラー絶縁膜)29のさらなる膜厚化
が実現可能となる。
の電界集中を緩和でき、シリコン酸窒化膜(カラー絶縁
膜)29の絶縁破壊耐圧の向上やリーク電流の低減を実
現できる。
混合ガス雰囲気で成膜を行っているが、酸化剤と窒化剤
を含む雰囲気ならば良く、例えば亜酸化窒素雰囲気、一
酸化窒素(NO)/酸素混合ガス雰囲気等でも同様の効
果がある。また、酸化剤と窒化剤を含む雰囲気でなくと
も、成膜レートの基板面方位依存性の小さい雰囲気なら
ば良く、例えばオゾンまたは酸素ラジカルを含む雰囲気
での酸化でも同様の効果がある。
セスの特徴は以下の通りである。
0nm以上の厚い絶縁膜を形成するのに最も適してい
る。また、界面の電気的特性も良好である。
特性が良好である。
合条件をうまく選ぶと膜厚均一化を実現できる。また、
成膜温度が変わっても炉内のガス組成はあまり変わら
ず、プロセスの制御性が最も良い。
ロセス後の追加酸化プロセスは、膜厚均一化を実現で
き、また条件を選べばシリコン角部での厚膜化も可能で
ある。
6の実施形態に係るSGT(Surrounding Gate Transis
tor)の製造方法を示す工程断面図である。
リコン基板31(例えば、比抵抗10Ω・cm、結晶面
(100))の全面に厚さ10nmのシリコン酸化膜3
2を熱酸化法で形成する。この後、同図(a)に示すよ
うに、シリコン酸化膜32上に厚さ200nmのシリコ
ン窒化膜33をCVD法で形成する。
窒化膜33、シリコン酸化膜32、p型シリコン基板3
1をフォトリソグラフィとエッチングを用いてパターニ
ングし、トレンチを形成する。これにより、シリコン柱
が形成される。
チ式酸化炉にて、オゾン/酸素混合ガス(オゾン5%)
を導入しながら、900℃、10分、130Paの条件
で熱処理を行い、シリコン柱の側面およびトレンチの底
面にゲート酸化膜34を形成する。その後、同図(b)
に示すように、ゲート電極となるリンがドーピングされ
た厚さ100nmの多結晶シリコン膜35を全面に形成
する。
リコン膜35をフォトリソグラフィとRIEを用いてパ
ターニングし、シリコン柱を取り囲むゲート電極35を
形成する。ここで、ゲート電極25は紙面に対して垂直
方向に延びており、その延びた部分で後工程でゲート配
線のコンタクトが取られる。
35をマスクにして基板表面に砒素イオンを注入し、ト
レンチの底部にn型ソース拡散層36を形成した後、同
図(d)に示すように、全面に層間絶縁膜としてのシリ
コン酸化膜37をCVD法により形成する。なお、この
段階では砒素イオンの活性化(アニール)を行っていな
いので、n型ソース拡散層36は未完成である。すなわ
ち、n型ソース拡散層36はシリコン柱の下端部までは
延びていない。
ソグラフィと異方性エッチングを用いてシリコン酸化膜
37、シリコン窒化膜33、シリコン酸化膜32をパタ
ーニングし、シリコン柱の上面を露出させる。
の上面の露出面に砒素イオンを注入した後、1000
℃、10秒の活性化アニールを行って、砒素イオンを活
性化することによって、n型ソース層36を完成させる
とともに、シリコン柱の端まで延びたn型ドレイン拡散
層38を形成する。
Tech.Dig., p.222(1988)のFI
G.3、特願平5−201599)に従って、図示しな
いゲート配線、ソース配線およびドレイン配線を形成し
てSGTが完成する。
リコン基板31(シリコン柱)との界面準位密度が5×
1010cm-2eV-1以下であり、トランジスタ特性の低
下の問題は起こらないことを確認した。
ように、膜厚が均一で、かつ尖った部分が無い断面形状
を有するゲート酸化膜34を実現できるようになる。
方位依存性の小さい成膜方法ならば良く、酸化剤と窒化
剤を含む雰囲気での酸窒化でも同様の効果がある。
の膜厚均一化(くびれ形状のない表面絶縁膜)を実現し
ているが、例えば先に窒化をしてその後に酸化を行うと
いう法により、図15に示すように、ゲート絶縁膜34
としてのシリコン酸窒化膜の膜厚をシリコン柱の角部で
厚くすることもできる。図15に示した形状にすること
で、角部での電界集中を緩和でき、ゲート酸化膜34の
絶縁破壊耐圧の向上やリーク電流の低減化を実現でき
る。
るものではない。例えば、上記実施形態では、シリコン
角部を有する立体パターンとしてシリコン柱やトレンチ
の場合について説明したが、角部を有するシリコン球な
ど他の立体パターンにも本発明は適用できる。
シタ絶縁膜やゲート絶縁膜に適用した場合について説明
したが、本発明はチャネル領域下に短チャネル効果を抑
制するための空洞を有するMOSトランジスタの上記空
洞の内壁に形成する絶縁膜にも適用できる。
面と面の境では角部が存在する。多面体は、シリコン基
板の主面が(100)の場合には、{100}面群、
{110}面群、{111}面群、{311}面群、
{531}面群、{541}面群で構成されている。そ
のため、多面体の全ての面で酸化速度が同じなることは
なく、通常の酸素雰囲気による酸化では面によって膜厚
が薄くなる可能性がある。さらに、面と面の境である角
部でも膜厚が薄くなる可能性がある。しかし、本発明の
酸化種を用いれば一様な膜厚の絶縁膜を形成でき、部分
的な薄膜化を効果的に防止できるようになる。
で、種々変形して実施できる。
定の酸化種を含む雰囲気中で酸化を行うことによって、
シリコンからなる角部におけるシリコンおよび酸素を含
む絶縁膜(シリコン酸化膜、シリコン酸窒化膜)の薄膜
化による絶縁特性の劣化を効果的に防止できるようにな
る。
タの製造方法を示す工程断面図
瞰図
図
タの製造方法を示す工程断面図
タの製造方法を示す工程断面図
リセルの製造方法を示す工程断面図
チキャパシタセルの製造方法の前半を示す工程断面図
チキャパシタセルの製造方法の後半を示す工程断面図
NOアニール時間との関係を示す図
度と窒素面密度との関係を示す図
面図
方法を示す工程断面図
す図
面図
示す顕微鏡写真
微鏡写真
ード電極) 33…n型不純物拡散層(プレート電極) 34…埋め込みストラップ 35…素子分離絶縁膜 36…ゲート絶縁膜 37…ゲート電極 38…n型ソース・ドレイン拡散層
Claims (8)
- 【請求項1】シリコンからなり、角部を有する立体パタ
ーンを形成する工程と、 前記立体パターンの前記角部を含む領域をオゾンまたは
酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜を
形成する工程と、 前記シリコン酸化膜上に導電膜を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項2】シリコンからなり、角部を有する立体パタ
ーンを形成する工程と、 前記立体パターンの前記角部を含む領域をオゾンまたは
酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜を
形成する工程と、 前記角部を含む領域上の前記シリコン酸化膜を除去する
工程と、 前記シリコン酸化膜を除去した領域上に第1絶縁膜を形
成する工程と、 前記第1絶縁膜上に導電膜を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項3】前記シリコン酸化膜を介して前記立体パタ
ーンにイオンを注入し、次に前記シリコン酸化膜の全て
を除去し、次に前記第1絶縁膜を形成することを特徴と
する請求項2に記載の半導体装置の製造方法。 - 【請求項4】前記立体パターン上に前記シリコン酸化膜
を介して第2絶縁膜を堆積することで前記立体パターン
の表面を平坦化し、次に前記角部が露出するまで前記第
2絶縁膜および前記シリコン酸化膜の表面を後退させ、
次に前記シリコン酸化膜を除去した領域上に前記第1絶
縁膜を形成することを特徴とする請求項2に記載の半導
体装置の製造方法。 - 【請求項5】前記立体パターンは、シリコン基板に形成
された凹凸パターンであり、この凹凸パターンの凹部が
トレンチであることを特徴とする請求項1ないし請求項
4のいずれか1項に記載の半導体装置の製造方法。 - 【請求項6】シリコンからなり、角部を有する立体パタ
ーンを形成する工程と、 前記立体パターンの前記角部を含む領域をオゾンまたは
酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜を
形成する工程と、 前記立体パターンの前記角部を含む領域上に絶縁膜を形
成する工程と、 前記絶縁膜上に導電膜を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項7】前記立体パターンは、シリコン基板上にパ
ターニングされたシリコン膜が設けられてなる凹凸パタ
ーンであることを特徴とする請求項6に記載の半導体装
置の製造方法。 - 【請求項8】シリコン基板にトレンチまたはシリコン柱
を形成する工程と、 酸化剤および窒化剤を含む雰囲気、オゾンを含む雰囲
気、または酸素ラジカルを含む雰囲気での熱処理によ
り、前記トレンチの内壁または前記シリコン柱の表面に
シリコン酸窒化膜またはシリコン酸化膜を形成する工程
と、 前記シリコン酸窒化膜またはシリコン酸化膜上に導電膜
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
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JP12247599A JP3983923B2 (ja) | 1999-04-28 | 1999-04-28 | 半導体装置の製造方法 |
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US6436765B1 (en) * | 2001-02-09 | 2002-08-20 | United Microelectronics Corp. | Method of fabricating a trenched flash memory cell |
JP2005129632A (ja) * | 2003-10-22 | 2005-05-19 | National Institute Of Advanced Industrial & Technology | Mosfet型半導体装置の製造方法 |
JP2006100382A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2006253623A (ja) * | 2005-03-10 | 2006-09-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
JP2007251132A (ja) * | 2006-02-16 | 2007-09-27 | Toshiba Corp | Monos型不揮発性メモリセル、不揮発性メモリおよびその製造方法 |
JP2008053412A (ja) * | 2006-08-24 | 2008-03-06 | Sharp Corp | 半導体装置および半導体装置の製造方法および携帯電子機器 |
JP2008193107A (ja) * | 2008-02-18 | 2008-08-21 | Toshiba Corp | 半導体装置の製造方法 |
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-
1999
- 1999-04-28 JP JP12247599A patent/JP3983923B2/ja not_active Expired - Fee Related
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US6436765B1 (en) * | 2001-02-09 | 2002-08-20 | United Microelectronics Corp. | Method of fabricating a trenched flash memory cell |
JP2005129632A (ja) * | 2003-10-22 | 2005-05-19 | National Institute Of Advanced Industrial & Technology | Mosfet型半導体装置の製造方法 |
JP2006100382A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2006253623A (ja) * | 2005-03-10 | 2006-09-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
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JP2008053412A (ja) * | 2006-08-24 | 2008-03-06 | Sharp Corp | 半導体装置および半導体装置の製造方法および携帯電子機器 |
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