JP2008193107A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置を構成する素子の微細化を進めつつ製造不良や動作上の信頼性不良の低減と素子間の特性ばらつきの低減とを実現する半導体装置の製造方法を提供すること。
【解決手段】シリコン層１４上にシリコン窒化膜７を含む絶縁層を形成する工程と、形成された絶縁層上に第２のシリコン層１０を形成する工程と、所定領域のシリコン層、絶縁層、第２のシリコン層を選択的に除去して溝を形成する工程と、溝の形成により露出されたシリコン層、絶縁層、第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層１５に変える工程とを有する。
【選択図】図２

Description

本発明は、シリコン窒化膜を含む膜を絶縁や電荷蓄積のため用いる半導体装置を製造すする方法に係り、特に、半導体装置を構成する素子の微細化を進めつつ不良発生低減、素子間の特性ばらつき低減を実現するのに適する半導体装置の製造方法に関する。

まず、シリコン窒化膜およびシリコン酸化膜の積層構造を有する膜を絶縁のため用いる半導体装置の例として、ＯＮＯ積層膜（トップシリコン酸化膜／シリコン窒化膜／ボトムシリコン酸化膜の３層膜）を電極間絶縁膜として使うフラッシュメモリを取り上げ説明する。このようなメモリとして、そのそれぞれの素子のチャネル方向（チャネルをキャリアが流れる方向）の断面構造が図８に示すようなものとなるメモリを挙げることができる。

同図に示すように、この断面構造は、半導体基板１０１にソース・ドレインとして機能する拡散層１０２が形成され、その間の基板１０１領域がチャネルとなる。チャネル上を含め基板１０１上には絶縁膜１０４が形成され、さらにその上に、拡散層１０２上に重なりを伴って多結晶シリコンからなる浮遊ゲート電極１０５が形成されている。浮遊ゲート電極１０５の上には電極間絶縁膜としてのＯＮＯ膜１０６が形成され、ＯＮＯ膜１０６の上には多結晶シリコンからなる制御ゲート電極１０７および例えばタングステンシリサイドからなる制御ゲート電極１０８が積層的に形成されている。

制御ゲート電極１０８の上にはシリコン酸化膜からなる電極加工マスク１０９が、チャネル方向の隣接素子との間の浮遊ゲート電極１０５、ＯＮＯ膜１０６、制御ゲート電極１０７、制御ゲート電極１０８を加工・除去するためのマスクとして機能したあと取り払われずに残され存在する。浮遊ゲート電極１０５、ＯＮＯ膜１０６、制御ゲート電極１０７、制御ゲート電極１０８の図に示す側壁は、サイドウォール酸化膜１０３により覆われ、また、以上説明した、半導体基板１０１、拡散層１０２、絶縁膜１０４、浮遊ゲート電極１０５、ＯＮＯ膜１０６、制御ゲート電極１０７、制御ゲート電極１０８、電極加工マスク１０９、サイドウォール酸化膜１０３を除く空間を埋めるように例えばＢＰＳＧ（boro-phospho silicate glass）膜からなる埋め込み絶縁膜１１０が形成されている。

図８に示す構造は、紙面に垂直の方向には、ＯＮＯ膜１０６、制御ゲート電極１０７、制御ゲート電極１０８、電極加工マスク１０９、埋め込み絶縁膜１１０が連続して形成される。これは、紙面に垂直の方向に位置する隣りの素子との関係からである。

サイドウォール酸化膜１０３を形成する目的は、浮遊ゲート電極１０５や制御ゲート電極１０７のＯＮＯ膜１０６側端部の図に示す側壁側形状を丸めて、その端部の電界集中を緩和するため、および、メモリ素子を構成するゲート電極１０５、１０７、１０８や絶縁膜１０６、１０４へ埋込み絶縁膜１１０から不純物が拡散するのを防止するためである。サイドウォール酸化膜１０３の形成は、例えば、酸素や水蒸気による熱酸化法によりなされる。

しかし、この熱酸化法を用いると、ＯＮＯ膜１０６を構成するシリコン窒化膜層が酸化されにくくかつ酸化による他の側壁部分の体積増加により、図示するように、シリコン窒化膜層の側壁部がくびれた形状になってしまう。このため、素子の微細化とともに、チャネル方向に隣り合う素子間に埋め込む絶縁膜１１０（通常はＢＰＳＧ膜）の膜中にボイド（空隙）１１０ａが生じるようになりやすい。このようなボイド１１０ａが生じると、拡散層１０２に接する導電性のコンタクトブラグを垂直方向に形成する際に、ボイド１１０ａにその導電物質が漏れて導電領域が形成されるため、素子分離方向（図８の紙面に垂直方向）に隣り合うコンタクトブラグがショートするという問題がある。

また、埋込み絶縁膜１１０からホウ素、リン等（そのほかにもＢＰＳＧ膜形成時の原料ガスに含まれていた水素や炭素、あるいはＢＰＳＧ膜の吸湿性から水等）の不純物が電極間絶縁膜（ＯＮＯ膜１０６）中に拡散するため、ＯＮＯ膜１０６の絶縁性が低下して、メモリ素子の電荷保持特性が劣化するという問題もある。

さらに別の問題点を図９を参照して説明する。図９は、図８に示した構造におけるＯＮＯ膜１０６の左右方向側壁側端部付近を示す図である。同図において、図８と対応する部分には同一番号を付してある。ＯＮＯ膜１０６は、サイドウォール酸化時に、ゲート電極１０５、１０７の表面から酸化層が成長しシリコン窒化膜層を大きく挟むため、これにより生じる応力によつて、図９に示すようにシリコン窒化膜層の端部が折れてクラックが生じそこにボイド（空隙）１０６ａまたはシリコン酸化膜が形成される場合がある。このため、素子の微細化とともにメモリ素子のカッブリング比のばらつきが大きくなり、書き込み／消去特性の素子間ばらつきを増大させるという問題がある。

なお、上記従来技術におけるサイドウォール酸化膜１０３の形成方法としては、タングステンシリサイドの制御ゲート電極１０８の側壁における酸化が異常とならないよう、浮遊ゲート電極１０５、ＯＮＯ膜１０６、制御ゲート電極１０７、制御ゲート電極１０８の積層構造の図に示す側壁をＣＶＤ（chemical vapor deposition）酸化膜で覆った後に、酸素や水蒸気による熱酸化を追加するという方法もある。しかし、この場合でも、浮遊ゲート電極１０５や制御ゲート電極１０７のＯＮＯ膜１０６側端部の図に示す側壁側形状を十分に丸めようとすると、シリコン窒化膜層の側壁部がくびれた形状になったり、シリコン窒化膜層の端部が折れたりすることについては何ら変わらない。

次に、シリコン窒化膜およびシリコン酸化膜の積層構造を有する膜を電荷蓄積のため用いる半導体装置の例として、ＭＯＮＯＳ（metal-ONO-semiconductor）メモリ素子について説明する。上記で説明した問題と同種の問題は、ゲート絶縁膜先作りのセルフアラインＳＴＩ（shallow trench isolation）プロセスを用いて形成された、このようなＭＯＮＯＳ素子においても起きている。これを図１０を参照して説明する。図１０は、従来技術によってＭＯＮＯＳ素子を製造する場合の途中経過であって、ゲート配線を形成する前で素子分離がされた状態を示す断面図である。同図の紙面に垂直の方向であってシリコン基板２０１のＯＮＯ膜２０２に接する部位にチャネルとなるべき領域が存在する。

シリコン基板２０１の上にトップシリコン酸化膜／電荷蓄積用シリコン窒化膜／トンネル酸化膜からなるＯＮＯ膜２０２が形成され、さらにその上に多結晶シリコンからなるゲート電極２０３、シリコン窒化膜からなるＣＭＰ（chemical mechanical polishing）ストッパー膜２０４、シリコン酸化膜からなる素子分離用溝加工マスク２０５が積層構造になっている。この積層構造は、素子分離用絶縁膜２０７によりチャネルと垂直方法に隣りの素子のそれと分離される。素子分離用絶縁膜２０７は、素子分離用溝加工マスク２０５によりＣＭＰストッパー膜２０４、ゲート電極２０３、ＯＮＯ膜２０２、およびシリコン基板２０１を加工・除去して形成されたトレンチ（素子分離用溝）を埋めるようにして形成されたものである。

素子分離用絶縁膜２０７の形成前であってトレンチの形成後において、その側壁には側壁酸化膜２０６が形成される。この側壁酸化膜２０６の形成は、シリコン基板２０１やゲート電極２０３のＯＮＯ膜２０２側端部のトレンチ側形状を丸めて電界集中を緩和するため、およびシリコン基板２０１表面の上記加工・除去のダメージを回復するためのものである。このための方法として、従来、酸素や水蒸気による熱酸化が採られている。

しかし、この熱酸化法を用いると、ＯＮＯ膜２０２を構成するシリコン窒化膜層が酸化されにくくかつ酸化による他の側壁部分の体積増加により、図示のように、シリコン窒化膜層の側壁部がくびれた形状になってしまう。このため、素子の微細化とともに素子分離用溝に素子分離用絶縁膜（通常はシリコン酸化膜）２０７を埋め込むと紙面に垂直の方向に広がりをもって絶縁膜２０７中にボイド２０７ａが生じるようになる。したがって、図示の後工程においてＣＭＰストッパー膜２０４から上が除去されて、図上左右方向にゲート電極２０３を接続する配線が形成されるときに、導電性の配線材料がボイド２０７ａに漏れてチャネル方向（図１０の紙面に垂直方向）に隣り合う配線がショートするという問題が生じる。

さらに、側壁酸化時に生じる応力によって、図９に示したのと同様に、ＯＮＯ膜２０２の電荷蓄積用シリコン窒化膜層のトレンチ側端部が折れてクラックが生じそこにボイドまたはシリコン酸化膜が形成される場合があり、素子の微細化とともにメモリ素子の書き込み／消去特性の素子間ばらつき（しきい値のばらつきなど）が生じるという問題もある。これは、さらに、シリコン窒化膜層の素子中央部と素子端部とでの蓄積電荷密度を異ならしめ、一様な電荷蓄積と放出がなされなくなるため素子の誤書き込み／誤消去不良が生じる原因になる。

本発明は、上記した事情を考慮してなされたもので、シリコン窒化膜を含む膜を絶縁や電荷蓄積のため用いる半導体装置を製造する方法において、半導体装置を構成する素子の微細化を進めつつ製造不良や動作上の信頼性不良の低減と素子間の特性ばらつきの低減とを実現する半導体装置の製造方法を提供することを目的とする。

本発明の一態様に係る半導体装置の製造方法は、シリコン層上にシリコン窒化膜を含む絶縁層を形成する工程と、前記形成された絶縁層上に第２のシリコン層を形成する工程と、所定領域の前記シリコン層、前記絶縁層、前記第２のシリコン層を選択的に除去して溝を形成する工程と、前記溝の形成により露出された前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える工程とを有することを特徴とする。

また、本発明の別の態様に係る半導体装置の製造方法は、シリコン層上にシリコン窒化膜を含む絶縁層を形成する工程と、前記形成された絶縁層上に第２のシリコン層を形成する工程と、所定領域の前記シリコン層、前記絶縁層、前記第２のシリコン層を選択的に除去して溝を形成する工程と、前記溝の形成により露出された前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を熱酸化により酸化する工程と、前記酸化により形成された酸化層をエッチング除去する工程と、前記エッチング除去により露出された前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える工程とを有することを特徴とする。

また、本発明のさらに別の態様に係る半導体装置の製造方法は、シリコン層上にシリコン窒化膜を含む絶縁層を形成する工程と、前記形成された絶縁層上に第２のシリコン層を形成する工程と、前記形成された絶縁層、第２のシリコン層を貫き前記シリコン層に溝を形成する工程と、前記溝の形成により露出された前記絶縁層のシリコン窒化膜の側壁をエッチングにより後退させる工程と、前記エッチングがされたシリコン窒化膜を含む前記絶縁層の側壁、前記溝の形成により露出された前記シリコン層および前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化する工程とを有することを特徴とする。

また、本発明のさらに別の態様に係る半導体装置の製造方法は、シリコン層上にシリコン窒化膜を含む絶縁層を形成する工程と、前記形成された絶縁層上に第２のシリコン層を形成する工程と、前記形成された絶縁層、第２のシリコン層を貫き前記シリコン層に溝を形成する工程と、前記溝の形成により露出された前記絶縁層のシリコン窒化膜の側壁をエッチングにより後退させる工程と、前記エッチングがされたシリコン窒化膜を含む前記絶縁層の側壁、前記溝の形成により露出された前記シリコン層および前記第２のシリコン層の側壁を酸素または水蒸気を含む雰囲気で酸化する工程とを有することを特徴とする。

また、本発明のさらに別の態様に係る半導体装置の製造方法は、シリコン層上に、シリコン窒化膜を含み上層および／または下層が酸化膜からなる絶縁層を形成する工程と、前記形成された絶縁層上に第２のシリコン層を形成する工程と、前記形成された絶縁層、第２のシリコン層を貫き前記シリコン層に溝を形成する工程と、前記溝の形成により露出された前記絶縁層を構成する前記酸化膜の側壁をエッチングにより後退させる工程と、前記シリコン層または前記第２のシリコン層の前記絶縁層を構成する前記酸化膜に接する側の面の前記溝側端部かどを丸め加工する工程と、前記エッチングがされた酸化膜を含む前記絶縁層の側壁、および前記丸め加工された前記シリコン層および前記第２のシリコン層の側壁に酸化膜を堆積形成する工程とを有することを特徴とする。

本発明によれば、シリコン窒化膜を含む膜を絶縁や電荷蓄積のため用いる半導体装置を製造する方法において、半導体装置を構成する素子の微細化を進めつつ製造不良や動作上の信頼性不良の低減と素子間の特性ばらつきの低減とを実現することができる。

本発明の実施態様においては、シリコン層および第２のシリコン層の絶縁層に接する側の面のシリコン酸化膜層側端部かどの丸まりを、曲率半径として絶縁層の酸化膜換算膜厚の１／５以上にすることから、上記２つのシリコン層の端部における電界集中が緩和され、高速動作させたときの信頼性不良発生を問題ない水準にすることができる。さらに、シリコン酸化膜層間の絶縁層水準における第２の絶縁層の幅を、シリコン酸化膜層間の第２の絶縁層の最小幅の１．０５倍以下とほとんどくびれのない形状にすることから、第２の絶縁層を形成するときにその中にボイド発生がない。よって、製造過程でボイドに導電物質が漏れることによる半導体装置としてのショート発生を防止できる。

したがって、半導体装置を構成する素子の微細化を進めつつ製造不良や動作上の信頼性不良の低減が実現できる。なお、酸化膜換算膜厚とは、２つのシリコン層に挟まれる上記絶縁層（シリコン窒化膜を含む積層膜）としての容量値と等しい容量値を有する酸化膜のみからなる絶縁層の膜厚をいう。これは、以下でも同様である。上記のように、「シリコン層および第２のシリコン層の絶縁層に接する側の面のシリコン酸化膜層側端部かどの丸まりが、曲率半径として絶縁層の酸化膜換算膜厚の１／５以上」であると、丸まりのない平坦部に対して上記端部かどでの最大電界は３倍以下となることは、シミュレーションなどを活用すると容易に導出できる。このように最大電界を抑制する構造を実現し、かつ第２の絶縁層にボイドを発生させない構造を実現することができる。なお、上記で、「１．０５倍以下」には、１倍以下も含む。１倍以下は、すなわちくびれではなく膨らみとなるが、１倍に近いことによりボイドが発生しないことには変わりがないからである。

また、上記において、「シリコン層および第２のシリコン層の絶縁層に接する側の面のシリコン酸化膜層側端部かどの丸まりが、曲率半径として絶縁層の酸化膜換算膜厚の１／２以上」となるようにして、なお信頼性不良発生を抑制する構造にすることも可能である。この場合には、丸まりのない平坦部に対して上記端部かどでの最大電界は２倍以下となる。これもシミュレーションなどを活用すると容易に導出できる。最大電界が２倍以下となることにより一層、高速動作に適する。

また、実施態様としては、シリコン層または第２のシリコン層のシリコン酸化膜層側の側壁からのシリコン窒化膜の突起量を、シリコン窒化膜の膜厚よりも小さくすることができ、シリコン酸化膜層の形成時の応力によりシリコン窒化膜端部が折れることが構造的になくせる。よって、シリコン窒化膜を含む膜の機能性を一定に保つことが可能になり、素子としての特性ばらつきが抑制される。

したがって、半導体装置を構成する素子の微細化を進めつつ動作上の信頼性不良の低減と素子間の特性ばらつきの低減とが実現できる。すなわち、最大電界を抑制する構造を実現し、かつシリコン窒化膜層にクラックを発生させない構造を実現することができる。なお、上記で、「前記シリコン酸化膜層側の側壁からの前記シリコン窒化膜の突起量が、前記シリコン窒化膜の膜厚よりも小さくする」は、この定義による突起量がマイナスであってもよい。シリコン酸化膜層の形成時の応力によりシリコン窒化膜端部が折れることが構造的になくなることについては同じだからである。

また、ここでも、「シリコン層および第２のシリコン層の絶縁層に接する側の面のシリコン酸化膜層側端部かどの丸まりが、曲率半径として絶縁層の酸化膜換算膜厚の１／２以上」となるようにして、なお信頼性不良発生を抑制する構造にすることも可能である。

また、実施態様として、酸素ラジカルを含む雰囲気で酸化することにより、上記端部かどの形状を丸め、かつシリコン窒化層の側壁にも酸化を及ぼすことができる。したがって、シリコン窒化膜の部分がくびれにならず、かつ、シリコン層および第２のシリコン層が酸化された部分が大きくシリコン窒化膜を挟むこともなくなる。よって、第２の絶縁層にボイドが発生せず、シリコン窒化膜層にクラックが発生しない。

これにより、素子の微細化を進めつつ製造不良や動作上の信頼性不良の低減と素子間の特性ばらつきの低減とを実現する半導体装置を製造することができる。

なお、酸素ラジカルを含む雰囲気で酸化するには、プロセス装置内に酸素と水素と導入しこれらを反応させて酸素ラジカルを発生する方法のほか、同装置内にオゾンを導入して酸素ラジカルを発生させてもよく、またあらかじめ酸素ガス中で放電を行うことにより酸素ラジカルを発生させてこれをプロセス装置内に導入するようにしてもよい。

また、実施態様として、酸素ラジカルを含む雰囲気で酸化する前に一旦側壁を熱酸化し、形成された酸化層をエッチング除去してシリコン層および第２のシリコン層の側壁面を後退させておくこともできる。これによれば、酸素ラジカルによる酸化の結果として、シリコン窒化膜の端部におけるくびれを一層なくすことができる。酸素ラジカルによる酸化膜形成の速度がシリコン層とシリコン窒化膜とで異なることから、より酸化されやすくその結果体積増加するシリコン層をあらかじめ後退させておくからである。

また、シリコン窒化膜を含む膜を電荷蓄積膜として用いる実施態様において、シリコン層および第２のシリコン層の絶縁層に接する側の面のシリコン酸化膜層側端部かどの最大電界を抑制する構造を実現し、かつシリコン窒化膜層にクラックを発生させない構造および上記溝に第２の絶縁層を満たすように形成する際にボイドを発生させない構造を実現することができる。

すなわち、酸素ラジカルを含む雰囲気で酸化することにより、または、丸め加工をすることにより、上記端部かどの形状を丸め、かつシリコン窒化層の側壁にも酸化層を形成する。したがって、シリコン窒化膜の部分がくびれにならず、かつ、シリコン層および第２のシリコン層が酸化された部分が大きくシリコン窒化膜を挟むこともなくなる。よって、第２の絶縁層にボイドが発生せず、シリコン窒化膜層にクラックが発生しない。

これにより、素子の微細化を進めつつ製造不良や動作上の信頼性不良の低減と素子間の特性ばらつきの低減とを実現する半導体装置を製造することができる。

なお、シリコン窒化膜層でのクラック発生をより抑えることと、第２の絶縁層でのボイド発生をより抑えることとは、いずれかを重点的になすことができる。

また、好ましい実施態様として、酸素ラジカルを含む雰囲気で酸化する工程が、酸素と水素との反応で生じる酸素ラジカルを用い、かつ酸素ラジカルを含む雰囲気で酸化する工程のあとにこの酸化温度よりも高い温度でアニールする工程をさらに有する、としてもよい。

酸素と水素との反応で生じる酸素ラジカルによって酸化すると、酸化温度を高く設定することができ、酸化膜の粘性流動性によりシリコン窒化膜の端部近辺のくびれをより小さくすることができる。また、酸素ラジカルによる酸化のあとその温度より高い温度でアニールすることにより、酸化時雰囲気の水素や水蒸気による副作用を回復することができる。副作用には、シリコン窒化膜を含む絶縁膜以外の部位に形成された絶縁膜の膜質が劣化する等が発見されている。したがって、このような絶縁膜を有する半導体装置に有用である。

また、好ましい実施態様として、酸素ラジカルを含む雰囲気で酸化する工程に先立ちＣＶＤ酸化膜形成を行う工程をさらに有する、とすることができる。これにより、第２のシリコン層の上にタングステンシリサイド層を有する半導体装置の場合などに、タングステンシリサイド層が酸素ラジカルにより異常酸化されるのを防止することがきる。

以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。

（実施の形態１）図１、図２は、本発明を、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極を有する不揮発性メモリ素子に適用した場合の一実施形態を示すプロセス図である。図１（ａ）、（ｂ）、（ｃ）、図２（ａ）、（ｂ）の順にプロセスが進行する。図１各図には、メモリ素子の直交する２断面を左右に並べて示し、図２各図には、簡単のためチャネル方向（チャネルをキャリアが流れる方向）の断面のみを示す。

まず、図１（ａ）に示すように、メモリ素子を構成するトランジスタのしきい値制御のためにホウ素がドーピングされているシリコン基板１の表面に、トンネル絶縁膜となる厚さ１０ｎｍのシリコン酸化膜２を熱酸化法で全面に形成後、浮遊ゲート電極となる厚さ１００ｎｍのリンドープトポリシリコン層３をＣＶＤ法で全面に形成する。

その後、レジスト（図示せず）をマスクに素子分離用の深さ２００ｎｍの溝４ をＲＩＥ（reactive ion etching）法で形成し、溝４を含め全面にＣＶＤ法でシリコン酸化膜５を形成する。そして、形成されたシリコン酸化膜５をＣＭＰ法で平坦化し、さらに希フッ酸処理でシリコン酸化膜５の表面を除去して、リンドープトポリシリコン層３の側面が５０ｎｍ露出するようにする。

次に、図１（ｂ）に示すように、ＣＶＤ法を用いて、厚さ５ｎｍのボトムシリコン酸化膜６、厚さ１０ｎｍのシリコン窒化膜７、厚さ５ｎｍのトップシリコン酸化膜８を順次全面に堆積する。かくて、３層の絶縁膜からなる電極間絶縁膜（ＯＮＯ膜）９が形成される。なお、このシリコン窒化膜７層の堆積は、例えば、ジクロルシランとアンモニアを原料ガスとして７００℃、５０Ｐａの条件で行うことができる。さらに、制御ゲート電極となる厚さ１００ｎｍのリンドープトポリシリコン層１０、厚さ５０ｎｍのタングステンシリサイド層１１を、ＣＶＤ法で全面に堆積し、続いて、電極加工マスクとなる厚さ１５０ｎｍのＴＥＯＳ（tetraethylorthosilicate）膜１２を、ＣＶＤ法で全面に堆積する。

次に、図１（ｃ）に示すように、ＴＥＯＳ膜１２、タングステンシリサイド層１１、リンドープトポリシリコン層１０、電極間絶縁膜（ＯＮＯ膜）９、リンドープトポリシリコン層３を順次ＲＩＥ加工して、制御ゲート電極１３、浮遊ゲート電極１４を形成する。このうち、タングステンシリサイド層１１、リンドープトポリシリコン層１０、電極間絶縁膜（ＯＮＯ膜）９、リンドープトポリシリコン層３の加工・除去は、始めにパターニングされるＴＥＯＳ膜１２がマスクとなる。

次に、図２（ａ）に示すように、ランプ加熱方式の枚葉式酸化炉内に被処理シリコン基板全体を搬入した後、例えば、同炉内に酸素と水素の混合ガス（酸素５０％）を導入しながら、１０００℃、３０秒、１ｋＰａの条件で熱処理を行い、制御ゲート電極１３、電極間絶縁膜（ＯＮＯ膜）９、浮遊ゲート電極１４の側壁を酸化して、厚さ２０ｎｍ程度のサイドウォール酸化膜１５を形成する。この酸化の主な酸化種は、シリコン基板の、ガスにさらされた露出面近傍での酸素と水素の反応で生じる酸素ラジカルであると考えられる。

そして、図２（ｂ）に示すように、制御ゲート電極１３をマスクにヒ素をイオン注入して、ソース・ドレイン拡散層１６を形成し、また、隣り合う素子間にＢＰＳＧ膜１７を埋め込む。その後は、周知の技術を適用して配線を形成し、この実施形態に係る不揮発性メモリ素子を完成することができる。

この実施形態によるメモリ素子の電極間絶縁膜（ＯＮＯ膜）９端部近傍の状態を図３（ａ）に示す。図３（ａ）は、上記の説明のようにして完成された不揮発性メモリ素子における電極間絶縁膜（ＯＮＯ膜）９のサイドウォール酸化膜１５側端部の拡大写真を線図化して示す図である。同図において、すでに説明した部分と同一の対応部分には同一の番号を付してある。また、図３（ｂ）は、比較例であって、酸素ガスのみでサイドウォール酸化膜を形成した場合の同一相当部位の写真を線図化したものである。図３（ｂ）において、符号は、３００を引くことにより図３（ａ）における相当部位に一致する。なお、これらの図のもととなる写真は、完成されたメモリ素子を薄片化して試料とし、顕微対象として、例えば透過型電子顕微鏡に載置し像を撮影することにより得られる。

図３（ａ）に示すように、この実施形態では、シリコン層である浮遊ゲート電極１４および第２のシリコン層であるリンドープトポリシリコン層１０の電極間絶縁膜（ＯＮＯ膜）９に接する側の面のサイドウォール酸化膜１５側端部かどが、酸素ラジカル酸化を用いて酸化されることにより丸まった形状（図上ｒで示す）になっており、かつ、シリコン窒化膜層７の端部も酸化されて浮遊ゲート電極１４またはポリシリコン層１０のサイドウォール酸化膜１５側の側壁からのシリコン窒化膜７の突起量がほとんどなくなっていることがわかる。さらには、シリコン窒化膜層７側壁部のくびれ形状も改善されていることがわかる。

このため、素子の高電界動作（高速動作）を保証しつつ、シリコン窒化膜層７端部のクラック発生に起因する不良を回避できる。また、埋込み酸化膜中のボイド発生率も低減できる。

なお、比較例では、浮遊ゲート電極３１４およびリンドープトポリシリコン層３１０の電極間絶縁膜３０９に接する側の面のサイドウォール酸化膜３１５側端部かどを十分に丸めることを条件とすると、サイドウォール酸化膜層３１５とＢＰＳＧ膜３１７を介した隣りの素子のサイドウォール酸化膜層３１５との間の電極間絶縁膜３０９水準におけるＢＰＳＧ膜３１７の幅は、ＢＰＳＧ膜３１７の最小幅の１．１倍程度が限度であり、端部かどの丸めとくびれ形状回避とが両立しない。さらには、上記端部かどを十分に丸めることを条件とすると、浮遊ゲート電極１４またはポリシリコン層１０のサイドウォール酸化膜１５側の側壁からのシリコン窒化膜７の突起量がシリコン窒化膜７の膜厚より大きくなり（すなわちクラック発生の頻度が増加し）、端部かどの丸めと上記突起量縮減とが両立しない。

本実施形態では、シリコン窒化膜層７の密度（単位体積あたりの質量）を変えることによって、仕上がり形状（くびれ形状）を制御することができる。高密度のシリコン窒化膜を使えば、酸素ラジカル酸化時の体積膨張率が増加するので、側壁部のくびれ形状がより改善される。一方、低密度のシリコン窒化膜を使えば、酸素ラジカル酸化時のシリコン窒化膜の消費量が増加するので、浮遊ゲート電極１４またはポリシリコン層１０のサイドウォール酸化膜１５側の側壁からのシリコン窒化膜７の突起量がより低減される。したがって、クラック発生とボイド発生とが両者ともほどよく減ずるようにシリコン窒化膜層７の密度を変えるべく構成原子（Ｓｉ、Ｎ）の割合や微量不純物濃度を変化させ得る。このためには、上述したシリコン窒化膜層７を形成する原料ガスの割合や原料ガスの種類、またはプロセス条件を変えればよい。

また、浮遊ゲート電極１４およびリンドープトポリシリコン層１０の電極間絶縁膜９に接する側の面のサイドウォール酸化膜１５側端部における電界集中を抑制するには、その端部かどの曲率半径を電極間絶縁膜９の酸化膜換算膜厚の１／５以上にするのが望ましい。こうすることで、シリコン層１４、１０の上記端部の最大電界が平坦部の３倍以下となり、この実施形態では、メモリ素子を高電界動作させたときの信頼性不良発生率は問題ないレベルとなる。

さらに望ましくは、上記端部かどの曲率半径を電極間絶縁膜９の酸化膜換算膜厚の１／２以上にするのがよい。こうすることで、シリコン層１４、１０の上記端部の最大電界が平坦部の２倍以下となり、この実施形態では、メモリ素子を高電界動作させたときに、シリコン層１４、１０の上記端部の電界集中に起因した信頼性不良は事実上起こらない。なお、上記端部かどの丸みの制御には、酸化温度や酸化時間などのプロセス条件を変えればよい。図３（ａ）に示した例では、上記端部かどの曲率半径は、電極間絶縁膜９の酸化膜換算膜厚の１／２程度になっている。

なお、上記端部かどの曲率半径は、図３に示すようにして得られた写真をもとに、上記端部かどの形状を図形として読み取ることにより測定することができる。

また、ＢＰＳＧ膜（埋込み絶縁膜）１７中のボイド発生を抑えるには、サイドウォール酸化膜層１５とＢＰＳＧ膜１７を介した隣りの素子のサイドウォール酸化膜層１５との間の電極間絶縁膜９水準におけるＢＰＳＧ膜１７の幅を、ＢＰＳＧ膜１７の最小幅の１．０５倍以下にすることが望ましい。こうすることで、この実施形態では、ＢＰＳＧ膜１７中のボイド発生に起因したショート不良は事実上起こらなくなる。さらに望ましくは、できるだけ上記の数値は１に近い方がよい。こうすることで、ＢＰＳＧ膜１７のボイド発生はなくなるため、ボイド発生に起因したショート不良はまったく起こらなくなる。

なお、サイドウォール酸化膜層１５とＢＰＳＧ膜１７を介した隣りの素子のサイドウォール酸化膜層１５との間の電極間絶縁膜９水準におけるＢＰＳＧ膜１７の幅が、ＢＰＳＧ膜１７の最小幅の何倍であるかも、図３において説明したような試料片の計測により調べることができる。

シリコン窒化膜端部のクラック発生を抑えるには、形状的な膜の折れやすさを考慮して、側壁部のシリコン窒化膜の突起量をシリコン窒化膜厚以下にすることが望ましい。こうすることで、シリコン窒化膜端部のクラック発生に起因した素子間の特性ばらつきは事実上なくなる。さらに望ましくは、シリコン窒化膜層の幅をシリコン層の幅よりも小さくするのがよい。こうすることで、シリコン窒化膜端部のクラック発生はなくなり、クラック発生に起因した素子間の特性ばらつきはまったくなくなる。この実施形態では、上記に述べたようにしてくびれ形状を制御することができる。

なお、この実施の形態では、酸素と水素の反応で生じる酸素ラジカルを用いて熱酸化を行っているが、この酸化方法の場合は、雰囲気中の水素、または反応で生じる水蒸気が、トンネル絶縁膜の膜質を低下させ、メモリ素子の信頼性が劣化させることが考えられる。この信頼性劣化は、実験の結果、サイドウォール酸化の後に、上記の酸化温度よりも高い温度で熱アニールすれば改善できることが判明した。したがって、トンネル絶縁膜のような絶縁膜を含む素子の場合には、ラジカル酸化方法を用いたあとに、酸化温度よりも高い温度での熱アニールを追加することが望ましい。

また、この実施形態では、酸素と水素の反応で生じる酸素ラジカルを用いる熱酸化以外の酸素ラジカル酸化プロセスを用いても、ほほ同様の効果が得られる。例えば、オゾン雰囲気の酸化でもよく、この場合はオゾンガスが分解して生じる酸素ラジカルが酸化剤となる。また、酸素ガスの放電で生じる酸素ラジカルを直接導入して、酸素ラジカル酸化を行ってもよい。ただし、シリコン窒化膜層７側壁部のくびれ形状改善は、実験の結果、サイドウォール酸化温度が高いほど効果が大きいことが判明した。これは、形成されるサイドウォール酸化膜１５の粘性流動性が関連していると考えられる。この点では、高温酸化か可能な酸素と水素の反応で生じる酸素ラジカルを用いる酸化プロセスが望ましい。

さらに、本実施形態では、ＲＩＥ加工後、制御ゲート電極１３、電極間絶縁膜（ＯＮＯ膜）９、浮遊ゲート電極１４の側壁をじかに酸素ラジカル酸化しているが、この方法では、タングステンシリサイド層１１が異常酸化することにより、歩留まりが低下することが考えられる。これを回避するためには、ＲＩＥ加工後に全面を厚さ５ｎｍ程度のＣＶＤ酸化膜等で覆い、この状態に対してラジカル酸化を行うことができる。

（実施の形態２）次に、本発明の別の実施形態について図４を参照して説明する。図４は、本発明を、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極を有する不揮発性メモリ素子に適用した場合の別の実施形態を示すプロセス図である。同図において、図４（ａ）、（ｂ）の順にプロセスが進行し、すでに説明した構成要素には同一番号を付してある。この実施形態のプロセスは、まず、図１（ａ）、（ｂ）、（ｃ）に示したプロセスを同様に行う。この部分は、すでに説明したので重複説明を避ける。

その後、酸素雰囲気で１０５０℃、１分、常圧の条件にて熱処理を行い、リンドープトポリシリコン層（浮遊ゲート電極）１４、ポリシリコン層１０、タングステンシリサイド層１１の側壁に厚さ５ｎｍのシリコン酸化膜層１５ａを形成する（図４（ａ））。

次に、酸化膜層１５ａを希フッ酸溶液で除去した後、バッチ式の縦型酸化炉内に被処理シリコン基板全体を搬入した後、同炉内にオゾンと酸素の混合ガス（オゾン１０％）を導入しながら、８５０℃、３０分、１００Ｐａの条件で熱処理を行い、制御ゲート電極１３、電極間絶縁膜（ＯＮＯ膜）９、浮遊ゲート電極１４の側壁を酸化して、厚さ１０ｎｍ程度のサイドウォール酸化膜１５を形成する（図４（ｂ））。この酸化の主な酸化種は、炉内でのオゾン解離反応で生じる酸素ラジカルであると考えられる。さらに、制御ゲート電極１３をマスクにヒ素をイオン注入して、ソース・ドレイン拡散層１６を形成し、隣り合う素子間にＢＰＳＧ膜１７を埋め込む。その後は、周知の技術を適用して配線を形成し、この実施形態に係る不揮発性メモリ素子を完成することができる。

この実施形態によるサイドウォール酸化膜１５の形成方法は、まず通常の酸化方法でシリコン層１４、１０およびタングステンシリサイド層１１の側壁を酸化した後、形成された酸化膜層１５ａを除去しているので、ラジカル酸化前の時点でシリコン窒化膜層７端部をそれらに対して突出させることができる。したがって、より酸化されにくいシリコン窒化膜層７をあらかじめ突出させておくので、ラジカル酸化で形成するサイドウォール酸化膜１５の厚さが両者で調節され、さらにくびれが減少する形状を実現できる。その結果、埋込み酸化膜１７中のボイド発生が著しく抑えられ、不揮発性メモリのボイド発生に起因したショート不良を著しく低減できる。

なお、この実施形態は、サイドウォール酸化膜１５をオゾン雰囲気の熱酸化で形成しているが、他の酸素ラジカル酸化法を適用しても同様の効果が得られる。

（実施の形態３）次に、本発明のさらに別の実施形態について図５、図６を参照して説明する。図５、図６は、本発明を、ＭＯＮＯＳ型の不揮発性メモリ素子に適用した場合の実施形態を示すプロセス図である。同図において、図５（ａ）、（ｂ）、（ｃ）、図６（ａ）、（ｂ）、（ｃ）の順にプロセスが進行する。図５、図６の（ａ）、（ｂ）、（ｃ）各図は、メモリ素子の直交する２断面を左右に並べて示し、各左の図が、チャネルにおけるキャリアが流れる方向の断面である。

まず、図５（ａ）に示すように、メモリ素子を構成するトランジスタのしきい値制御のためにホウ素がドーピングされているシリコン基板５１の表面に、トンネル絶縁膜となる厚さ３ｎｍのシリコン酸化膜５２を熱酸化法で形成後、電荷蓄積層となる厚さ１０ｎｍのシリコン窒化膜５３、トップシリコン酸化膜層となる厚さ５ｎｍのシリコン酸化膜層５４を順次ＣＶＤ法で全面に形成する。なお、シリコン窒化膜層５３の堆積は、例えば、ジクロルシランとアンモニアを原料ガスとして７００℃、５０Ｐａの条件で行うことができる。

次に、ゲート電極の一部となる厚さ４０ｎｍのリンドープトポリシリコン層５５、ＣＭＰストッパーとなる厚さ４０ｎｍのシリコン窒化膜層５６、素子分離溝の加工マスクとなる厚さ１００ｎｍのＴＥＯＳ膜層５７を、順次ＣＶＤ法で全面に形成する。その後、レジスト（図示せず）をマスクにＴＥＯＳ膜層５７、シリコン窒化膜層５６をＲＩＥ法でパターニングし、さらにレジスト除去後、ＴＥＯＳ膜５７をマスクにリンドープトポリシリコン層５５、トップシリコン酸化膜層５４、電荷蓄積用シリコン窒化膜層５３、トンネル絶縁膜層５２を順次パターニングして、深さ１５０ｎｍの素子分離溝５８をシリコン基板５１にＲＩＥ法で形成する（図５（ａ））。

次に、図５（ｂ）に示すように、１５０゜Ｃに加熱したリン酸溶液中にシリコン基板５１を浸し、電荷蓄積用シリコン窒化膜層５３の露出した端部をエッチングし、上記溝５８の側壁位置から２ｎｍ後退させる。（このとき、ＣＭＰストッパーとなるシリコン窒化膜層５６の露出した端部も同様に後退する。）

次に、図５（ｃ）に示すように、ランプ加熱方式の枚葉式酸化炉内に被処理シリコン基板全体を搬入した後、同炉内に酸素ラジカルと酸素ガスの混合ガス（酸素ラジカル５％）を導入しながら、１０００℃、３０秒、１ｋＰａの条件で熱処理を行い、素子分離溝５８の内壁を酸化して、厚さ１０ｎｍ程度の側壁酸化膜５９を形成する。なお、この酸化の主な酸化種は酸素ラジカルであるが、その導入方法は種々の方法を採り得る。例えば、被処理シリコン基板から遠隔した装置において酸素ガス中でＲＦ（radio frequency）放電を行って酸素ラジカルを生成し、減圧気相中を移送してこれを導入することができる。

そして、素子分離用絶縁膜となるシリコン酸化膜６０をＣＶＤ法で堆積して、素子分離溝５８ を埋め込む（図５（ｃ））。

次に、図６（ａ）に示すように、ＣＭＰ法で表面を平坦化して、シリコン窒化膜層５６が露出したところで止め、さらに１５０℃に加熱したリン酸溶液中に被処理シリコン基板全体を入れて、シリコン窒化膜層５６を除去する。

次に、図６（ｂ）に示すように、ゲート電極の一部となる厚さ３０ｎｍのリンドープトポリシリコン層６１、厚さ３０ｎｍのタングステンシリサイド層６２ を、ＣＶＤ法で全面に堆積したのち、さらに、電極加工マスクとなる厚さ１００ｎｍのＴＥＯＳ膜６３を、ＣＶＤ法で全面に堆積する。その後、レジスト（図示せず）をマスクにＴＥＯＳ膜層６３をＲＩＥ法でパターニングし、さらにレジスト除去後、ＴＥＯＳ膜６３をマスクにタングステンシリサイド層６２、リンドープトホリシリコン層６１、５５を順次ＲＩＥ加工して、ゲート電極６４を形成する（図６（ｂ））。

次に、図６（ｃ）に示すように、ゲート電極６４をマスクにヒ素をイオン注入して、ソース・ドレイン拡散層６５を形成し、隣り合う素子間にＢＰＳＧ膜６６を埋め込む。その後は、周知の技術を適用して配線を形成し、この実施形態に係るＭＯＮＯＳ型不揮発性メモリ素子を完成することができる。

この実施形態により形成されたメモリ素子は、側壁酸化膜層５９の形成前に、電荷蓄積用シリコン窒化膜層５３の露出した端部を溝５８の側壁位置から後退させているので、側壁酸化後の形状は、シリコン基板５１のシリコン酸化膜５２に接する面、およびポリシリコン層５５のシリコン酸化膜層５４に接する側の面、の側壁酸化膜５９側端部かどが十分に丸まり、かつ、シリコン基板５１またはポリシリコン層５５の側壁からのシリコン窒化膜５４突起がまったく生じない。このため、素子の高電界動作を保証しつつ、シリコン窒化膜５４端部のクラック発生に起因する不良を著しく低減できる。

さらに、本メモリ素子構造では、電荷蓄積用シリコン窒化膜層５３の端部からの上記後退により、シリコン基板５１およびポリシリコン層５５の電界集中領域近傍（上記端部かど近傍）から退避するように電荷蓄積用シリコン窒化膜層５３を設けることができるので、素子中央部と素子端部の蓄積電荷密度が異なることに起因する、素子の誤書き込み／誤消去不良率を著しく低減できる。

具体的には、このＭＯＮＯＳ構造メモリ素子の誤書き込み／誤消去不良を抑えるため、シリコン窒化膜層５３の端部位置をいわゆるバーズビーク進入位置よりも深くなるようにあらかじめ後退させておく。こうすることで、シリコン窒化膜５３中の蓄積電荷密度は、どの箇所でもほぼ等しくなり、素子のしきい値のばらつきは著しく低減する。

なお、この実施の形態では、酸素ラジカルを導入して側壁酸化膜５９を形成しているが、他の酸素ラジカル酸化プロセスを用いても、ほほ同様の効果を得ることができる。また、酸素ラジカルによる酸化に代えて通常の酸素や水蒸気を用いた酸化方法でも、シリコン窒化膜５３端部をあらかじめ後退させておくので、その端部のクラック発生に起因する不良を著しく低減することができる。ただし、その場合には、シリコン基板５１のシリコン酸化膜５２に接する面、およびポリシリコン層５５のシリコン酸化膜層５４に接する側の面、の側壁酸化膜５９側端部かどの丸まり形状は不十分になるため、酸素ラジカル酸化の方がより望ましい。

（実施の形態４）次に、本発明のさらに別の実施形態について図７を参照して説明する。図７は、本発明を、ＭＯＮＯＳ型の不揮発性メモリ素子に適用した場合の別の実施形態を示すプロセス図である。同図において、（ａ）、（ｂ）、（ｃ）の順にプロセスが進行する。図７（ａ）、（ｂ）、（ｃ）各図は、メモリ素子の直交する２断面を左右に並べて示し、各左の図が、チャネルにおけるキャリアが流れる方向の断面である。また、すでに説明した構成要素と同一部分には同一番号が付してある。

まず、図７（ａ）に示すように、上記した実施の形態３と同様の方法で、積層構造および素子分離溝５８を形成する。

次に、希フッ酸溶液中に被処理シリコン基板全体を入れて、トンネル酸化膜層５２とトップシリコン酸化膜層５４の露出した端部をエッチングし、図７（ｂ）に示すように、溝５８の側壁位置から２ｎｍ後退させる。（このとき、加工マスク用ＴＥＯＳ膜層５７も、同様に後退する。）

次に、図７（ｃ）に示すように、ＣＤＥ（chemical dry etching）法を用いて、少なくとも、シリコン基板５１のシリコン酸化膜５２に接する面、およびポリシリコン層５５のシリコン酸化膜層５４に接する側の面、の露出した側壁側の端部かどをエッチングして、曲率半径が約２ｎｍの丸み形状に加工し、その後、ＣＶＤ法により、厚さ１０ｎｍの側壁酸化膜５９ａを形成する。さらに、素子分離用絶縁膜となるシリコン酸化膜６０をＣＶＤ法で堆積して、素子分離溝５８を埋め込む。

その後は、上記で述べた実施の形態３と同様の方法で、ＭＯＮＯＳ型の不揮発性メモリ素子を完成させることができる（図６（ａ）、（ｂ）、（ｃ）参照）。

この実施の形態で形成されたメモリ素子は、電荷蓄積用シリコン窒化膜層５３の端部とシリコン基板５１またはポリシリコン層５５の側壁位置とをほぼ一致させることができるので、素子分離用絶縁膜６０を埋め込んだときに、ボイドの発生がなくなる。このため、素子の高電界動作を保証しつつ、絶縁膜６０中のボイド発生に起因する不良を低減できる。

（その他の実施形態）なお、上記で述べた実施形態１〜４では、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層膜を含む積層構造を有する半導体装置を例に挙げてその側壁について述べたが、本発明はこれに限るものではない。シリコン酸化膜／シリコン窒化膜からなる２層膜、あるいはシリコン窒化膜／シリコン酸化膜からなる２層膜、あるいはシリコン窒化物からなる単層膜を含む積層構造を有する半導体装置についても、その側壁に対して本発明を適用することができる。また、サイドウォール酸化膜（側壁酸化膜）は、文字通りの酸化物（例えばシリコン酸化物）に限らず、他の元素を含ませることにより、適宜、改質してもよい。サイドウォール酸化膜の形成後または形成中にこれを改質しても、くびれ形状が軽減された状態を生じることに変わりがなく、またシリコン窒化膜にクラックを生じさせない形状的な特徴を保つからである。

本発明を、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極を有する不揮発性メモリ素子に適用した場合の一実施形態を示すプロセス図。 図１の続図であって、本発明を、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極を有する不揮発性メモリ素子に適用した場合の一実施形態を示すプロセス図。 図１、図２に示したプロセスにより完成された不揮発性メモリ素子における電極間絶縁膜（ＯＮＯ膜）９のサイドウォール酸化膜１５側端部の拡大写真を線図化して比較例と対比して示す図。 本発明を、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極を有する不揮発性メモリ素子に適用した場合の別の実施形態を示すプロセス図。 本発明を、ＭＯＮＯＳ型の不揮発性メモリ素子に適用した場合の実施形態を示すプロセス図。 図５の続図であって、本発明を、ＭＯＮＯＳ型の不揮発性メモリ素子に適用した場合の実施形態を示すプロセス図。 本発明を、ＭＯＮＯＳ型の不揮発性メモリ素子に適用した場合の別の実施形態を示すプロセス図。 シリコン窒化膜およびシリコン酸化膜の積層構造を有する膜を絶縁のため用いる半導体装置の断面構造を示す図（従来図）。 図８に示した構造におけるＯＮＯ膜１０６の左右方向側壁側端部付近を示す図。 従来技術によってＭＯＮＯＳ素子を製造する場合の途中経過であって、ゲート配線を形成する前で素子分離がされた状態を示す断面図。

符号の説明

１…シリコン基板、２…シリコン酸化膜、３…リンドープトポリシリコン層、４…溝、５…シリコン酸化膜、６…ボトムシリコン酸化膜、７…シリコン窒化膜、８…トップシリコン酸化膜、９…電極間絶縁膜、１０…ポリシリコン層、１１…タングステンシリサイド層、１２…ＴＥＯＳ膜、１３…制御ゲート電極、１４…浮遊ゲート電極、１５…サイドウォール酸化膜、１５ａ…シリコン酸化膜層、１６…ソース・ドレイン拡散層、１７…酸化膜、５１…シリコン基板、５２…シリコン酸化膜（トンネル酸化膜）、５３…シリコン窒化膜、５４…シリコン酸化膜層、５５…ポリシリコン層、５６…シリコン窒化膜層、５７…ＴＥＯＳ膜、５８…素子分離溝、５９…側壁酸化膜、５９ａ…側壁酸化膜、６０…シリコン酸化膜、６１…リンドープトポリシリコン層、６２…タングステンシリサイド層、６３…ＴＥＯＳ膜、６４…ゲート電極、６５…ソース・ドレイン拡散層、６６…ＢＰＳＧ膜。

Claims (11)

1. シリコン層上にシリコン窒化膜を含む絶縁層を形成する工程と、
   前記形成された絶縁層上に第２のシリコン層を形成する工程と、
   所定領域の前記シリコン層、前記絶縁層、前記第２のシリコン層を選択的に除去して溝を形成する工程と、
   前記溝の形成により露出された前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える工程と
   を有することを特徴とする半導体装置の製造方法。
2. シリコン層上にシリコン窒化膜を含む絶縁層を形成する工程と、
   前記形成された絶縁層上に第２のシリコン層を形成する工程と、
   所定領域の前記シリコン層、前記絶縁層、前記第２のシリコン層を選択的に除去して溝を形成する工程と、
   前記溝の形成により露出された前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を熱酸化により酸化する工程と、
   前記酸化により形成された酸化層をエッチング除去する工程と、
   前記エッチング除去により露出された前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える工程と
   を有することを特徴とする半導体装置の製造方法。
3. 前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える前記工程に続いて、前記溝内を第２の絶縁層で埋め込む工程をさらに具備することを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える前記工程が、前記シリコン層および前記第２のシリコン層の前記絶縁層に接する側の面の前記シリコン酸化膜層側端部かどの丸まりが、曲率半径として前記絶縁層の酸化膜換算膜厚の１／５以上となるようになされ、
   前記シリコン窒化膜が、前記溝における前記絶縁層水準内での前記第２の絶縁層の最大幅が前記溝での前記第２の絶縁層の最小幅の１．０５倍以下となるように、単位体積あたりの質量が規定され形成されていることを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える前記工程が、前記シリコン層および前記第２のシリコン層の前記絶縁層に接する側の面の前記シリコン酸化膜層側端部かどの丸まりが、曲率半径として前記絶縁層の酸化膜換算膜厚の１／２以上となるようになされ、
   前記シリコン窒化膜が、前記溝における前記絶縁層水準内での前記第２の絶縁層の最大幅が前記溝での前記第２の絶縁層の最小幅の１．０５倍以下となるように、単位体積あたりの質量が規定され形成されていることを特徴とする請求項３記載の半導体装置の製造方法。
6. シリコン層上にシリコン窒化膜を含む絶縁層を形成する工程と、
   前記形成された絶縁層上に第２のシリコン層を形成する工程と、
   前記形成された絶縁層、第２のシリコン層を貫き前記シリコン層に溝を形成する工程と、
   前記溝の形成により露出された前記絶縁層のシリコン窒化膜の側壁をエッチングにより後退させる工程と、
   前記エッチングがされたシリコン窒化膜を含む前記絶縁層の側壁、前記溝の形成により露出された前記シリコン層および前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化する工程と
   を有することを特徴とする半導体装置の製造方法。
7. シリコン層上にシリコン窒化膜を含む絶縁層を形成する工程と、
   前記形成された絶縁層上に第２のシリコン層を形成する工程と、
   前記形成された絶縁層、第２のシリコン層を貫き前記シリコン層に溝を形成する工程と、
   前記溝の形成により露出された前記絶縁層のシリコン窒化膜の側壁をエッチングにより後退させる工程と、
   前記エッチングがされたシリコン窒化膜を含む前記絶縁層の側壁、前記溝の形成により露出された前記シリコン層および前記第２のシリコン層の側壁を酸素または水蒸気を含む雰囲気で酸化する工程と
   を有することを特徴とする半導体装置の製造方法。
8. シリコン層上に、シリコン窒化膜を含み上層および／または下層が酸化膜からなる絶縁層を形成する工程と、
   前記形成された絶縁層上に第２のシリコン層を形成する工程と、
   前記形成された絶縁層、第２のシリコン層を貫き前記シリコン層に溝を形成する工程と、
   前記溝の形成により露出された前記絶縁層を構成する前記酸化膜の側壁をエッチングにより後退させる工程と、
   前記シリコン層または前記第２のシリコン層の前記絶縁層を構成する前記酸化膜に接する側の面の前記溝側端部かどを丸め加工する工程と、
   前記エッチングがされた酸化膜を含む前記絶縁層の側壁、および前記丸め加工された前記シリコン層および前記第２のシリコン層の側壁に酸化膜を堆積形成する工程と
   を有することを特徴とする半導体装置の製造方法。
9. 前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える前記工程は、酸素と水素との反応で生じる酸素ラジカルを用いることを特徴とする請求項１または２記載の半導体装置の製造方法。
10. 前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える前記工程のあとに該工程の酸化温度よりも高い温度でアニールする工程をさらに有することを特徴とする請求項１または２記載の半導体装置の製造方法。
11. 前記シリコン層、前記絶縁層、前記第２のシリコン層の側壁を酸素ラジカルを含む雰囲気で酸化してシリコン酸化膜層に変える前記工程に先立ちＣＶＤ酸化膜形成を行う工程をさらに有することを特徴とする請求項１または２記載の半導体装置の製造方法。

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