JPH1022403A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1022403A JPH1022403A JP8170411A JP17041196A JPH1022403A JP H1022403 A JPH1022403 A JP H1022403A JP 8170411 A JP8170411 A JP 8170411A JP 17041196 A JP17041196 A JP 17041196A JP H1022403 A JPH1022403 A JP H1022403A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】 制御ゲート〜基板間に印加される書き込み電
圧を、従来のメモリセルと同等としたとき、従来のメモ
リセル以上に書き込み速度が向上する、および書き込み
速度を、従来のメモリセルと同等としたときには、従来
のメモリセル以上に書き込み電圧を低下できる不揮発性
半導体記憶装置を提供すること。 【解決手段】 Ｐ型シリコン基板１と、このシリコン基
板１上にトンネル酸化膜５を介して形成された浮遊ゲー
ト６とを具備するＥＥＰＲＯＭのメモリセルであって、
素子領域４を素子分離領域３から突出させ、突出した素
子領域４と素子分離領域３との境界に沿った境界部分２
２２を、トンネル酸化膜５が絶縁破壊されない範囲でト
ンネル電流が集中するように丸めることで、トンネル電
流が、トンネル酸化膜５中を偏在して流れるようにした
ことを特徴とする。
圧を、従来のメモリセルと同等としたとき、従来のメモ
リセル以上に書き込み速度が向上する、および書き込み
速度を、従来のメモリセルと同等としたときには、従来
のメモリセル以上に書き込み電圧を低下できる不揮発性
半導体記憶装置を提供すること。 【解決手段】 Ｐ型シリコン基板１と、このシリコン基
板１上にトンネル酸化膜５を介して形成された浮遊ゲー
ト６とを具備するＥＥＰＲＯＭのメモリセルであって、
素子領域４を素子分離領域３から突出させ、突出した素
子領域４と素子分離領域３との境界に沿った境界部分２
２２を、トンネル酸化膜５が絶縁破壊されない範囲でト
ンネル電流が集中するように丸めることで、トンネル電
流が、トンネル酸化膜５中を偏在して流れるようにした
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的にデータ
の書き込み／消去が行なわれる不揮発性半導体記憶装置
に関する。
の書き込み／消去が行なわれる不揮発性半導体記憶装置
に関する。
【０００２】
【従来の技術】図３８は、従来の不揮発性半導体記憶装
置のメモリセルの断面図である。
置のメモリセルの断面図である。
【０００３】図３８に示すように、Ｐ型のシリコン基板
１０１の所定領域にＬＯＣＯＳ素子分離１０３が形成さ
れ、ＬＯＣＯＳ素子分離１０３間に存在する基板１０１
の部分が、素子領域１０４を構成している。素子領域１
０４上には、トンネル酸化膜１０５が形成されている。
トンネル酸化膜１０５上には浮遊ゲート１０６が形成さ
れている。浮遊ゲート１０６上には二酸化シリコン／窒
化シリコン／二酸化シリコンの三層からなるＯＮＯ絶縁
膜１０７が形成されている。ＯＮＯ絶縁膜１０７上には
制御ゲート１０８が形成されている。
１０１の所定領域にＬＯＣＯＳ素子分離１０３が形成さ
れ、ＬＯＣＯＳ素子分離１０３間に存在する基板１０１
の部分が、素子領域１０４を構成している。素子領域１
０４上には、トンネル酸化膜１０５が形成されている。
トンネル酸化膜１０５上には浮遊ゲート１０６が形成さ
れている。浮遊ゲート１０６上には二酸化シリコン／窒
化シリコン／二酸化シリコンの三層からなるＯＮＯ絶縁
膜１０７が形成されている。ＯＮＯ絶縁膜１０７上には
制御ゲート１０８が形成されている。
【０００４】次に、図３８に示すメモリセルへのデータ
書き込み／データ消去の動作を、ＮＡＮＤ型ＥＥＰＲＯ
Ｍを例にとり、説明する。
書き込み／データ消去の動作を、ＮＡＮＤ型ＥＥＰＲＯ
Ｍを例にとり、説明する。
【０００５】ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き
込み／データ消去の双方にFowler-Nordheim （ＦＮ）電
流を使用する。
込み／データ消去の双方にFowler-Nordheim （ＦＮ）電
流を使用する。
【０００６】まず、データ書き込みに際しては、書き込
み選択された制御ゲートにＶＰＰ電位、非選択の制御ゲ
ート、および選択ゲートにＶｍ電位をそれぞれ与え、ソ
ース領域、基板１０１を接地する。ドレイン領域の電位
は、書き込みデータのレベル“１”、“０”に応じて正
の電位、または接地のいずれかに変化させる。
み選択された制御ゲートにＶＰＰ電位、非選択の制御ゲ
ート、および選択ゲートにＶｍ電位をそれぞれ与え、ソ
ース領域、基板１０１を接地する。ドレイン領域の電位
は、書き込みデータのレベル“１”、“０”に応じて正
の電位、または接地のいずれかに変化させる。
【０００７】ドレイン領域が接地されたときには、浮遊
ゲート６側が正バイアスとなる電位がかかって、トンネ
ル酸化膜１０５にＦＮ電流が流れ、電子が基板１０１側
から浮遊ゲート１０５に注入される。
ゲート６側が正バイアスとなる電位がかかって、トンネ
ル酸化膜１０５にＦＮ電流が流れ、電子が基板１０１側
から浮遊ゲート１０５に注入される。
【０００８】また、データ消去に際しては、消去選択さ
れている全ての制御ゲート、選択ゲート、ドレイン領
域、ソース領域をそれぞれ接地し、基板１０１にＶＥＥ
電位を与える。
れている全ての制御ゲート、選択ゲート、ドレイン領
域、ソース領域をそれぞれ接地し、基板１０１にＶＥＥ
電位を与える。
【０００９】このような電位状態により、基板１０１側
が正バイアスとなる電位がかかって、トンネル酸化膜１
０５にＦＮ電流が流れ、電子が浮遊ゲート１０６から基
板１に放出される。
が正バイアスとなる電位がかかって、トンネル酸化膜１
０５にＦＮ電流が流れ、電子が浮遊ゲート１０６から基
板１に放出される。
【００１０】
【発明が解決しようとする課題】従来のメモリセルで
は、制御ゲート１０８〜基板１０１間に印加される電圧
によって生ずる浮遊ゲート１０６〜基板１０１間の電界
によって、トンネル酸化膜１０５を通過するＦＮ電流の
量が決まっていた。このため、例えば書き込み速度を向
上させようとすれば、制御ゲート１０８〜基板１０１間
に印加する書き込み電圧ＶＰＰを上げ、浮遊ゲート１０
６〜基板１０１間の電界をより強くする必要があった。
しかしながら、書き込み電圧ＶＰＰを上げると、周辺ト
ランジスタの、特にゲート酸化膜を厚くする必要があ
り、ＥＥＰＲＯＭの全体的なシュリンクが困難になる。
また、書き込み電圧ＶＰＰが高すぎると、ＥＥＰＲＯＭ
の内部で発生させることが困難となる。
は、制御ゲート１０８〜基板１０１間に印加される電圧
によって生ずる浮遊ゲート１０６〜基板１０１間の電界
によって、トンネル酸化膜１０５を通過するＦＮ電流の
量が決まっていた。このため、例えば書き込み速度を向
上させようとすれば、制御ゲート１０８〜基板１０１間
に印加する書き込み電圧ＶＰＰを上げ、浮遊ゲート１０
６〜基板１０１間の電界をより強くする必要があった。
しかしながら、書き込み電圧ＶＰＰを上げると、周辺ト
ランジスタの、特にゲート酸化膜を厚くする必要があ
り、ＥＥＰＲＯＭの全体的なシュリンクが困難になる。
また、書き込み電圧ＶＰＰが高すぎると、ＥＥＰＲＯＭ
の内部で発生させることが困難となる。
【００１１】この発明は、上記の事情に鑑み為されたも
ので、その目的は、制御ゲート〜基板間に印加される書
き込み電圧を、従来のメモリセルと同等としたとき、従
来のメモリセル以上に書き込み速度が向上する、および
書き込み速度を、従来のメモリセルと同等としたとき、
書き込み電圧を低下できる不揮発性半導体記憶装置を提
供することにある。
ので、その目的は、制御ゲート〜基板間に印加される書
き込み電圧を、従来のメモリセルと同等としたとき、従
来のメモリセル以上に書き込み速度が向上する、および
書き込み速度を、従来のメモリセルと同等としたとき、
書き込み電圧を低下できる不揮発性半導体記憶装置を提
供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明の請求項１に係る発明では、半導体基板
と、前記基板に設けられた素子分離領域と、前記素子分
離領域により分離されたメモリセルを形成するための素
子領域と、前記素子領域上にトンネル絶縁膜を介して形
成された浮遊ゲートと、前記浮遊ゲートおよび前記トン
ネル絶縁膜を介して前記素子領域に容量結合される制御
ゲートとを含む、電気的に情報の書き替えが可能なメモ
リセルを複数配列してなるメモリセルアレイを具備す
る。そして、前記素子領域は、その少なくとも一部が、
前記浮遊ゲートに対し、実質的に曲率を持って対向する
凸状の曲面部分と、実質的に平坦に対向する平坦部分と
を有しながら、前記浮遊ゲートに向かって突出した形状
を有していることを特徴とする。
に、この発明の請求項１に係る発明では、半導体基板
と、前記基板に設けられた素子分離領域と、前記素子分
離領域により分離されたメモリセルを形成するための素
子領域と、前記素子領域上にトンネル絶縁膜を介して形
成された浮遊ゲートと、前記浮遊ゲートおよび前記トン
ネル絶縁膜を介して前記素子領域に容量結合される制御
ゲートとを含む、電気的に情報の書き替えが可能なメモ
リセルを複数配列してなるメモリセルアレイを具備す
る。そして、前記素子領域は、その少なくとも一部が、
前記浮遊ゲートに対し、実質的に曲率を持って対向する
凸状の曲面部分と、実質的に平坦に対向する平坦部分と
を有しながら、前記浮遊ゲートに向かって突出した形状
を有していることを特徴とする。
【００１３】このような請求項１に係る発明であると、
トンネル絶縁膜が、データ書き込み時、電界集中の生じ
る凸状の曲面部分を有することで、この部分において、
トンネル電流の密度が上がる。この構成により、制御ゲ
ート〜基板間に印加される書き込み電圧を、従来のメモ
リセルと同等としたとき、従来のメモリセル以上に書き
込み速度を向上させることができる。また、書き込み速
度を従来と同程度に抑制したならば、書き込み電圧を低
下させることができる。
トンネル絶縁膜が、データ書き込み時、電界集中の生じ
る凸状の曲面部分を有することで、この部分において、
トンネル電流の密度が上がる。この構成により、制御ゲ
ート〜基板間に印加される書き込み電圧を、従来のメモ
リセルと同等としたとき、従来のメモリセル以上に書き
込み速度を向上させることができる。また、書き込み速
度を従来と同程度に抑制したならば、書き込み電圧を低
下させることができる。
【００１４】さらに、トンネル絶縁膜が平坦部分を有す
ることで、電界集中部分に集中するトンネル電流を、前
記素子領域と前記浮遊ゲートとが平坦に対向する部分に
分散させることができる。これにより、電界集中部分に
集中するトンネル電流の密度は、トンネル絶縁膜が絶縁
破壊されない密度まで低下されている。よって、電界集
中部分をトンネル電流が通過しても破壊することがな
い。
ることで、電界集中部分に集中するトンネル電流を、前
記素子領域と前記浮遊ゲートとが平坦に対向する部分に
分散させることができる。これにより、電界集中部分に
集中するトンネル電流の密度は、トンネル絶縁膜が絶縁
破壊されない密度まで低下されている。よって、電界集
中部分をトンネル電流が通過しても破壊することがな
い。
【００１５】また、請求項２に係る発明では、請求項１
に係る発明において、前記素子分離領域は、前記半導体
基板に設けられたトレンチ内に埋め込み形成されるとと
もに、この上方で前記浮遊ゲートは、その端部が前記ト
レンチ内に埋め込まれて最下面を形成しており、前記素
子領域の全表面が、前記浮遊ゲートの最下面を越えて突
出した形状を有していることを特徴とする。
に係る発明において、前記素子分離領域は、前記半導体
基板に設けられたトレンチ内に埋め込み形成されるとと
もに、この上方で前記浮遊ゲートは、その端部が前記ト
レンチ内に埋め込まれて最下面を形成しており、前記素
子領域の全表面が、前記浮遊ゲートの最下面を越えて突
出した形状を有していることを特徴とする。
【００１６】このような請求項２に係る発明であると、
前記素子領域が、前記浮遊ゲートに向かって突出した形
状を容易に形成できるようになる。
前記素子領域が、前記浮遊ゲートに向かって突出した形
状を容易に形成できるようになる。
【００１７】また、請求項３に係る発明では、請求項１
および請求項２いずれかに係る発明において、前記素子
領域における凸状の曲面部分の曲率半径の最小値をＲ、
前記トンネル絶縁膜の膜厚をｔとしたときに、前記最小
値Ｒと前記膜厚ｔとの間で、
および請求項２いずれかに係る発明において、前記素子
領域における凸状の曲面部分の曲率半径の最小値をＲ、
前記トンネル絶縁膜の膜厚をｔとしたときに、前記最小
値Ｒと前記膜厚ｔとの間で、
【数１０】
【００１８】の関係を満足するように、前記素子領域の
曲率半径の最小値Ｒを設定したことを特徴とする。
曲率半径の最小値Ｒを設定したことを特徴とする。
【００１９】このような請求項３に係る発明であると、
トンネル絶縁膜の絶縁破壊時間ｔBDが、実用上、問題の
ない範囲まで向上させることができる。
トンネル絶縁膜の絶縁破壊時間ｔBDが、実用上、問題の
ない範囲まで向上させることができる。
【００２０】また、請求項４に係る発明では、請求項１
乃至請求項３いずれか一つに係る発明において、前記素
子領域における凸状の曲面部分の曲率半径の最小値を
Ｒ、この最小値Ｒの方向と略同一水平方向について前記
素子領域の前記浮遊ゲートと対向する部分の幅をＷとし
たときに、前記最小値Ｒと前記幅Ｗとの間に、
乃至請求項３いずれか一つに係る発明において、前記素
子領域における凸状の曲面部分の曲率半径の最小値を
Ｒ、この最小値Ｒの方向と略同一水平方向について前記
素子領域の前記浮遊ゲートと対向する部分の幅をＷとし
たときに、前記最小値Ｒと前記幅Ｗとの間に、
【数１１】
【００２１】の関係を満足する形状を、前記素子領域が
有していることを特徴とする。
有していることを特徴とする。
【００２２】このような請求項４に係る発明であると、
消去特性の劣化を抑制することができる。
消去特性の劣化を抑制することができる。
【００２３】また、請求項５に係る発明では、請求項１
乃至請求項４いずれか一つに係る発明において、前記メ
モリセルを、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、Ａ
ＮＤ型のうち、いずれか一つに用いることを特徴とす
る。
乃至請求項４いずれか一つに係る発明において、前記メ
モリセルを、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、Ａ
ＮＤ型のうち、いずれか一つに用いることを特徴とす
る。
【００２４】このような請求項５に係る発明であると、
ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のいず
れの不揮発性半導体記憶装置においても、書き込み特性
の向上とともに消去特性の劣化の抑制できる。また、メ
モリセルが、デ−タの書き込みに基板ホットエレクトロ
ンを用いるものであっても、書き込み特性の向上ととも
に消去特性の劣化を抑制することができる。
ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のいず
れの不揮発性半導体記憶装置においても、書き込み特性
の向上とともに消去特性の劣化の抑制できる。また、メ
モリセルが、デ−タの書き込みに基板ホットエレクトロ
ンを用いるものであっても、書き込み特性の向上ととも
に消去特性の劣化を抑制することができる。
【００２５】上記目的を達成するために、この発明の請
求項６に係る発明では、半導体基板と、前記基板に設け
られた素子分離領域と、前記素子分離領域により分離さ
れたメモリセルを形成するための素子領域と、前記素子
領域上にトンネル絶縁膜を介して形成された浮遊ゲート
と、前記浮遊ゲートおよび前記トンネル絶縁膜を介して
前記素子領域に容量結合される制御ゲートとを含む、電
気的に情報の書き替えが可能なメモリセルを複数配列し
てなるメモリセルアレイを具備し、データの書き込みお
よび消去の際に印加するバイアスによって、前記トンネ
ル絶縁膜を通過する電子の方向が双方向に変化する不揮
発性半導体記憶装置であって、前記素子領域は、その少
なくとも一部が、前記浮遊ゲートに対し、実質的に曲率
を持って対向する凸状の曲面部分と、実質的に平坦に対
向する平坦部分とを有しながら、前記浮遊ゲートに向か
って突出した形状を有し、データ書き込みの際、前記素
子領域の曲面部分を介して生ずる電界の最大値をＥedge
（Ｒ）、前記素子領域の平坦部分を介して生ずる電界を
Ｅflat（Ｒ）としたとき、
求項６に係る発明では、半導体基板と、前記基板に設け
られた素子分離領域と、前記素子分離領域により分離さ
れたメモリセルを形成するための素子領域と、前記素子
領域上にトンネル絶縁膜を介して形成された浮遊ゲート
と、前記浮遊ゲートおよび前記トンネル絶縁膜を介して
前記素子領域に容量結合される制御ゲートとを含む、電
気的に情報の書き替えが可能なメモリセルを複数配列し
てなるメモリセルアレイを具備し、データの書き込みお
よび消去の際に印加するバイアスによって、前記トンネ
ル絶縁膜を通過する電子の方向が双方向に変化する不揮
発性半導体記憶装置であって、前記素子領域は、その少
なくとも一部が、前記浮遊ゲートに対し、実質的に曲率
を持って対向する凸状の曲面部分と、実質的に平坦に対
向する平坦部分とを有しながら、前記浮遊ゲートに向か
って突出した形状を有し、データ書き込みの際、前記素
子領域の曲面部分を介して生ずる電界の最大値をＥedge
（Ｒ）、前記素子領域の平坦部分を介して生ずる電界を
Ｅflat（Ｒ）としたとき、
【数１２】
【００２６】の関係を満足する電界を、前記浮遊ゲート
〜前記基板間に生ずることを特徴とする。
〜前記基板間に生ずることを特徴とする。
【００２７】このような請求項６に係る発明であると、
曲面部分を介して生ずる電界をＥedge（Ｒ）と平坦部分
を介して生ずる電界をＥflat（Ｒ）とを上記の関係とす
ることで、曲面部分に集中するトンネル電流の密度を、
トンネル絶縁膜が絶縁破壊されない密度まで低下させる
ことができる。また、トンネル電流が集中する曲面部分
を持つことで、制御ゲート〜基板間に印加される書き込
み電圧を、従来のメモリセルと同等としたとき、従来の
メモリセル以上に書き込み速度を向上させることができ
る。
曲面部分を介して生ずる電界をＥedge（Ｒ）と平坦部分
を介して生ずる電界をＥflat（Ｒ）とを上記の関係とす
ることで、曲面部分に集中するトンネル電流の密度を、
トンネル絶縁膜が絶縁破壊されない密度まで低下させる
ことができる。また、トンネル電流が集中する曲面部分
を持つことで、制御ゲート〜基板間に印加される書き込
み電圧を、従来のメモリセルと同等としたとき、従来の
メモリセル以上に書き込み速度を向上させることができ
る。
【００２８】また、請求項７に係る発明では、請求項６
に係る発明において、前記基板側から前記浮遊ゲートに
向かって、前記トンネル絶縁膜中を電荷が通過するとき
に、前記曲面部分を介して前記トンネル絶縁膜を通過す
る単位時間当たりの電荷量をＱedge（Ｒ）、前記平坦部
分を介して前記トンネル絶縁膜を通過する単位時間当た
りの電荷量をＱflat（Ｒ）としたとき、
に係る発明において、前記基板側から前記浮遊ゲートに
向かって、前記トンネル絶縁膜中を電荷が通過するとき
に、前記曲面部分を介して前記トンネル絶縁膜を通過す
る単位時間当たりの電荷量をＱedge（Ｒ）、前記平坦部
分を介して前記トンネル絶縁膜を通過する単位時間当た
りの電荷量をＱflat（Ｒ）としたとき、
【数１３】
【００２９】の関係を満足する電荷を、前記トンネル絶
縁膜に通過させることを特徴とする。
縁膜に通過させることを特徴とする。
【００３０】このような請求項７に係る発明であると、
曲面部分を介してトンネル絶縁膜を通過する単位時間当
たりの電荷の量Ｑedge（Ｒ）と、平坦部分を介してトン
ネル絶縁膜を通過する単位時間当たりの電荷の量Ｑflat
（Ｒ）とを、上記の関係とする。この関係は、請求項６
に示した関係を別の表現としたものである。したがっ
て、請求項６に係る発明と同様に、曲面部分に集中する
トンネル電流の密度を、トンネル絶縁膜が絶縁破壊され
ない密度まで低下させることができる。また、トンネル
電流が集中する曲面部分を持つことで、制御ゲート〜基
板間に印加される書き込み電圧を、従来のメモリセルと
同等としたとき、従来のメモリセル以上に書き込み速度
を向上させることができる。
曲面部分を介してトンネル絶縁膜を通過する単位時間当
たりの電荷の量Ｑedge（Ｒ）と、平坦部分を介してトン
ネル絶縁膜を通過する単位時間当たりの電荷の量Ｑflat
（Ｒ）とを、上記の関係とする。この関係は、請求項６
に示した関係を別の表現としたものである。したがっ
て、請求項６に係る発明と同様に、曲面部分に集中する
トンネル電流の密度を、トンネル絶縁膜が絶縁破壊され
ない密度まで低下させることができる。また、トンネル
電流が集中する曲面部分を持つことで、制御ゲート〜基
板間に印加される書き込み電圧を、従来のメモリセルと
同等としたとき、従来のメモリセル以上に書き込み速度
を向上させることができる。
【００３１】また、請求項８に係る発明では、請求項６
および請求項７いずれかに係る発明において、前記浮遊
ゲートから前記基板側に向かって、前記トンネル絶縁膜
中を電荷が通過するときに、前記曲面部分および平坦部
分を有する素子領域上に形成されたトンネル絶縁膜全体
の平均の電流密度Ｊ（Ｒ）、前記平坦部分のみ有する素
子領域上に形成されたトンネル絶縁膜全体の電流密度Ｊ
（Ｒ＝０）との間で、前記浮遊ゲート〜前記基板間の電
位差を互いに同一に設定した条件下で、
および請求項７いずれかに係る発明において、前記浮遊
ゲートから前記基板側に向かって、前記トンネル絶縁膜
中を電荷が通過するときに、前記曲面部分および平坦部
分を有する素子領域上に形成されたトンネル絶縁膜全体
の平均の電流密度Ｊ（Ｒ）、前記平坦部分のみ有する素
子領域上に形成されたトンネル絶縁膜全体の電流密度Ｊ
（Ｒ＝０）との間で、前記浮遊ゲート〜前記基板間の電
位差を互いに同一に設定した条件下で、
【数１４】
【００３２】の関係を満足するように、前記トンネル絶
縁膜に電荷を通過させることを特徴とする。
縁膜に電荷を通過させることを特徴とする。
【００３３】このような請求項８に係る発明であると、
消去特性の劣化を抑制することができる。
消去特性の劣化を抑制することができる。
【００３４】また、請求項９に係る発明では、請求項６
乃至請求項８いずれか一つに係る発明において、前記メ
モリセルを、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、Ａ
ＮＤ型のうち、いずれか一つに用いることを特徴とす
る。
乃至請求項８いずれか一つに係る発明において、前記メ
モリセルを、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、Ａ
ＮＤ型のうち、いずれか一つに用いることを特徴とす
る。
【００３５】このような請求項９に係る発明であると、
ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のいず
れの不揮発性半導体記憶装置においても、書き込み特性
の向上とともに消去特性の劣化の抑制できる。また、メ
モリセルが、デ−タの書き込みに基板ホットエレクトロ
ンを用いるものであっても、書き込み特性の向上ととも
に消去特性の劣化を抑制することができる。
ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のいず
れの不揮発性半導体記憶装置においても、書き込み特性
の向上とともに消去特性の劣化の抑制できる。また、メ
モリセルが、デ−タの書き込みに基板ホットエレクトロ
ンを用いるものであっても、書き込み特性の向上ととも
に消去特性の劣化を抑制することができる。
【００３６】上記目的を達成するために、請求項１０に
係る発明では、半導体基板と、前記基板に設けられた素
子分離領域と、前記素子分離領域により分離されたメモ
リセルを形成するための素子領域と、前記素子領域上に
トンネル絶縁膜を介して形成された浮遊ゲートと、前記
浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子
領域に容量結合される制御ゲートとを含む、電気的に情
報の書き替えが可能なメモリセルを複数配列してなるメ
モリセルアレイを具備し、前記浮遊ゲートに対する前記
素子領域の対向面が平坦部分と凸状の曲面部分とを有し
ており、曲率半径がＲ≧（Ｗ／３）となる部分を前記平
坦部分、曲率半径がＲ＜（Ｗ／３）｛ただし式中のＷ
は、Ｒの方向と略同一水平方向について前記素子領域の
前記浮遊ゲートと対向する部分の幅を示す｝となる部分
を前記曲面部分と定義したときに、曲面部分の曲率半径
の最小値Ｒと、前記トンネル絶縁膜の膜厚ｔとの間で、
係る発明では、半導体基板と、前記基板に設けられた素
子分離領域と、前記素子分離領域により分離されたメモ
リセルを形成するための素子領域と、前記素子領域上に
トンネル絶縁膜を介して形成された浮遊ゲートと、前記
浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子
領域に容量結合される制御ゲートとを含む、電気的に情
報の書き替えが可能なメモリセルを複数配列してなるメ
モリセルアレイを具備し、前記浮遊ゲートに対する前記
素子領域の対向面が平坦部分と凸状の曲面部分とを有し
ており、曲率半径がＲ≧（Ｗ／３）となる部分を前記平
坦部分、曲率半径がＲ＜（Ｗ／３）｛ただし式中のＷ
は、Ｒの方向と略同一水平方向について前記素子領域の
前記浮遊ゲートと対向する部分の幅を示す｝となる部分
を前記曲面部分と定義したときに、曲面部分の曲率半径
の最小値Ｒと、前記トンネル絶縁膜の膜厚ｔとの間で、
【数１５】
【００３７】の関係を満足するように、前記素子領域に
おける曲面部分の曲率半径の最小値Ｒが設定されている
ことを特徴とする。
おける曲面部分の曲率半径の最小値Ｒが設定されている
ことを特徴とする。
【００３８】このような請求項１０に係る発明である
と、上記のように規定される曲面部分を有していること
で、この曲面部分に、トンネル電流を、トンネル絶縁膜
が絶縁破壊されない密度まで集中させることができる。
したがって、制御ゲート〜基板間に印加される書き込み
電圧を、従来のメモリセルと同等としたとき、従来のメ
モリセル以上に書き込み速度を向上させることができ
る。
と、上記のように規定される曲面部分を有していること
で、この曲面部分に、トンネル電流を、トンネル絶縁膜
が絶縁破壊されない密度まで集中させることができる。
したがって、制御ゲート〜基板間に印加される書き込み
電圧を、従来のメモリセルと同等としたとき、従来のメ
モリセル以上に書き込み速度を向上させることができ
る。
【００３９】また、請求項１１では、請求項１０に係る
発明において、前記メモリセルを、ＮＡＮＤ型、ＮＯＲ
型、ＤＩＮＯＲ型、ＡＮＤ型のうち、いずれか一つに用
いることを特徴とする。
発明において、前記メモリセルを、ＮＡＮＤ型、ＮＯＲ
型、ＤＩＮＯＲ型、ＡＮＤ型のうち、いずれか一つに用
いることを特徴とする。
【００４０】このような請求項１１に係る発明である
と、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型の
いずれの不揮発性半導体記憶装置においても、書き込み
特性の向上とともに消去特性の劣化の抑制できる。ま
た、メモリセルが、デ−タの書き込みに基板ホットエレ
クトロンを用いるものであっても、書き込み特性の向上
とともに消去特性の劣化を抑制することができる。
と、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型の
いずれの不揮発性半導体記憶装置においても、書き込み
特性の向上とともに消去特性の劣化の抑制できる。ま
た、メモリセルが、デ−タの書き込みに基板ホットエレ
クトロンを用いるものであっても、書き込み特性の向上
とともに消去特性の劣化を抑制することができる。
【００４１】上記目的を達成するために、請求項１２に
係る発明では、半導体基板と、前記基板に設けられた素
子分離領域と、前記素子分離領域により分離されたメモ
リセルを形成するための素子領域と、前記素子領域上に
トンネル絶縁膜を介して形成された浮遊ゲートと、前記
浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子
領域に容量結合される制御ゲートとを含む、電気的に情
報の書き替えが可能なメモリセルを複数配列してなるメ
モリセルアレイを具備し、データの書き込みおよび消去
の際に印加するバイアスによって、前記トンネル絶縁膜
を通過する電子の方向が双方向に変化する不揮発性半導
体記憶装置であって、前記浮遊ゲートに対する前記素子
領域の対向面が平坦部分と凸状の曲面部分とを有してお
り、曲率半径がＲ≧（Ｗ／３）となる部分を前記平坦部
分、曲率半径がＲ＜（Ｗ／３）｛ただし式中のＷは、Ｒ
の方向と略同一水平方向について前記素子領域の前記浮
遊ゲートと対向する部分の幅を示す｝となる部分を前記
曲面部分と定義したうえで、データの書き込みの際、前
記素子領域の曲面部分を介して生ずる電界の最大値をＥ
edge（Ｒ）、前記素子領域の平坦部分を介して生ずる電
界をＥflat（Ｒ）としたとき、
係る発明では、半導体基板と、前記基板に設けられた素
子分離領域と、前記素子分離領域により分離されたメモ
リセルを形成するための素子領域と、前記素子領域上に
トンネル絶縁膜を介して形成された浮遊ゲートと、前記
浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子
領域に容量結合される制御ゲートとを含む、電気的に情
報の書き替えが可能なメモリセルを複数配列してなるメ
モリセルアレイを具備し、データの書き込みおよび消去
の際に印加するバイアスによって、前記トンネル絶縁膜
を通過する電子の方向が双方向に変化する不揮発性半導
体記憶装置であって、前記浮遊ゲートに対する前記素子
領域の対向面が平坦部分と凸状の曲面部分とを有してお
り、曲率半径がＲ≧（Ｗ／３）となる部分を前記平坦部
分、曲率半径がＲ＜（Ｗ／３）｛ただし式中のＷは、Ｒ
の方向と略同一水平方向について前記素子領域の前記浮
遊ゲートと対向する部分の幅を示す｝となる部分を前記
曲面部分と定義したうえで、データの書き込みの際、前
記素子領域の曲面部分を介して生ずる電界の最大値をＥ
edge（Ｒ）、前記素子領域の平坦部分を介して生ずる電
界をＥflat（Ｒ）としたとき、
【数１６】
【００４２】の関係を満足する電界を、前記浮遊ゲート
〜前記基板間に生ずることを特徴とする。
〜前記基板間に生ずることを特徴とする。
【００４３】このような請求項１２に係る発明である
と、曲面部分を介して生ずる電界の最大値をＥedge
（Ｒ）と平坦部分を介して生ずる電界をＥflat（Ｒ）と
を上記の関係とすることで、曲面部分に集中するトンネ
ル電流の密度を、トンネル絶縁膜が絶縁破壊されない密
度まで低下させることができる。また、トンネル電流が
集中する曲面部分を持つことで、制御ゲート〜基板間に
印加される書き込み電圧を、従来のメモリセルと同等と
したとき、従来のメモリセル以上に書き込み速度を向上
させることができる。
と、曲面部分を介して生ずる電界の最大値をＥedge
（Ｒ）と平坦部分を介して生ずる電界をＥflat（Ｒ）と
を上記の関係とすることで、曲面部分に集中するトンネ
ル電流の密度を、トンネル絶縁膜が絶縁破壊されない密
度まで低下させることができる。また、トンネル電流が
集中する曲面部分を持つことで、制御ゲート〜基板間に
印加される書き込み電圧を、従来のメモリセルと同等と
したとき、従来のメモリセル以上に書き込み速度を向上
させることができる。
【００４４】また、請求項１３に係る発明では、請求項
１２に係る発明において、前記基板側から前記浮遊ゲー
トに向かって、前記トンネル絶縁膜中を電荷が通過する
ときに、前記曲面部分を介して前記トンネル絶縁膜を通
過する単位時間当たりの電荷量をＱedge（Ｒ）、前記平
坦部分を介して前記トンネル絶縁膜を通過する単位時間
当たりの電荷量をＱflat（Ｒ）としたとき、
１２に係る発明において、前記基板側から前記浮遊ゲー
トに向かって、前記トンネル絶縁膜中を電荷が通過する
ときに、前記曲面部分を介して前記トンネル絶縁膜を通
過する単位時間当たりの電荷量をＱedge（Ｒ）、前記平
坦部分を介して前記トンネル絶縁膜を通過する単位時間
当たりの電荷量をＱflat（Ｒ）としたとき、
【数１７】
【００４５】の関係を満足する電荷を、前記トンネル絶
縁膜に通過させることを特徴とする。
縁膜に通過させることを特徴とする。
【００４６】このような請求項１３に係る発明である
と、曲面部分を介してトンネル絶縁膜を通過する単位時
間当たりの電荷の量Ｑedge（Ｒ）と、平坦部分を介して
トンネル絶縁膜を通過する単位時間当たりの電荷の量Ｑ
flat（Ｒ）とを、上記の関係とする。この関係は、請求
項１１に示した関係を別の表現としたものである。した
がって、請求項１１に係る発明と同様に、曲面部分に集
中するトンネル電流の密度を、トンネル絶縁膜が絶縁破
壊されない密度まで低下させることができる。また、ト
ンネル電流が集中する曲面部分を持つことで、制御ゲー
ト〜基板間に印加される書き込み電圧を、従来のメモリ
セルと同等としたとき、従来のメモリセル以上に書き込
み速度を向上させることができる。
と、曲面部分を介してトンネル絶縁膜を通過する単位時
間当たりの電荷の量Ｑedge（Ｒ）と、平坦部分を介して
トンネル絶縁膜を通過する単位時間当たりの電荷の量Ｑ
flat（Ｒ）とを、上記の関係とする。この関係は、請求
項１１に示した関係を別の表現としたものである。した
がって、請求項１１に係る発明と同様に、曲面部分に集
中するトンネル電流の密度を、トンネル絶縁膜が絶縁破
壊されない密度まで低下させることができる。また、ト
ンネル電流が集中する曲面部分を持つことで、制御ゲー
ト〜基板間に印加される書き込み電圧を、従来のメモリ
セルと同等としたとき、従来のメモリセル以上に書き込
み速度を向上させることができる。
【００４７】また、請求項１４に係る発明では、請求項
１２および請求項１３いずれかに係る発明において、前
記浮遊ゲートから前記基板側に向かって、前記トンネル
絶縁膜中を電荷が通過するときに、前記曲面部分および
平坦部分を有する素子領域上に形成されたトンネル絶縁
膜全体の平均の電流密度をＪ（Ｒ）、前記平坦部分のみ
有する素子領域上に形成されたトンネル絶縁膜全体の電
流密度をＪ（Ｒ＝０）としたときに、
１２および請求項１３いずれかに係る発明において、前
記浮遊ゲートから前記基板側に向かって、前記トンネル
絶縁膜中を電荷が通過するときに、前記曲面部分および
平坦部分を有する素子領域上に形成されたトンネル絶縁
膜全体の平均の電流密度をＪ（Ｒ）、前記平坦部分のみ
有する素子領域上に形成されたトンネル絶縁膜全体の電
流密度をＪ（Ｒ＝０）としたときに、
【数１８】
【００４８】の関係を満足する電流密度を、前記トンネ
ル絶縁膜に生ずることを特徴とする。
ル絶縁膜に生ずることを特徴とする。
【００４９】このような請求項１４に係る発明である
と、消去特性の劣化を抑制することができる。
と、消去特性の劣化を抑制することができる。
【００５０】また、請求項１５に係る発明では、請求項
１２乃至請求項１４いずれか一つに係る発明において、
前記メモリセルを、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ
型、ＡＮＤ型のうち、いずれか一つに用いることを特徴
とする。
１２乃至請求項１４いずれか一つに係る発明において、
前記メモリセルを、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ
型、ＡＮＤ型のうち、いずれか一つに用いることを特徴
とする。
【００５１】このような請求項１５に係る発明である
と、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型の
いずれの不揮発性半導体記憶装置においても、書き込み
特性の向上とともに消去特性の劣化の抑制できる。ま
た、メモリセルが、デ−タの書き込みに基板ホットエレ
クトロンを用いるものであっても、書き込み特性の向上
とともに消去特性の劣化を抑制することができる。
と、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型の
いずれの不揮発性半導体記憶装置においても、書き込み
特性の向上とともに消去特性の劣化の抑制できる。ま
た、メモリセルが、デ−タの書き込みに基板ホットエレ
クトロンを用いるものであっても、書き込み特性の向上
とともに消去特性の劣化を抑制することができる。
【００５２】上記目的を達成するために、請求項１６に
係る発明では、半導体基板と、前記半導体基板に設けら
れたトレンチ内に埋め込み形成された素子分離領域と、
前記素子分離領域よりも突出したメモリセルを形成する
ための素子領域と、トンネル絶縁膜を介して前記素子領
域および前記素子分離領域の一部を被覆するように形成
された浮遊ゲートと、前記浮遊ゲートおよび前記トンネ
ル絶縁膜を介して前記素子領域に容量結合される制御ゲ
ートとを具備する不揮発性半導体記憶装置であって、前
記浮遊ゲートにより被覆された素子領域と素子分離領域
との境界部分で、前記素子領域の上端部が実質的に曲率
を持つように丸められていることを特徴とする。
係る発明では、半導体基板と、前記半導体基板に設けら
れたトレンチ内に埋め込み形成された素子分離領域と、
前記素子分離領域よりも突出したメモリセルを形成する
ための素子領域と、トンネル絶縁膜を介して前記素子領
域および前記素子分離領域の一部を被覆するように形成
された浮遊ゲートと、前記浮遊ゲートおよび前記トンネ
ル絶縁膜を介して前記素子領域に容量結合される制御ゲ
ートとを具備する不揮発性半導体記憶装置であって、前
記浮遊ゲートにより被覆された素子領域と素子分離領域
との境界部分で、前記素子領域の上端部が実質的に曲率
を持つように丸められていることを特徴とする。
【００５３】このような請求項１６に係る発明である
と、データ書き込み時、トンネル絶縁膜の一部分に、ト
ンネル絶縁膜が絶縁破壊されない範囲で電界集中し、ト
ンネル電流が前記トンネル絶縁膜に偏在されて流れる。
よって、制御ゲート〜基板間に印加される書き込み電圧
を、従来のメモリセルと同等としたとき、従来のメモリ
セル以上に書き込み速度を向上させることができる。ま
た、書き込み速度を従来と同程度に抑制したならば、書
き込み電圧を低下させることができる。
と、データ書き込み時、トンネル絶縁膜の一部分に、ト
ンネル絶縁膜が絶縁破壊されない範囲で電界集中し、ト
ンネル電流が前記トンネル絶縁膜に偏在されて流れる。
よって、制御ゲート〜基板間に印加される書き込み電圧
を、従来のメモリセルと同等としたとき、従来のメモリ
セル以上に書き込み速度を向上させることができる。ま
た、書き込み速度を従来と同程度に抑制したならば、書
き込み電圧を低下させることができる。
【００５４】さらに、トンネル電流は、トンネル絶縁膜
の一部分に、トンネル絶縁膜が破壊されない範囲で集中
されるので、トンネル電流を、トンネル絶縁膜中に偏在
して流しても、トンネル絶縁膜は、絶縁破壊することが
ない。
の一部分に、トンネル絶縁膜が破壊されない範囲で集中
されるので、トンネル電流を、トンネル絶縁膜中に偏在
して流しても、トンネル絶縁膜は、絶縁破壊することが
ない。
【００５５】また、請求項１７に係る発明では、請求項
１６に係る発明において、前記素子領域の上端部は、曲
率半径の最小値Ｒが３ｎｍ〜１００ｎｍ以下の範囲内と
なるような形状に丸められていることを特徴とする。
１６に係る発明において、前記素子領域の上端部は、曲
率半径の最小値Ｒが３ｎｍ〜１００ｎｍ以下の範囲内と
なるような形状に丸められていることを特徴とする。
【００５６】このような請求項１７に係る発明である
と、前記素子領域の上端部の形状が、微細化の要求を損
なうことなく、実使用に耐え得るものにできる。
と、前記素子領域の上端部の形状が、微細化の要求を損
なうことなく、実使用に耐え得るものにできる。
【００５７】また、請求項１８に係る発明では、請求項
１６および請求項１７いずれかに係る発明において、前
記メモリセルを、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ
型、ＡＮＤ型のうち、いずれか一つに用いることを特徴
とする。
１６および請求項１７いずれかに係る発明において、前
記メモリセルを、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ
型、ＡＮＤ型のうち、いずれか一つに用いることを特徴
とする。
【００５８】このような請求項１８に係る発明である
と、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型の
いずれの不揮発性半導体記憶装置においても、書き込み
特性の向上とともに消去特性の劣化の抑制できる。ま
た、メモリセルが、デ−タの書き込みに基板ホットエレ
クトロンを用いるものであっても、書き込み特性の向上
とともに消去特性の劣化を抑制することができる。
と、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型の
いずれの不揮発性半導体記憶装置においても、書き込み
特性の向上とともに消去特性の劣化の抑制できる。ま
た、メモリセルが、デ−タの書き込みに基板ホットエレ
クトロンを用いるものであっても、書き込み特性の向上
とともに消去特性の劣化を抑制することができる。
【００５９】
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態を説明する。この実施の形態において
は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを例にとり、
説明する。
発明の実施の形態を説明する。この実施の形態において
は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを例にとり、
説明する。
【００６０】図１は、この発明の第１の実施の形態に係
るＮＡＮＤ型ＥＥＰＲＯＭの平面図、図２は断面図で、
（Ａ）図は、図１中の２Ａ−２Ａ線に沿う断面図、
（Ｂ）図は、図１中の２Ｂ−２Ｂ線に沿う断面図であ
る。
るＮＡＮＤ型ＥＥＰＲＯＭの平面図、図２は断面図で、
（Ａ）図は、図１中の２Ａ−２Ａ線に沿う断面図、
（Ｂ）図は、図１中の２Ｂ−２Ｂ線に沿う断面図であ
る。
【００６１】最初に、この発明の第１の実施の形態に係
るＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルの基本的
な構造を説明する。
るＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルの基本的
な構造を説明する。
【００６２】図１、図２に示すように、Ｐ型のシリコン
基板（もしくはＰ型ウェル）１には、複数のトレンチ２
が互いに並行して形成されている。これらのトレンチ２
は、絶縁物により埋め込まれ、埋め込み素子分離領域３
を形成している。この実施の形態で述べている埋め込み
素子分離領域３は、ＳＴＩ(Shallow Trench Isolation)
と呼ばれることもある。また、埋め込まれた絶縁物
は、例えば二酸化シリコン（ＳｉＯ2 ）である。埋め込
み素子分離領域３間に存在する基板１の部分は、素子領
域４を構成する。素子領域４上には、トンネル酸化膜
（ＳｉＯ2 ）５が形成されている。トンネル酸化膜５上
には浮遊ゲート（ＦＧ）６が形成されている。浮遊ゲー
ト６上には二酸化シリコン（ＳｉＯ2 ）／窒化シリコン
（Ｓｉ3 Ｎ4）／二酸化シリコン（ＳｉＯ2 ）の三層か
らなるＯＮＯ絶縁膜７が形成されている。ＯＮＯ絶縁膜
７上には制御ゲート（ＣＧ）８が形成されている。
基板（もしくはＰ型ウェル）１には、複数のトレンチ２
が互いに並行して形成されている。これらのトレンチ２
は、絶縁物により埋め込まれ、埋め込み素子分離領域３
を形成している。この実施の形態で述べている埋め込み
素子分離領域３は、ＳＴＩ(Shallow Trench Isolation)
と呼ばれることもある。また、埋め込まれた絶縁物
は、例えば二酸化シリコン（ＳｉＯ2 ）である。埋め込
み素子分離領域３間に存在する基板１の部分は、素子領
域４を構成する。素子領域４上には、トンネル酸化膜
（ＳｉＯ2 ）５が形成されている。トンネル酸化膜５上
には浮遊ゲート（ＦＧ）６が形成されている。浮遊ゲー
ト６上には二酸化シリコン（ＳｉＯ2 ）／窒化シリコン
（Ｓｉ3 Ｎ4）／二酸化シリコン（ＳｉＯ2 ）の三層か
らなるＯＮＯ絶縁膜７が形成されている。ＯＮＯ絶縁膜
７上には制御ゲート（ＣＧ）８が形成されている。
【００６３】次に、この発明の第１の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルへのデータ
書き込み／データ消去の動作を説明する。
ＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルへのデータ
書き込み／データ消去の動作を説明する。
【００６４】図１、図２では、参照符号ＳがＮ型ソース
領域、参照符号ＤがＮ型ドレイン領域、参照符号ＣＧ１
〜ＣＧ８が制御ゲート、参照符号ＳＧ１がドレイン側選
択ゲート、参照符号ＳＧ２がソース側選択ゲート、参照
符号ＢＬがドレイン領域Ｄに接続されるビット線であ
る。図１中に示すビット線コンタクトは、ビット線とド
レイン領域Ｄとのコンタクト部分を示している。また、
図１に示されない箇所（例えばセルアレイの端など）に
は、ソース線とソース領域Ｓとのコンタクト部分、すな
わちソース線コンタクトもある。また、参照符号９は、
選択ゲートトランジスタおよびメモリセルトランジスタ
を、ソース領域Ｓ〜ドレイン領域Ｄ間に直列に接続する
Ｎ型領域である。
領域、参照符号ＤがＮ型ドレイン領域、参照符号ＣＧ１
〜ＣＧ８が制御ゲート、参照符号ＳＧ１がドレイン側選
択ゲート、参照符号ＳＧ２がソース側選択ゲート、参照
符号ＢＬがドレイン領域Ｄに接続されるビット線であ
る。図１中に示すビット線コンタクトは、ビット線とド
レイン領域Ｄとのコンタクト部分を示している。また、
図１に示されない箇所（例えばセルアレイの端など）に
は、ソース線とソース領域Ｓとのコンタクト部分、すな
わちソース線コンタクトもある。また、参照符号９は、
選択ゲートトランジスタおよびメモリセルトランジスタ
を、ソース領域Ｓ〜ドレイン領域Ｄ間に直列に接続する
Ｎ型領域である。
【００６５】ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き
込み／データ消去の双方にFowler-Nordheim （ＦＮ）電
流が使用される。
込み／データ消去の双方にFowler-Nordheim （ＦＮ）電
流が使用される。
【００６６】まず、データ書き込みに際しては、書き込
み選択された制御ゲートＣＧにＶＰＰ電位、非選択の制
御ゲートＣＧ、および選択ゲートＳＧ１、ＳＧ２にＶｍ
電位をそれぞれ与え、ソース領域Ｓ、基板１は接地す
る。ドレイン領域Ｄの電位は、書き込みデータのレベル
“１”、“０”に応じて正の電位、または接地のいずれ
かに変化される。特にドレイン領域Ｄが接地されたとき
には、浮遊ゲート６側が正バイアスとなる電位がかかっ
て、トンネル酸化膜５にＦＮ電流が流れ、電子が基板１
側から浮遊ゲート６に注入される。
み選択された制御ゲートＣＧにＶＰＰ電位、非選択の制
御ゲートＣＧ、および選択ゲートＳＧ１、ＳＧ２にＶｍ
電位をそれぞれ与え、ソース領域Ｓ、基板１は接地す
る。ドレイン領域Ｄの電位は、書き込みデータのレベル
“１”、“０”に応じて正の電位、または接地のいずれ
かに変化される。特にドレイン領域Ｄが接地されたとき
には、浮遊ゲート６側が正バイアスとなる電位がかかっ
て、トンネル酸化膜５にＦＮ電流が流れ、電子が基板１
側から浮遊ゲート６に注入される。
【００６７】また、データ消去に際しては、消去選択さ
れている全ての制御ゲートＣＧ、選択ゲートＳＧ１、Ｓ
Ｇ２、ドレイン領域Ｄ、ソース領域Ｓをそれぞれ接地
し、基板１にＶＥＥ電位を与える。このような電位状態
により、基板１側が正バイアスとなる電位がかかって、
トンネル酸化膜５にＦＮ電流が流れ、電子が浮遊ゲート
６から基板１に放出される。
れている全ての制御ゲートＣＧ、選択ゲートＳＧ１、Ｓ
Ｇ２、ドレイン領域Ｄ、ソース領域Ｓをそれぞれ接地
し、基板１にＶＥＥ電位を与える。このような電位状態
により、基板１側が正バイアスとなる電位がかかって、
トンネル酸化膜５にＦＮ電流が流れ、電子が浮遊ゲート
６から基板１に放出される。
【００６８】次に、この発明の第１の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭが有するメモルセルの構造を、
より詳細に説明する。この発明の説明を助けるために、
図２（Ａ）に示す断面構造を、素子分離領域３と素子領
域４との境界に沿った境界部分２２２と、境界部分２２
２間にあって平坦な平坦部分２２１とに、便宜上、分け
ることにする。
ＮＡＮＤ型ＥＥＰＲＯＭが有するメモルセルの構造を、
より詳細に説明する。この発明の説明を助けるために、
図２（Ａ）に示す断面構造を、素子分離領域３と素子領
域４との境界に沿った境界部分２２２と、境界部分２２
２間にあって平坦な平坦部分２２１とに、便宜上、分け
ることにする。
【００６９】図２（Ａ）に示すように、トレンチ２を埋
め込む絶縁物は、基板１の表面よりも後退され、素子領
域４は、埋め込み素子分離領域３の表面から突出されて
いる。突出された素子領域４の平坦部分２２１では、基
板１の表面を犠牲酸化し、犠牲酸化により形成された犠
牲酸化膜（ＳｉＯ2 ）を剥離した後に、トンネル酸化膜
５が形成されるので、トンネル酸化膜５は、ほぼ完全な
平坦になる。これに対して、境界部分２２２は、丸めら
れている。このため、境界部分２２２では、トンネル酸
化膜５は、境界部分２２２の形状に応じた丸みを帯びる
ことになる。浮遊ゲート６は、トンネル酸化膜５の上に
形成され、突出された素子領域４を被覆する形状になっ
ている。これにより、浮遊ゲート６は、丸められた境界
部分２２２と平坦部分２２１とのそれぞれに対向され
る。
め込む絶縁物は、基板１の表面よりも後退され、素子領
域４は、埋め込み素子分離領域３の表面から突出されて
いる。突出された素子領域４の平坦部分２２１では、基
板１の表面を犠牲酸化し、犠牲酸化により形成された犠
牲酸化膜（ＳｉＯ2 ）を剥離した後に、トンネル酸化膜
５が形成されるので、トンネル酸化膜５は、ほぼ完全な
平坦になる。これに対して、境界部分２２２は、丸めら
れている。このため、境界部分２２２では、トンネル酸
化膜５は、境界部分２２２の形状に応じた丸みを帯びる
ことになる。浮遊ゲート６は、トンネル酸化膜５の上に
形成され、突出された素子領域４を被覆する形状になっ
ている。これにより、浮遊ゲート６は、丸められた境界
部分２２２と平坦部分２２１とのそれぞれに対向され
る。
【００７０】次に、図２（Ａ）に示すメモリセルに生ず
る電界を説明する。
る電界を説明する。
【００７１】境界部分２２２における素子領域４の曲率
半径Ｒは、微視的に考えると、場所によって異なってい
ると考えられ、一般的に一定値になりづらい。電界は、
曲率が最も大きいところ、すなわち曲率半径Ｒが最も小
さいところで最も大きくなる。そこで、様々な曲率半径
のうち、最小の値のものを曲率半径Ｒと定義し、以下、
図２（Ａ）に示すメモリセルに生ずる電界の式を導くこ
とにする。
半径Ｒは、微視的に考えると、場所によって異なってい
ると考えられ、一般的に一定値になりづらい。電界は、
曲率が最も大きいところ、すなわち曲率半径Ｒが最も小
さいところで最も大きくなる。そこで、様々な曲率半径
のうち、最小の値のものを曲率半径Ｒと定義し、以下、
図２（Ａ）に示すメモリセルに生ずる電界の式を導くこ
とにする。
【００７２】データ書き込み時、トンネル酸化膜５の厚
さをｔとすると、ガウスの定理より、次の式が成り立
つ。
さをｔとすると、ガウスの定理より、次の式が成り立
つ。
【００７３】
【数１９】
【００７４】（１）式において、電界Ｅedgeは、データ
書き込み時（すなわちゲート正バイアス）のときの、境
界部分２２２の最大電界であり、電界Ｅflatは、平坦部
分２２１の電界である。この（１）式より、曲率半径Ｒ
を小さくしていくと、電界Ｅedgeは大きくなる。逆に、
曲率半径Ｒを大きくしていくと、電界Ｅedgeの値は小さ
くなって、電界Ｅflatの値に近づいていく。つまり、図
２（Ａ）に示すメモリセルでは、平坦部分２２１に生ず
る電界より、丸められた境界部分２２２に生ずる電界が
大きい。データを書き込む時には、ＦＮ電流を用いて、
基板１側から浮遊ゲート６へ電子を注入する。したがっ
て、図２（Ａ）に示すメモリセルでは、書き込み時に
は、平坦部分２２１に流れるＦＮ電流の密度より、境界
部分２２２に流れるＦＮ電流の密度が大きくなる。
書き込み時（すなわちゲート正バイアス）のときの、境
界部分２２２の最大電界であり、電界Ｅflatは、平坦部
分２２１の電界である。この（１）式より、曲率半径Ｒ
を小さくしていくと、電界Ｅedgeは大きくなる。逆に、
曲率半径Ｒを大きくしていくと、電界Ｅedgeの値は小さ
くなって、電界Ｅflatの値に近づいていく。つまり、図
２（Ａ）に示すメモリセルでは、平坦部分２２１に生ず
る電界より、丸められた境界部分２２２に生ずる電界が
大きい。データを書き込む時には、ＦＮ電流を用いて、
基板１側から浮遊ゲート６へ電子を注入する。したがっ
て、図２（Ａ）に示すメモリセルでは、書き込み時に
は、平坦部分２２１に流れるＦＮ電流の密度より、境界
部分２２２に流れるＦＮ電流の密度が大きくなる。
【００７５】図３は、基板〜浮遊ゲート間に生ずる電界
を示す図で、（Ａ）図は、図２（Ａ）に示す基板〜浮遊
ゲート間に生ずる電気力線を示す図、（Ｂ）図は、図２
（Ａ）に示す基板〜浮遊ゲート間のエネルギバンド図で
ある。（Ｂ）図は、特に書き込み時、境界部分２２２に
生ずるエネルギバンドを示している。
を示す図で、（Ａ）図は、図２（Ａ）に示す基板〜浮遊
ゲート間に生ずる電気力線を示す図、（Ｂ）図は、図２
（Ａ）に示す基板〜浮遊ゲート間のエネルギバンド図で
ある。（Ｂ）図は、特に書き込み時、境界部分２２２に
生ずるエネルギバンドを示している。
【００７６】基板１と制御ゲート８との間に書き込み電
圧ＶＰＰを印加したとき、電位差は、トンネル酸化膜５
のどの部分でも同じである。これにも関わらず、境界部
分２２２にＦＮ電流が集中して流れるのは、境界部分２
２２におけるエネルギバンドが曲げられているからであ
る。この様子を、図３（Ｂ）に示す。
圧ＶＰＰを印加したとき、電位差は、トンネル酸化膜５
のどの部分でも同じである。これにも関わらず、境界部
分２２２にＦＮ電流が集中して流れるのは、境界部分２
２２におけるエネルギバンドが曲げられているからであ
る。この様子を、図３（Ｂ）に示す。
【００７７】図４は、電界Ｅedgeと電界Ｅflatとの比の
曲率半径依存性を示す図である。すなわち、（１）式
を、図示したものである。なお、図４には、書き込み時
の比だけでなく、消去時の比についても示されている。
曲率半径依存性を示す図である。すなわち、（１）式
を、図示したものである。なお、図４には、書き込み時
の比だけでなく、消去時の比についても示されている。
【００７８】書き込み時には、曲率半径Ｒが小さくなる
に従って、電界集中の度合が強まり、、曲率半径Ｒが大
きくなるに従って、電界集中の度合が弱まる傾向があ
る。消去時も同様な傾向を示すが、曲率半径Ｒが大きく
なるに従って、電界集中の度合が弱まる傾向は、書き込
み時ほど、大幅に変化するものではない。
に従って、電界集中の度合が強まり、、曲率半径Ｒが大
きくなるに従って、電界集中の度合が弱まる傾向があ
る。消去時も同様な傾向を示すが、曲率半径Ｒが大きく
なるに従って、電界集中の度合が弱まる傾向は、書き込
み時ほど、大幅に変化するものではない。
【００７９】このように図２（Ａ）に示すメモリセル
は、書き込み時に、次のような効果を得ることができ
る。
は、書き込み時に、次のような効果を得ることができ
る。
【００８０】まず、境界部分２２２におけるエネルギバ
ンドが曲げられているので、丸められた境界部分２２２
に、ＦＮ電流が集中して流れる。これにより、丸められ
た境界部分２２２を持たないメモリセルに比べて、書き
込み速度が速くなる。また、書き込み速度を同等の速度
にするならば、書き込み電圧ＶＰＰを低くすることがで
きる。
ンドが曲げられているので、丸められた境界部分２２２
に、ＦＮ電流が集中して流れる。これにより、丸められ
た境界部分２２２を持たないメモリセルに比べて、書き
込み速度が速くなる。また、書き込み速度を同等の速度
にするならば、書き込み電圧ＶＰＰを低くすることがで
きる。
【００８１】ところで、消去時には、電子を、浮遊ゲー
ト６から基板１へ放出するため、書き込み時とは反対
に、丸められた境界部分２２２への電界集中は起きな
い。ＦＮ電流は、主に平坦部分２２１に流れる。電子を
放出する先は、ＮＡＮＤ型では基板１のチャネル部であ
るが、ＮＯＲ型では拡散層であるドレイン領域に電子を
放出する。いずれも、ＦＮ電流を使用している。
ト６から基板１へ放出するため、書き込み時とは反対
に、丸められた境界部分２２２への電界集中は起きな
い。ＦＮ電流は、主に平坦部分２２１に流れる。電子を
放出する先は、ＮＡＮＤ型では基板１のチャネル部であ
るが、ＮＯＲ型では拡散層であるドレイン領域に電子を
放出する。いずれも、ＦＮ電流を使用している。
【００８２】さて、上記した通り、埋め込み素子分離領
域３よりも突出された素子領域４を被覆するようにトン
ネル酸化膜５および浮遊ゲート６が形成され、書き込み
時に素子分離領域３と素子領域４との境界の部分で電界
集中が起きると、ＦＮ電流は、電界が集中しているとこ
ろに、集中して流れる。
域３よりも突出された素子領域４を被覆するようにトン
ネル酸化膜５および浮遊ゲート６が形成され、書き込み
時に素子分離領域３と素子領域４との境界の部分で電界
集中が起きると、ＦＮ電流は、電界が集中しているとこ
ろに、集中して流れる。
【００８３】図５は、ＦＮ電流の電界依存性を示す図で
ある。
ある。
【００８４】ＦＮ電流は、次の式により表される。
【００８５】
【数２０】
【００８６】図５に示すように、電界が１ＭＶ／ｃｍ変
わるだけで、ＦＮ電流の密度は、２桁上昇する。ＦＮ電
流は、このように電界に敏感である。ここで、素子領域
４の幅（チャネル幅）をα、境界部分２２２の曲率半径
をＲ、トンネル酸化膜５の膜厚をｔとすると、図２
（Ａ）に示すメモリセルのトンネル酸化膜５に流れるＦ
Ｎ電流の式は、（１）式、（２）式により、次のように
示される。
わるだけで、ＦＮ電流の密度は、２桁上昇する。ＦＮ電
流は、このように電界に敏感である。ここで、素子領域
４の幅（チャネル幅）をα、境界部分２２２の曲率半径
をＲ、トンネル酸化膜５の膜厚をｔとすると、図２
（Ａ）に示すメモリセルのトンネル酸化膜５に流れるＦ
Ｎ電流の式は、（１）式、（２）式により、次のように
示される。
【００８７】
【数２１】
【００８８】（３）式によれば、例えば素子領域４の幅
αが０．４μｍ、境界部分２２２の曲率半径Ｒが１０ｎ
ｍのメモリセルでは、書き込み時に、トンネル酸化膜５
を通過する電荷量の９９．５％までが、丸められた境界
部分２２２を通過する計算になる。
αが０．４μｍ、境界部分２２２の曲率半径Ｒが１０ｎ
ｍのメモリセルでは、書き込み時に、トンネル酸化膜５
を通過する電荷量の９９．５％までが、丸められた境界
部分２２２を通過する計算になる。
【００８９】図６は、書き込み時のＦＮ電流ＩflatとＦ
Ｎ電流Ｉedgeとの比の曲率半径依存性を示す図である。
Ｎ電流Ｉedgeとの比の曲率半径依存性を示す図である。
【００９０】図６には、（３）式の平坦部分２２１に流
れるＦＮ電流Ｉflatと、丸められた境界部分２２２に流
れるＦＮ電流Ｉedgeとの比と曲率半径Ｒとの関係が、素
子領域４の幅（SDG Width ）αをパラメータとしてプロ
ットされている。
れるＦＮ電流Ｉflatと、丸められた境界部分２２２に流
れるＦＮ電流Ｉedgeとの比と曲率半径Ｒとの関係が、素
子領域４の幅（SDG Width ）αをパラメータとしてプロ
ットされている。
【００９１】図７は、ＦＮ電流の電界依存性を示す図で
ある。
ある。
【００９２】図７には、（３）式そのものを、曲率半径
の値（Radius）Ｒをパラメータとしてプロットされてい
る。
の値（Radius）Ｒをパラメータとしてプロットされてい
る。
【００９３】図６および図７に示すように、曲率半径Ｒ
が小さくなるにつれ、丸められた境界部分２２２でのＦ
Ｎ電流成分が急激に増えている。
が小さくなるにつれ、丸められた境界部分２２２でのＦ
Ｎ電流成分が急激に増えている。
【００９４】ところで、消去時においても同様の計算
で、ＦＮ電流式が決まる。
で、ＦＮ電流式が決まる。
【００９５】図８は、消去時のＦＮ電流ＩflatとＦＮ電
流Ｉedgeとの比の曲率半径依存性を示す図である。
流Ｉedgeとの比の曲率半径依存性を示す図である。
【００９６】図８には、平坦部分２２１に流れるＦＮ電
流Ｉflatと、丸められた境界部分２２２に流れるＦＮ電
流Ｉedgeとの比と曲率半径Ｒとの関係が、素子領域４の
幅（SDG Width ）をパラメータとしてプロットされてい
る。
流Ｉflatと、丸められた境界部分２２２に流れるＦＮ電
流Ｉedgeとの比と曲率半径Ｒとの関係が、素子領域４の
幅（SDG Width ）をパラメータとしてプロットされてい
る。
【００９７】図８に示すように、曲率半径Ｒが小さい値
では、ほとんどのＦＮ電流成分が、平坦部分２２１に流
れている。
では、ほとんどのＦＮ電流成分が、平坦部分２２１に流
れている。
【００９８】図９は、書き込み時／消去時のＦＮ電流密
度の曲率半径依存性を示す図である。
度の曲率半径依存性を示す図である。
【００９９】図９には、素子領域４の幅（SDG Width ）
が０．２μｍ、トンネル酸化膜５の膜厚Ｔoxが８ｎｍの
メモリセルを用い、電界Ｅflatが７ＭＶ／ｃｍのときの
ものが示されている。書き込み時では、曲率半径Ｒが
０．０１μｍ以下になると、ＦＮ電流密度が急激に大き
くなる。一方、消去時では、曲率半径Ｒが大きくなるに
つれ、少しずつＦＮ電流密度が小さくなっていく。
が０．２μｍ、トンネル酸化膜５の膜厚Ｔoxが８ｎｍの
メモリセルを用い、電界Ｅflatが７ＭＶ／ｃｍのときの
ものが示されている。書き込み時では、曲率半径Ｒが
０．０１μｍ以下になると、ＦＮ電流密度が急激に大き
くなる。一方、消去時では、曲率半径Ｒが大きくなるに
つれ、少しずつＦＮ電流密度が小さくなっていく。
【０１００】一般に、トンネル酸化膜の絶縁破壊時間ｔ
BDは、単位面積当たりの通過電荷量が多くなるにつれ
て、および印加されている電界が大きくなるにつれて短
くなる。そのため、曲率半径Ｒが小さくなり、境界部分
２２２での電界がある程度強くなると、メモリセル１個
当たりの絶縁破壊時間ｔBDが極端に下がり、実用上使え
なくなる。一方、曲率半径Ｒを大きくすれば、絶縁破壊
時間ｔBDが極端に悪化しなくなるが、電界集中の効果は
下がってくる。したがって、曲率半径Ｒのサイズには，
最適な範囲がある。
BDは、単位面積当たりの通過電荷量が多くなるにつれ
て、および印加されている電界が大きくなるにつれて短
くなる。そのため、曲率半径Ｒが小さくなり、境界部分
２２２での電界がある程度強くなると、メモリセル１個
当たりの絶縁破壊時間ｔBDが極端に下がり、実用上使え
なくなる。一方、曲率半径Ｒを大きくすれば、絶縁破壊
時間ｔBDが極端に悪化しなくなるが、電界集中の効果は
下がってくる。したがって、曲率半径Ｒのサイズには，
最適な範囲がある。
【０１０１】以下、曲率半径Ｒの最適な範囲について論
ずることにする。
ずることにする。
【０１０２】図１０（Ａ）〜（Ｆ）はそれぞれ、メモリ
セルの断面図である。（Ａ）図は曲率半径Ｒ＝０．０１
μｍのとき、（Ｂ）図は曲率半径Ｒ＝０．０２μｍのと
き、（Ｃ）図は曲率半径Ｒ＝０．０４μｍのとき、
（Ｄ）図は曲率半径Ｒ＝０．０６μｍのとき、（Ｅ）図
は曲率半径Ｒ＝０．０８μｍのときを示している。ま
た、（Ｆ）図は丸められた境界部分２２２を持たず、電
界集中が全く利用されないメモリセルの断面図である。
このメモリセルは、丸められた境界部分２２２の有無に
よって、ＦＮ電流の密度がどのように変化するかを調べ
るために、製作したものである。（Ｆ）図に示すメモリ
セルは、典型的なメモリセルと比較して、素子分離領域
が、埋め込み型か、ＬＯＣＯＳ型かの相違はあるもの
の、典型的なメモリセルと等価なものである。なお、図
１０（Ａ）〜（Ｆ）に示すメモリセルの素子領域４の幅
（チャネル幅）は、全て０．２μｍで統一されている。
セルの断面図である。（Ａ）図は曲率半径Ｒ＝０．０１
μｍのとき、（Ｂ）図は曲率半径Ｒ＝０．０２μｍのと
き、（Ｃ）図は曲率半径Ｒ＝０．０４μｍのとき、
（Ｄ）図は曲率半径Ｒ＝０．０６μｍのとき、（Ｅ）図
は曲率半径Ｒ＝０．０８μｍのときを示している。ま
た、（Ｆ）図は丸められた境界部分２２２を持たず、電
界集中が全く利用されないメモリセルの断面図である。
このメモリセルは、丸められた境界部分２２２の有無に
よって、ＦＮ電流の密度がどのように変化するかを調べ
るために、製作したものである。（Ｆ）図に示すメモリ
セルは、典型的なメモリセルと比較して、素子分離領域
が、埋め込み型か、ＬＯＣＯＳ型かの相違はあるもの
の、典型的なメモリセルと等価なものである。なお、図
１０（Ａ）〜（Ｆ）に示すメモリセルの素子領域４の幅
（チャネル幅）は、全て０．２μｍで統一されている。
【０１０３】まず、図１０（Ｆ）に示すメモリセルで
は、書き込み時、消去時のいずれにおいても、トンネル
酸化膜５を通過するＦＮ電流の密度は、同じである。図
９には、図１０（Ｆ）に示すメモリセルが参照符号
“（Ｆ）”および“Flat”により示されている。
は、書き込み時、消去時のいずれにおいても、トンネル
酸化膜５を通過するＦＮ電流の密度は、同じである。図
９には、図１０（Ｆ）に示すメモリセルが参照符号
“（Ｆ）”および“Flat”により示されている。
【０１０４】これに対して、図１０（Ａ）〜（Ｅ）に示
すメモリセルは、書き込み時、消去時の双方で、トンネ
ル酸化膜５を通過するＦＮ電流の密度が異なる。さらに
曲率半径Ｒのサイズによって、そのＦＮ電流の密度の異
なり方が変化する。図９には、図１０（Ａ）〜（Ｅ）に
示すメモリセルがそれぞれ、参照符号“（Ａ）”、
“（Ｂ）”、“（Ｃ）”、“（Ｄ）”および“（Ｅ）”
により示されている。
すメモリセルは、書き込み時、消去時の双方で、トンネ
ル酸化膜５を通過するＦＮ電流の密度が異なる。さらに
曲率半径Ｒのサイズによって、そのＦＮ電流の密度の異
なり方が変化する。図９には、図１０（Ａ）〜（Ｅ）に
示すメモリセルがそれぞれ、参照符号“（Ａ）”、
“（Ｂ）”、“（Ｃ）”、“（Ｄ）”および“（Ｅ）”
により示されている。
【０１０５】図９に示すように、素子領域４を、素子分
離領域３との境界部分２２２で丸みを持たせて突出さ
せ、かつ突出した素子領域４を被覆するようにトンネル
酸化膜５を介して浮遊ゲート６を形成した図１０（Ａ）
〜（Ｅ）に示すメモリセルでは、書き込み時、ＦＮ電流
の密度が、図１０（Ｆ）に示すメモリセルに比べて高く
なる。なお、曲率半径Ｒが大きくなるにつれ、書き込み
時にトンネル酸化膜５を通過するＦＮ電流の密度は、少
しずつ低下していくが、図１０（Ｆ）に示すメモリセル
に比べると、常に高い状態にある。このように、図１０
（Ａ）〜（Ｅ）に示すメモリセルでは、書き込み時にＦ
Ｎ電流の密度が高まる、という作用がある。ゆえに書き
込み特性は向上し、結果として、上記したように書き込
み速度が向上する、あるいは書き込み電圧ＶＰＰを低下
できる、という重要な効果を得ることができる。
離領域３との境界部分２２２で丸みを持たせて突出さ
せ、かつ突出した素子領域４を被覆するようにトンネル
酸化膜５を介して浮遊ゲート６を形成した図１０（Ａ）
〜（Ｅ）に示すメモリセルでは、書き込み時、ＦＮ電流
の密度が、図１０（Ｆ）に示すメモリセルに比べて高く
なる。なお、曲率半径Ｒが大きくなるにつれ、書き込み
時にトンネル酸化膜５を通過するＦＮ電流の密度は、少
しずつ低下していくが、図１０（Ｆ）に示すメモリセル
に比べると、常に高い状態にある。このように、図１０
（Ａ）〜（Ｅ）に示すメモリセルでは、書き込み時にＦ
Ｎ電流の密度が高まる、という作用がある。ゆえに書き
込み特性は向上し、結果として、上記したように書き込
み速度が向上する、あるいは書き込み電圧ＶＰＰを低下
できる、という重要な効果を得ることができる。
【０１０６】一方、消去時においては、図１０（Ａ）〜
（Ｅ）に示すメモリセルは、曲率半径Ｒが大きくなるに
つれ、ＦＮ電流の密度は、図１０（Ｆ）に示すメモリセ
ルに比べて徐々に低くなってくる。これは、上記した通
り、書き込み時とは逆に、消去時には、平坦部分２２１
にかかる電界Ｅflatが、境界部分２２２にかかる電界Ｅ
edgeよりも大きくなり、ＦＮ電流が、主に平坦部分２２
１を通過するためである。
（Ｅ）に示すメモリセルは、曲率半径Ｒが大きくなるに
つれ、ＦＮ電流の密度は、図１０（Ｆ）に示すメモリセ
ルに比べて徐々に低くなってくる。これは、上記した通
り、書き込み時とは逆に、消去時には、平坦部分２２１
にかかる電界Ｅflatが、境界部分２２２にかかる電界Ｅ
edgeよりも大きくなり、ＦＮ電流が、主に平坦部分２２
１を通過するためである。
【０１０７】図１１は、基板〜浮遊ゲート間のエネルギ
バンド図である。図１１は、消去時に、境界部分２２２
に生ずるエネルギバンドを示している。
バンド図である。図１１は、消去時に、境界部分２２２
に生ずるエネルギバンドを示している。
【０１０８】以上の観点から、消去特性の劣化を抑制し
つつ、効率良く書き込み特性を向上させるための第１の
策とし、素子領域４に、丸められた境界部分２２２とと
もに平坦部分２２１を形成し、かつ平坦部分２２１に、
ある程度の幅を持たせる。この第１の策を具体化するた
めには、平坦部分２２１に、ある程度の幅を持たせるた
め、曲率半径Ｒの上限を規定するのが良い。以下、曲率
半径Ｒの上限規定の一例である。
つつ、効率良く書き込み特性を向上させるための第１の
策とし、素子領域４に、丸められた境界部分２２２とと
もに平坦部分２２１を形成し、かつ平坦部分２２１に、
ある程度の幅を持たせる。この第１の策を具体化するた
めには、平坦部分２２１に、ある程度の幅を持たせるた
め、曲率半径Ｒの上限を規定するのが良い。以下、曲率
半径Ｒの上限規定の一例である。
【０１０９】一つのメモリセルの素子領域４の幅をＷ、
曲率半径の最小値をＲとしたとき、
曲率半径の最小値をＲとしたとき、
【数２２】
【０１１０】の式を満たすように、曲率半径Ｒ（最小
値）を設定する。なお、式中のＷは、厳密には曲率半径
Ｒの方向と略同一水平方向についての素子領域４の、浮
遊ゲート６と対向する部分の幅で定義され、図１０に示
すメモリセルでは、チャネル幅に相当する。（４）式に
示す１／３という値は、境界部分２２２を通過するＦＮ
電流Ｉedgeの電流量と、平坦部分２２１を通過するＦＮ
電流Ｉflatの電流量とが、ちょうど逆転する付近に対応
している。図８には、電流量が逆転したときの曲率半径
Ｒが、曲率半径Ｒcritとして示されている。素子領域４
の幅（SDG Width ）が０．２μｍのときには、曲率半径
Ｒcritは、６５〜６７ｎｍのところにある。したがっ
て、曲率半径Ｒが、（４）式を満足する範囲内にあれ
ば、消去特性の劣化を抑制しつつ、効率良く書き込み特
性を向上させることができる。なお、図８には、素子領
域４の幅（SDG Width ）が０．４μｍ、および４μｍの
ときの曲率半径Ｒcritは示されていないが、その曲線か
ら、曲率半径Ｒが、素子領域４の幅の１／３程度のと
き、ＦＮ電流Ｉedgeの電流量と、ＦＮ電流Ｉflatの電流
量とが逆転する、と推測できる。
値）を設定する。なお、式中のＷは、厳密には曲率半径
Ｒの方向と略同一水平方向についての素子領域４の、浮
遊ゲート６と対向する部分の幅で定義され、図１０に示
すメモリセルでは、チャネル幅に相当する。（４）式に
示す１／３という値は、境界部分２２２を通過するＦＮ
電流Ｉedgeの電流量と、平坦部分２２１を通過するＦＮ
電流Ｉflatの電流量とが、ちょうど逆転する付近に対応
している。図８には、電流量が逆転したときの曲率半径
Ｒが、曲率半径Ｒcritとして示されている。素子領域４
の幅（SDG Width ）が０．２μｍのときには、曲率半径
Ｒcritは、６５〜６７ｎｍのところにある。したがっ
て、曲率半径Ｒが、（４）式を満足する範囲内にあれ
ば、消去特性の劣化を抑制しつつ、効率良く書き込み特
性を向上させることができる。なお、図８には、素子領
域４の幅（SDG Width ）が０．４μｍ、および４μｍの
ときの曲率半径Ｒcritは示されていないが、その曲線か
ら、曲率半径Ｒが、素子領域４の幅の１／３程度のと
き、ＦＮ電流Ｉedgeの電流量と、ＦＮ電流Ｉflatの電流
量とが逆転する、と推測できる。
【０１１１】また、消去特性の劣化を抑制しつつ、効率
良く書き込み特性を向上させるための第２の策とし、消
去時に、トンネル酸化膜５を通過する単位時間当たりの
電荷量を、なるべく多くする。第２の策を具体化するた
めには、トンネル酸化膜５を通過する電荷の量（単位時
間当たり）の下限を規定するのが良い。以下、単位時間
当たりの通過電荷の量規定の一例である。
良く書き込み特性を向上させるための第２の策とし、消
去時に、トンネル酸化膜５を通過する単位時間当たりの
電荷量を、なるべく多くする。第２の策を具体化するた
めには、トンネル酸化膜５を通過する電荷の量（単位時
間当たり）の下限を規定するのが良い。以下、単位時間
当たりの通過電荷の量規定の一例である。
【０１１２】浮遊ゲート６から基板１へ電子を放出する
時の電位差（または平均電界）を等しいことを条件に、
トンネル酸化膜５を通過する単位時間当たりの電荷の量
をＪ（Ｒ）とし、特に曲率半径Ｒ＝０のとき（例えば図
１０（Ｆ）に示すメモリセル）、トンネル酸化膜５を通
過する単位時間当たりの電荷の量をＪ（Ｒ＝０）とした
ときに、
時の電位差（または平均電界）を等しいことを条件に、
トンネル酸化膜５を通過する単位時間当たりの電荷の量
をＪ（Ｒ）とし、特に曲率半径Ｒ＝０のとき（例えば図
１０（Ｆ）に示すメモリセル）、トンネル酸化膜５を通
過する単位時間当たりの電荷の量をＪ（Ｒ＝０）とした
ときに、
【数２３】
【０１１３】の式を満足するように、通過電荷の量を設
定する。（５）式に示すように、消去時に、通過電荷の
量が半減しないことを規定することによって、データの
一括消去動作に要する合計時間の増加は、実用上、問題
のない程度に抑えることができる。これは、データの一
括消去動作では、データの消去工程だけでなく、オーバ
ーイレーズを防ぐために、消去選択されたメモリセルの
データを全て統一するデータの書き込み工程があるため
である。この発明に係るメモリセルでは、上記したよう
に、書き込み速度を向上できるので、書き込み工程に要
する時間を短縮することができる。したがって、単位時
間当たりの通過電荷の量が、（５）式を満足する範囲内
にあれば、データの一括消去動作の時間の増加は、ほと
んど、実用上、問題のない程度に抑えることができる。
定する。（５）式に示すように、消去時に、通過電荷の
量が半減しないことを規定することによって、データの
一括消去動作に要する合計時間の増加は、実用上、問題
のない程度に抑えることができる。これは、データの一
括消去動作では、データの消去工程だけでなく、オーバ
ーイレーズを防ぐために、消去選択されたメモリセルの
データを全て統一するデータの書き込み工程があるため
である。この発明に係るメモリセルでは、上記したよう
に、書き込み速度を向上できるので、書き込み工程に要
する時間を短縮することができる。したがって、単位時
間当たりの通過電荷の量が、（５）式を満足する範囲内
にあれば、データの一括消去動作の時間の増加は、ほと
んど、実用上、問題のない程度に抑えることができる。
【０１１４】以上、曲率半径Ｒ（最小値）の上限につい
て説明した。次に、曲率半径Ｒの下限について説明す
る。
て説明した。次に、曲率半径Ｒの下限について説明す
る。
【０１１５】図９に示すように、曲率半径Ｒが小さくな
るにつれ、電界集中の度合いが高まってきて、上記した
書き込み速度の向上、あるいは書き込み電圧ＶＰＰを下
げることができる、という効果を、顕著に得ることがで
きる。しかしながら、電界集中の度合いが高まり過ぎる
と、絶縁破壊時間ｔBDが急激に悪化し、実使用に耐える
ことができない程、メモリセルの寿命が短くなることが
予想される。
るにつれ、電界集中の度合いが高まってきて、上記した
書き込み速度の向上、あるいは書き込み電圧ＶＰＰを下
げることができる、という効果を、顕著に得ることがで
きる。しかしながら、電界集中の度合いが高まり過ぎる
と、絶縁破壊時間ｔBDが急激に悪化し、実使用に耐える
ことができない程、メモリセルの寿命が短くなることが
予想される。
【０１１６】以上の観点から、書き込み特性の向上を最
大限に引き出しつつ、実使用に耐えられるような寿命を
持つメモリセルを得ることが望ましい。このためには、
曲率半径Ｒの下限を規定するのが良い。以下、曲率半径
Ｒの下限規定の一例である。まず、曲率半径Ｒの値を変
えたとき、電界Ｅedgeと電界Ｅflatとの関係を、
大限に引き出しつつ、実使用に耐えられるような寿命を
持つメモリセルを得ることが望ましい。このためには、
曲率半径Ｒの下限を規定するのが良い。以下、曲率半径
Ｒの下限規定の一例である。まず、曲率半径Ｒの値を変
えたとき、電界Ｅedgeと電界Ｅflatとの関係を、
【数２４】
【０１１７】の式を満たすようにする。（６）式に示す
ように、電界Ｅedgeを、電界Ｅflatの１．５倍以下とす
ることによって、絶縁破壊時間ｔBDの悪化は、最低限度
に止めることができる。
ように、電界Ｅedgeを、電界Ｅflatの１．５倍以下とす
ることによって、絶縁破壊時間ｔBDの悪化は、最低限度
に止めることができる。
【０１１８】さらに（６）式は、（１）式より、下記の
式のように変形することができる。
式のように変形することができる。
【０１１９】
【数２５】
【０１２０】（７）式によれば、書き込み特性の向上を
最大限に引き出しつつ、実使用に耐えられるような寿命
を持つメモリセルを得るための、曲率半径Ｒの下限が規
定される。なお、ここでは、トンネル酸化膜５の膜厚が
境界部分２２２において、多少不均一である場合でも、
式中の膜厚ｔを、素子領域４の平坦部分２２１上におけ
る値に設定して何等差支えない。
最大限に引き出しつつ、実使用に耐えられるような寿命
を持つメモリセルを得るための、曲率半径Ｒの下限が規
定される。なお、ここでは、トンネル酸化膜５の膜厚が
境界部分２２２において、多少不均一である場合でも、
式中の膜厚ｔを、素子領域４の平坦部分２２１上におけ
る値に設定して何等差支えない。
【０１２１】図１２はメモリセルの断面図で、（Ａ）図
は曲率半径Ｒが上限のときの断面図、（Ｂ）図は曲率半
径Ｒが下限のときの断面図である。
は曲率半径Ｒが上限のときの断面図、（Ｂ）図は曲率半
径Ｒが下限のときの断面図である。
【０１２２】図１２（Ａ）、（Ｂ）に示すメモリセルの
素子領域４の幅（チャネル幅）は、全て０．２１μｍ、
トンネル酸化膜５の膜厚は８ｎｍである。このようなサ
イズのメモリセルでは、（４）式から、曲率半径Ｒの上
限は７０ｎｍ（図１２（Ａ））、また、（７）式から、
曲率半径Ｒの下限は６．５ｎｍ（図１２（Ｂ））とな
る。なお、一般に曲率半径の最小値Ｒは、メモリセルの
チャネル幅やトンネル酸化膜５の膜厚に応じ、３〜１０
０ｎｍの範囲内で、所望の書き込み特性／消去特性が得
られる上限規定、および下限規定を満足するように設定
されれば良い。メモリセルのチャネル幅やトンネル酸化
膜５の膜厚などは、微細化の要求を損わない範囲で様々
に変化される。このようにメモリセルのチャネル幅やト
ンネル酸化膜５の膜厚が様々に変化されても、曲率半径
の最小値Ｒが３ｎｍ〜１００ｎｍ以下の範囲内となるよ
うな形状に丸めることで、前記素子領域の上端部の形状
を、微細化の要求を損なうことなく、実使用に耐え得る
ものとすることができる。
素子領域４の幅（チャネル幅）は、全て０．２１μｍ、
トンネル酸化膜５の膜厚は８ｎｍである。このようなサ
イズのメモリセルでは、（４）式から、曲率半径Ｒの上
限は７０ｎｍ（図１２（Ａ））、また、（７）式から、
曲率半径Ｒの下限は６．５ｎｍ（図１２（Ｂ））とな
る。なお、一般に曲率半径の最小値Ｒは、メモリセルの
チャネル幅やトンネル酸化膜５の膜厚に応じ、３〜１０
０ｎｍの範囲内で、所望の書き込み特性／消去特性が得
られる上限規定、および下限規定を満足するように設定
されれば良い。メモリセルのチャネル幅やトンネル酸化
膜５の膜厚などは、微細化の要求を損わない範囲で様々
に変化される。このようにメモリセルのチャネル幅やト
ンネル酸化膜５の膜厚が様々に変化されても、曲率半径
の最小値Ｒが３ｎｍ〜１００ｎｍ以下の範囲内となるよ
うな形状に丸めることで、前記素子領域の上端部の形状
を、微細化の要求を損なうことなく、実使用に耐え得る
ものとすることができる。
【０１２３】また、曲率半径Ｒの下限は次のようにも規
定できる。曲率半径Ｒの値を変えたとき、境界部分２２
２を通過する単位時間当たりの電荷量をＱedge（Ｒ）
と、平坦部分２２１を通過する単位時間当たりの電荷量
をＱflat（Ｒ）との関係を、
定できる。曲率半径Ｒの値を変えたとき、境界部分２２
２を通過する単位時間当たりの電荷量をＱedge（Ｒ）
と、平坦部分２２１を通過する単位時間当たりの電荷量
をＱflat（Ｒ）との関係を、
【数２６】
【０１２４】の（８）式を満たすようにする。このこと
によって、絶縁破壊時間ｔBDの悪化は、最低限度に止め
ることができる。
によって、絶縁破壊時間ｔBDの悪化は、最低限度に止め
ることができる。
【０１２５】すなわち、図６は、境界部分２２２と平坦
部分２２１の電流比の曲率半径依存性を示す図である
が。単位時間当たりの通過電荷量は、実は電流と同意で
ある。この図により、曲率半径Ｒが非常に小さくなる
と、通過電荷量の比が１０5 を越える。これ以上の比に
なると、境界部分２２２に多量の電流が流れ、絶縁破壊
時間までの時間が非常に短くなり、実使用に耐えられな
くなる。
部分２２１の電流比の曲率半径依存性を示す図である
が。単位時間当たりの通過電荷量は、実は電流と同意で
ある。この図により、曲率半径Ｒが非常に小さくなる
と、通過電荷量の比が１０5 を越える。これ以上の比に
なると、境界部分２２２に多量の電流が流れ、絶縁破壊
時間までの時間が非常に短くなり、実使用に耐えられな
くなる。
【０１２６】次に、この発明の第２の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを説明する。
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを説明する。
【０１２７】図１３は、この発明の第２の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの断面図であ
る。
係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの断面図であ
る。
【０１２８】実際のメモリセルでは、境界部分２２２の
曲率は一定ではなく、ひずんでいるものがある。例えば
図１３に示すように、平坦部分２２１の他に、曲率の小
さい境界部分２２２1 と、曲率の大きい境界部分２２２
2 とが存在するものがある。このようなメモリセルにお
いて、平坦部分２２１の電界をＥ0 、境界部分２２２1
の電界をＥ1 、境界部分２２２2 の電界をＥ2 とする
と、以下に示す式が成り立つ。
曲率は一定ではなく、ひずんでいるものがある。例えば
図１３に示すように、平坦部分２２１の他に、曲率の小
さい境界部分２２２1 と、曲率の大きい境界部分２２２
2 とが存在するものがある。このようなメモリセルにお
いて、平坦部分２２１の電界をＥ0 、境界部分２２２1
の電界をＥ1 、境界部分２２２2 の電界をＥ2 とする
と、以下に示す式が成り立つ。
【０１２９】
【数２７】
【０１３０】（９）式に示すように、トンネル酸化膜５
中で、電界が最も集中する部分は、境界部分２２２1 で
あるから、境界部分２２２1 の曲率半径Ｒ1 を、上記し
た実施の形態の通りの範囲に合わせておけば、境界部分
２２２がひずんでいても、問題はない。つまり、複数の
曲率半径Ｒ1 、Ｒ2 が存在するときには、曲率半径の小
さい方（Ｒ1 ）を、上限規定（４）式および下限規定
（７）式などに規定される範囲内に収めれば良い。
中で、電界が最も集中する部分は、境界部分２２２1 で
あるから、境界部分２２２1 の曲率半径Ｒ1 を、上記し
た実施の形態の通りの範囲に合わせておけば、境界部分
２２２がひずんでいても、問題はない。つまり、複数の
曲率半径Ｒ1 、Ｒ2 が存在するときには、曲率半径の小
さい方（Ｒ1 ）を、上限規定（４）式および下限規定
（７）式などに規定される範囲内に収めれば良い。
【０１３１】次に、この発明の第３の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを説明する。
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを説明する。
【０１３２】図１４は、この発明の第３の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの断面図であ
る。
係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの断面図であ
る。
【０１３３】上記第１、第２の実施の形態では、埋め込
み型の素子分離領域３と、これら素子分離領域３により
区画される素子領域４との境界を、境界部分２２２と
し、これら境界部分２２２に挟まれた部分を平坦部分２
２１と定義した。しかし、電界を集中させるための構造
は、このような構造に限らず他の構造とすることもでき
る。
み型の素子分離領域３と、これら素子分離領域３により
区画される素子領域４との境界を、境界部分２２２と
し、これら境界部分２２２に挟まれた部分を平坦部分２
２１と定義した。しかし、電界を集中させるための構造
は、このような構造に限らず他の構造とすることもでき
る。
【０１３４】第３の実施の形態では、平坦部分と電界が
集中される曲面部分とを、曲率半径Ｒの大きさで決定す
る。なぜならば、電界を集中できる部分と、その集中の
度合いは、曲率半径Ｒの大きさによって決定されるから
である。
集中される曲面部分とを、曲率半径Ｒの大きさで決定す
る。なぜならば、電界を集中できる部分と、その集中の
度合いは、曲率半径Ｒの大きさによって決定されるから
である。
【０１３５】第３の実施の形態では、平坦部分と電界が
集中される曲面部分とを、次の式から定義する。
集中される曲面部分とを、次の式から定義する。
【０１３６】まず、電界が集中される曲面となる領域
は、曲率半径Ｒの値が、
は、曲率半径Ｒの値が、
【数２８】
【０１３７】また、平坦部分となる領域は、曲率半径Ｒ
の値が、
の値が、
【数２９】
【０１３８】（１０）式および（１１）式による定義か
らは、この発明が、埋め込み型の素子分離を用いたセル
だけでなく、ＬＯＣＯＳ型の素子分離を用いたセルで、
素子領域４に凹凸がある形状にも適用できることが分か
る。以下、第３の実施の形態に係る２種類のメモリセル
について説明する。
らは、この発明が、埋め込み型の素子分離を用いたセル
だけでなく、ＬＯＣＯＳ型の素子分離を用いたセルで、
素子領域４に凹凸がある形状にも適用できることが分か
る。以下、第３の実施の形態に係る２種類のメモリセル
について説明する。
【０１３９】図１４は、この発明の第３の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭの第１のメモリセルの断面
図である。
係るＮＡＮＤ型ＥＥＰＲＯＭの第１のメモリセルの断面
図である。
【０１４０】図１４に示すように、埋め込み型の素子分
離領域３と、これら素子分離領域３により区画される素
子領域４との境界に、境界部分２２２が存在する。しか
しながら、境界部分２２２には、丸められた境界部分２
２２だけではなく、平坦部分２２１Ｖが存在する。ま
た、境界部分２２２間には、平坦部分２２１Ｈが存在す
る。
離領域３と、これら素子分離領域３により区画される素
子領域４との境界に、境界部分２２２が存在する。しか
しながら、境界部分２２２には、丸められた境界部分２
２２だけではなく、平坦部分２２１Ｖが存在する。ま
た、境界部分２２２間には、平坦部分２２１Ｈが存在す
る。
【０１４１】図１５は、この発明の第３の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭの第２のメモリセルの断面
図である。
係るＮＡＮＤ型ＥＥＰＲＯＭの第２のメモリセルの断面
図である。
【０１４２】図１５に示すように、ＬＯＣＯＳ型の素子
分離領域３´と、これら素子分離領域３´により区画さ
れる素子領域４との境界には、丸められた境界部分２２
２は存在しない。代わりに、素子領域４のほぼ中心に、
突出部分２２３が存在する。この突出部分２２３のコー
ナーは、曲率半径Ｒの曲面となっている。
分離領域３´と、これら素子分離領域３´により区画さ
れる素子領域４との境界には、丸められた境界部分２２
２は存在しない。代わりに、素子領域４のほぼ中心に、
突出部分２２３が存在する。この突出部分２２３のコー
ナーは、曲率半径Ｒの曲面となっている。
【０１４３】図１４および図１５に示すように、平坦部
分と電界が集中される曲面部分とは、素子領域４の曲率
の大きさによって互いに区別することができる。また、
電界が集中される曲面部分の曲率は、上記した曲率半径
Ｒによって、決定されれば良い。
分と電界が集中される曲面部分とは、素子領域４の曲率
の大きさによって互いに区別することができる。また、
電界が集中される曲面部分の曲率は、上記した曲率半径
Ｒによって、決定されれば良い。
【０１４４】次に、この発明を適用できるＥＥＰＲＯＭ
について説明する。
について説明する。
【０１４５】図１６は、ＮＡＮＤ型ＥＥＰＲＯＭのメモ
リセルアレイの回路図である。
リセルアレイの回路図である。
【０１４６】図１６に示すように、ＮＡＮＤ型ＥＥＰＲ
ＯＭでは、ビット線ＢＬとソース線ＶＳとの間に、ビッ
ト線側選択ゲートと、互いに直列接続されたメモリセル
群と、ソース線側選択ゲートとが、直列に接続される。
この発明に係るメモリセルは、上記第１〜第３の実施の
形態により説明したように、ＮＡＮＤ型ＥＥＰＲＯＭに
用いられるのが、特に好ましい。しかしながら、この発
明に係るメモリセルは、ＮＡＮＤ型だけでなく、例えば
ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型などにも用いること
ができる。
ＯＭでは、ビット線ＢＬとソース線ＶＳとの間に、ビッ
ト線側選択ゲートと、互いに直列接続されたメモリセル
群と、ソース線側選択ゲートとが、直列に接続される。
この発明に係るメモリセルは、上記第１〜第３の実施の
形態により説明したように、ＮＡＮＤ型ＥＥＰＲＯＭに
用いられるのが、特に好ましい。しかしながら、この発
明に係るメモリセルは、ＮＡＮＤ型だけでなく、例えば
ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型などにも用いること
ができる。
【０１４７】図１７は、ＮＯＲ型ＥＥＰＲＯＭのメモリ
セルアレイの回路図で、（Ａ）図は選択ゲートが無い場
合の回路図、（Ｂ）図は選択ゲートが有る場合の回路図
である。
セルアレイの回路図で、（Ａ）図は選択ゲートが無い場
合の回路図、（Ｂ）図は選択ゲートが有る場合の回路図
である。
【０１４８】図１７（Ａ）に示すように、ＮＯＲ型ＥＥ
ＰＲＯＭでは、ビット線ＢＬとビット線ＢＬに直交する
方向に延びるソース線ＶＳとの間に、一つのメモリセル
が直列に接続される。あるいは、図１７（Ｂ）に示すよ
うに、ビット線ＢＬとビット線ＢＬに直交する方向に延
びるソース線ＶＳとの間に、ビット線側選択ゲートと、
一つのメモリセルとが直列に接続される。
ＰＲＯＭでは、ビット線ＢＬとビット線ＢＬに直交する
方向に延びるソース線ＶＳとの間に、一つのメモリセル
が直列に接続される。あるいは、図１７（Ｂ）に示すよ
うに、ビット線ＢＬとビット線ＢＬに直交する方向に延
びるソース線ＶＳとの間に、ビット線側選択ゲートと、
一つのメモリセルとが直列に接続される。
【０１４９】図１８は、他のＮＯＲ型ＥＥＰＲＯＭのメ
モリセルアレイの回路図で、（Ａ）図はグランドアレイ
型の回路図、（Ｂ）図は交互グランドアレイ型の回路図
である。
モリセルアレイの回路図で、（Ａ）図はグランドアレイ
型の回路図、（Ｂ）図は交互グランドアレイ型の回路図
である。
【０１５０】図１８（Ａ）および（Ｂ）に示すＮＯＲ型
ＥＥＰＲＯＭは、グランドアレイ型と呼ばれているもの
である。グランドアレイ型ＥＥＰＲＯＭでは、ビット線
ＢＬと、ビット線ＢＬに並行するソース線ＶＳとの間
に、一つのメモリセルが直列に接続される。また、図１
８（Ａ）に示すグランドアレイ型では、ビット線ＢＬと
ソース線ＶＳとがそれぞれ固定であるが、図１８（Ｂ）
に示す交互グランドアレイ型ＥＥＰＲＯＭでは、ビット
線ＢＬとソース線ＶＳとをそれぞれ切り換えることがで
きるようになっている。
ＥＥＰＲＯＭは、グランドアレイ型と呼ばれているもの
である。グランドアレイ型ＥＥＰＲＯＭでは、ビット線
ＢＬと、ビット線ＢＬに並行するソース線ＶＳとの間
に、一つのメモリセルが直列に接続される。また、図１
８（Ａ）に示すグランドアレイ型では、ビット線ＢＬと
ソース線ＶＳとがそれぞれ固定であるが、図１８（Ｂ）
に示す交互グランドアレイ型ＥＥＰＲＯＭでは、ビット
線ＢＬとソース線ＶＳとをそれぞれ切り換えることがで
きるようになっている。
【０１５１】図１９は、ＤＩＮＯＲ（DIvided NOR ）型
ＥＥＰＲＯＭのメモリセルアレイの回路図である。
ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【０１５２】図１９に示すように、ＤＩＮＯＲ型ＥＥＰ
ＲＯＭでは、一つのサブビット線ＢＬと、複数のソース
線ＶＳとの間に、メモリセルが並列に接続される。サブ
ビット線ＢＬは、ビット線側選択ゲートを介して、ビッ
ト線ＢＬに接続される。
ＲＯＭでは、一つのサブビット線ＢＬと、複数のソース
線ＶＳとの間に、メモリセルが並列に接続される。サブ
ビット線ＢＬは、ビット線側選択ゲートを介して、ビッ
ト線ＢＬに接続される。
【０１５３】図２０は、ＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイの回路図である。
セルアレイの回路図である。
【０１５４】図２０に示すように、ＡＮＤ型ＥＥＰＲＯ
Ｍでは、ビット線ＢＬとソース線ＶＳとの間に、ビット
線側選択ゲートと、互いに並列接続されたメモリセル群
と、ソース線側選択ゲートとが、直列に接続される。
Ｍでは、ビット線ＢＬとソース線ＶＳとの間に、ビット
線側選択ゲートと、互いに並列接続されたメモリセル群
と、ソース線側選択ゲートとが、直列に接続される。
【０１５５】この発明に係るメモリセルは、図１６に示
すＮＡＮＤ型に限らず、図１７〜図２０に示すＮＯＲ
型、グランドアレイ型、ＤＩＮＯＲ型、ＡＮＤ型にも使
用することができる。
すＮＡＮＤ型に限らず、図１７〜図２０に示すＮＯＲ
型、グランドアレイ型、ＤＩＮＯＲ型、ＡＮＤ型にも使
用することができる。
【０１５６】なお、ＮＯＲ型、グランドアレイ型、ＤＩ
ＮＯＲ型、ＡＮＤ型では、書き込み時、基板ホットエレ
クトロンを用いることがある。このような基板ホットエ
レクトロン方式による書き込みにおいても、境界部分２
２２において、より強い電界が発生するので、ＦＮ電流
方式による書き込みと同様、書き込み速度の向上を期待
できる。
ＮＯＲ型、ＡＮＤ型では、書き込み時、基板ホットエレ
クトロンを用いることがある。このような基板ホットエ
レクトロン方式による書き込みにおいても、境界部分２
２２において、より強い電界が発生するので、ＦＮ電流
方式による書き込みと同様、書き込み速度の向上を期待
できる。
【０１５７】次に、この発明の第５の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
ＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１５８】図２１は、この発明の第４の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面
図、図２２〜図３３は、図２１に示す22−22線に沿う断
面を、主要な製造工程の順に示した断面図である。
係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面
図、図２２〜図３３は、図２１に示す22−22線に沿う断
面を、主要な製造工程の順に示した断面図である。
【０１５９】まず、図２２に示すように、Ｐ型シリコン
基板１の表面を酸化し、犠牲酸化膜（ＳｉＯ2 ）２１を
形成する。次いで、犠牲酸化膜２１の上に窒化シリコン
（Ｓｉ3 Ｎ4 ）を堆積し、シリコン窒化膜２３を形成す
る。次いで、窒化膜２３の上にホトレジストを塗布す
る。次いで、塗布されたホトレジストを露光／現像し、
将来、トランジスタが形成される素子領域を被覆したホ
トレジストパターン２５を形成する。
基板１の表面を酸化し、犠牲酸化膜（ＳｉＯ2 ）２１を
形成する。次いで、犠牲酸化膜２１の上に窒化シリコン
（Ｓｉ3 Ｎ4 ）を堆積し、シリコン窒化膜２３を形成す
る。次いで、窒化膜２３の上にホトレジストを塗布す
る。次いで、塗布されたホトレジストを露光／現像し、
将来、トランジスタが形成される素子領域を被覆したホ
トレジストパターン２５を形成する。
【０１６０】次いで、図２３に示すように、ホトレジス
トパターン２５をマスクに用いて、窒化膜２３、犠牲酸
化膜２１を順次エッチングし、さらに露出した基板１を
エッチングし、トレンチ２を基板１に形成する。次い
で、ホトレジストパターン２５を剥離する。
トパターン２５をマスクに用いて、窒化膜２３、犠牲酸
化膜２１を順次エッチングし、さらに露出した基板１を
エッチングし、トレンチ２を基板１に形成する。次い
で、ホトレジストパターン２５を剥離する。
【０１６１】次いで、図２４に示すように、トレンチ２
の内壁表面を酸化する。この酸化は、犠牲酸化膜２１と
トレンチ２の側壁とが互いに接する境界部分２２２を丸
めるために行う。この酸化は、例えば酸化温度を１００
０℃以上とした、一般に高温酸化と呼ばれるプロセスを
利用するとともに、酸化雰囲気を希釈雰囲気とすると良
い。希釈雰囲気とは、酸素（Ｏ2 ）濃度が、比較的薄い
ことをいう。これにより、トレンチ２の内壁表面が、高
温でゆっくりと酸化され、境界部分２２２を丸めやすく
なる。また、図中、参照符号３１は、酸化によって形成
されたシリコン酸化膜（ＳｉＯ2 ）を示している。
の内壁表面を酸化する。この酸化は、犠牲酸化膜２１と
トレンチ２の側壁とが互いに接する境界部分２２２を丸
めるために行う。この酸化は、例えば酸化温度を１００
０℃以上とした、一般に高温酸化と呼ばれるプロセスを
利用するとともに、酸化雰囲気を希釈雰囲気とすると良
い。希釈雰囲気とは、酸素（Ｏ2 ）濃度が、比較的薄い
ことをいう。これにより、トレンチ２の内壁表面が、高
温でゆっくりと酸化され、境界部分２２２を丸めやすく
なる。また、図中、参照符号３１は、酸化によって形成
されたシリコン酸化膜（ＳｉＯ2 ）を示している。
【０１６２】次いで、図２５に示すように、基板１の上
方に二酸化シリコン（ＳｉＯ2 ）を堆積し、シリコン酸
化膜３３を形成する。この工程により、トレンチ２は、
酸化膜３３によって埋め込まれる。
方に二酸化シリコン（ＳｉＯ2 ）を堆積し、シリコン酸
化膜３３を形成する。この工程により、トレンチ２は、
酸化膜３３によって埋め込まれる。
【０１６３】次いで、図２６に示すように、酸化膜３３
をポリッシング（またはエッチバック）し、酸化膜３１
の表面を平坦にする。酸化膜３は、例えば窒化膜２３の
表面が露出されるまで、ポリッシングされ、トレンチ２
の内部を埋め込む形状にされる。以下、トレンチ２の内
部を埋め込む形状の酸化膜３３は、図２などに対応させ
て素子分離領域３と示す。
をポリッシング（またはエッチバック）し、酸化膜３１
の表面を平坦にする。酸化膜３は、例えば窒化膜２３の
表面が露出されるまで、ポリッシングされ、トレンチ２
の内部を埋め込む形状にされる。以下、トレンチ２の内
部を埋め込む形状の酸化膜３３は、図２などに対応させ
て素子分離領域３と示す。
【０１６４】次いで、図２７に示すように、まず、窒化
膜２３を除去する。窒化膜２３は、等方性エッチングに
よって除去される。この等方性エッチングには、窒化シ
リコンのエッチング速度が、二酸化シリコンのエッチン
グ速度よりも速いエッチャントが用いられる。なお、窒
化膜２３は、例えばＲＩＥ法などの異方性エッチングに
よって除去されても良い。次いで、犠牲酸化膜２１を除
去する。犠牲酸化膜２１は、図２４を参照した工程によ
って得た境界部分２２２の丸みを破壊しないために、等
方性エッチングによって除去される。この等方性エッチ
ングには、二酸化シリコンのエッチング速度が、シリコ
ンのエッチング速度よりも速いエッチャントが用いられ
る。これにより、基板１の表面が露出された素子領域４
と、基板１の表面が酸化膜３３により被覆された素子分
離領域３とが完成する。
膜２３を除去する。窒化膜２３は、等方性エッチングに
よって除去される。この等方性エッチングには、窒化シ
リコンのエッチング速度が、二酸化シリコンのエッチン
グ速度よりも速いエッチャントが用いられる。なお、窒
化膜２３は、例えばＲＩＥ法などの異方性エッチングに
よって除去されても良い。次いで、犠牲酸化膜２１を除
去する。犠牲酸化膜２１は、図２４を参照した工程によ
って得た境界部分２２２の丸みを破壊しないために、等
方性エッチングによって除去される。この等方性エッチ
ングには、二酸化シリコンのエッチング速度が、シリコ
ンのエッチング速度よりも速いエッチャントが用いられ
る。これにより、基板１の表面が露出された素子領域４
と、基板１の表面が酸化膜３３により被覆された素子分
離領域３とが完成する。
【０１６５】次いで、図２８に示すように、露出した基
板１の表面（素子領域４）を酸化し、選択ゲートを構成
するトランジスタ（および図示せぬ周辺回路を構成する
トランジスタ）のゲート酸化膜として最適な膜厚を持つ
ゲート酸化膜（ＳｉＯ2 ）３５を形成する。
板１の表面（素子領域４）を酸化し、選択ゲートを構成
するトランジスタ（および図示せぬ周辺回路を構成する
トランジスタ）のゲート酸化膜として最適な膜厚を持つ
ゲート酸化膜（ＳｉＯ2 ）３５を形成する。
【０１６６】次いで、図２９に示すように、基板１の上
方にホトレジストを塗布する。次いで、塗布されたホト
レジストを露光／現像し、選択ゲート（および図示せぬ
周辺回路）が形成される領域を被覆したホトレジストパ
ターン３７を形成する。次いで、ホトレジストパターン
３７をマスクに用いて、ゲート酸化膜３５を除去し、メ
モリセルが形成される領域において、基板１の表面を露
出させる。ゲート酸化膜３５は、図２７を参照した工程
と同様、図２４を参照した工程によって得た境界部分２
２２の丸みを破壊しないために、等方性エッチングによ
って除去される。この等方性エッチングには、二酸化シ
リコンのエッチング速度が、シリコンのエッチング速度
よりも速いエッチャントを用いると良い。さらに、この
工程においては、素子分離領域３を構成する二酸化シリ
コンの表面部分の一部をエッチングする。そして、基板
１の表面を素子分離領域３の表面から突出させる。特に
丸みを有した境界部分２２２が素子分離領域３から露出
されるように突出させる。なお、素子分離領域３は全て
除去せずに、将来、メモリセルどうしを絶縁するために
必要な部分は、トレンチ２の内部に残す。
方にホトレジストを塗布する。次いで、塗布されたホト
レジストを露光／現像し、選択ゲート（および図示せぬ
周辺回路）が形成される領域を被覆したホトレジストパ
ターン３７を形成する。次いで、ホトレジストパターン
３７をマスクに用いて、ゲート酸化膜３５を除去し、メ
モリセルが形成される領域において、基板１の表面を露
出させる。ゲート酸化膜３５は、図２７を参照した工程
と同様、図２４を参照した工程によって得た境界部分２
２２の丸みを破壊しないために、等方性エッチングによ
って除去される。この等方性エッチングには、二酸化シ
リコンのエッチング速度が、シリコンのエッチング速度
よりも速いエッチャントを用いると良い。さらに、この
工程においては、素子分離領域３を構成する二酸化シリ
コンの表面部分の一部をエッチングする。そして、基板
１の表面を素子分離領域３の表面から突出させる。特に
丸みを有した境界部分２２２が素子分離領域３から露出
されるように突出させる。なお、素子分離領域３は全て
除去せずに、将来、メモリセルどうしを絶縁するために
必要な部分は、トレンチ２の内部に残す。
【０１６７】次いで、図３０に示すように、露出した基
板１の表面（素子領域４）を酸化し、メモリセルを構成
するトランジスタ（および図示せぬ周辺回路を構成する
トランジスタ）のトンネル酸化膜として最適な膜厚を持
つトンネル酸化膜（ＳｉＯ2）５を形成する。トンネル
酸化膜５は、データの書き込み／消去の際、トンネル電
流が通過する絶縁膜となる。例えばこの実施の形態で
は、トンネル酸化膜５を、基板１の表面に沿って、ゲー
ト酸化膜３５よりも薄く形成し、その膜厚を、電荷の通
過を可能にする値に設定する。電荷の通過を可能にする
膜厚は、一定のものではなく、周知のように、電界のか
かり方によって変化する。
板１の表面（素子領域４）を酸化し、メモリセルを構成
するトランジスタ（および図示せぬ周辺回路を構成する
トランジスタ）のトンネル酸化膜として最適な膜厚を持
つトンネル酸化膜（ＳｉＯ2）５を形成する。トンネル
酸化膜５は、データの書き込み／消去の際、トンネル電
流が通過する絶縁膜となる。例えばこの実施の形態で
は、トンネル酸化膜５を、基板１の表面に沿って、ゲー
ト酸化膜３５よりも薄く形成し、その膜厚を、電荷の通
過を可能にする値に設定する。電荷の通過を可能にする
膜厚は、一定のものではなく、周知のように、電界のか
かり方によって変化する。
【０１６８】次いで、図３１に示すように、基板１の上
方に、シリコンを堆積し、第１層ポリシリコン膜４１を
形成する。次いで、ポリシリコン膜４１に、不純物を注
入し、シリコンに導電性を持たせる。この不純物の注入
は、必要に応じて行われる。例えばシリコンが、不純物
が含有されながら堆積されるようにすれば、不純物の注
入の必要はない。
方に、シリコンを堆積し、第１層ポリシリコン膜４１を
形成する。次いで、ポリシリコン膜４１に、不純物を注
入し、シリコンに導電性を持たせる。この不純物の注入
は、必要に応じて行われる。例えばシリコンが、不純物
が含有されながら堆積されるようにすれば、不純物の注
入の必要はない。
【０１６９】次いで、図３２に示すように、ポリシリコ
ン膜４１の上に、ホトレジストを塗布し、塗布されたホ
トレジストを露光／現像し、図示せぬホトレジストパタ
ーンを形成する。図示せぬホトレジストパターンには、
将来、制御ゲート（ワード線）に沿って隣接するメモリ
セルどうしで、浮遊ゲートを分離するためのスリットに
対応した開孔が設けられている。次いで、図示せぬホト
レジストパターンをマスクに用いて、ポリシリコン膜４
１をエッチングし、上記制御ゲートに沿って隣接するメ
モリセルどうしで、浮遊ゲートを分離するためのスリッ
ト４３を、ポリシリコン膜４１に形成する。
ン膜４１の上に、ホトレジストを塗布し、塗布されたホ
トレジストを露光／現像し、図示せぬホトレジストパタ
ーンを形成する。図示せぬホトレジストパターンには、
将来、制御ゲート（ワード線）に沿って隣接するメモリ
セルどうしで、浮遊ゲートを分離するためのスリットに
対応した開孔が設けられている。次いで、図示せぬホト
レジストパターンをマスクに用いて、ポリシリコン膜４
１をエッチングし、上記制御ゲートに沿って隣接するメ
モリセルどうしで、浮遊ゲートを分離するためのスリッ
ト４３を、ポリシリコン膜４１に形成する。
【０１７０】次いで、図３３に示すように、ポリシリコ
ン膜４１の上に、二酸化シリコン（ＳｉＯ2 ）、窒化シ
リコン（Ｓｉ3 Ｎ4 ）、二酸化シリコン（ＳｉＯ2 ）を
順に堆積し、二酸化シリコン／窒化シリコン／二酸化シ
リコンからなる積層絶縁膜７を形成する。この種の積層
絶縁膜７は、一般に、ＯＮＯ膜と呼ばれるので、以下、
積層絶縁膜をＯＮＯ膜７と称する。ＯＮＯ膜７は、将
来、制御ゲートと浮遊ゲートどうしを絶縁しつつ、制御
ゲートを、浮遊ゲートを介して基板１と容量結合させる
膜となる。次いで、ＯＮＯ膜７の上に、シリコンを堆積
し、第２層ポリシリコン膜４７を形成する。次いで、ポ
リシリコン膜４７に、不純物を注入し、シリコンに導電
性を持たせる。この不純物の注入は、必要に応じて行わ
れる。例えばシリコンが、不純物が含有されながら堆積
されるようにすれば、不純物の注入の必要はない。次い
で、ポリシリコン膜４７の上に、ホトレジストを塗布
し、塗布されたホトレジストを露光／現像し、図示せぬ
ホトレジストパターンを形成する。図示せぬホトレジス
トパターンは、制御ゲートおよび選択ゲートパターンに
対応した形を有している。次いで、図示せぬホトレジス
トパターンをマスクに用いて、第２層ポリシリコン膜４
７、ＯＮＯ膜７、第１層ポリシリコン膜４１を順にエッ
チングし、図２１に示すような平面パターンを有するビ
ット線側（ドレイン側）選択ゲートＳＧ１、ソース側選
択ゲートＳＧ２、制御ゲートＣＧ１〜ＣＧ８（８）、浮
遊ゲートＦＧ（６）を形成する。なお、この実施の形態
の選択ゲートは、一般に積層型選択ゲートと呼ばれる形
を有している。選択ゲートを構成する第１層ポリシリコ
ン膜４１、第２層ポリシリコン膜４７は、図示せぬ領域
において、互いに電気的に接続され、互いに同電位とさ
れる。
ン膜４１の上に、二酸化シリコン（ＳｉＯ2 ）、窒化シ
リコン（Ｓｉ3 Ｎ4 ）、二酸化シリコン（ＳｉＯ2 ）を
順に堆積し、二酸化シリコン／窒化シリコン／二酸化シ
リコンからなる積層絶縁膜７を形成する。この種の積層
絶縁膜７は、一般に、ＯＮＯ膜と呼ばれるので、以下、
積層絶縁膜をＯＮＯ膜７と称する。ＯＮＯ膜７は、将
来、制御ゲートと浮遊ゲートどうしを絶縁しつつ、制御
ゲートを、浮遊ゲートを介して基板１と容量結合させる
膜となる。次いで、ＯＮＯ膜７の上に、シリコンを堆積
し、第２層ポリシリコン膜４７を形成する。次いで、ポ
リシリコン膜４７に、不純物を注入し、シリコンに導電
性を持たせる。この不純物の注入は、必要に応じて行わ
れる。例えばシリコンが、不純物が含有されながら堆積
されるようにすれば、不純物の注入の必要はない。次い
で、ポリシリコン膜４７の上に、ホトレジストを塗布
し、塗布されたホトレジストを露光／現像し、図示せぬ
ホトレジストパターンを形成する。図示せぬホトレジス
トパターンは、制御ゲートおよび選択ゲートパターンに
対応した形を有している。次いで、図示せぬホトレジス
トパターンをマスクに用いて、第２層ポリシリコン膜４
７、ＯＮＯ膜７、第１層ポリシリコン膜４１を順にエッ
チングし、図２１に示すような平面パターンを有するビ
ット線側（ドレイン側）選択ゲートＳＧ１、ソース側選
択ゲートＳＧ２、制御ゲートＣＧ１〜ＣＧ８（８）、浮
遊ゲートＦＧ（６）を形成する。なお、この実施の形態
の選択ゲートは、一般に積層型選択ゲートと呼ばれる形
を有している。選択ゲートを構成する第１層ポリシリコ
ン膜４１、第２層ポリシリコン膜４７は、図示せぬ領域
において、互いに電気的に接続され、互いに同電位とさ
れる。
【０１７１】次に、この発明の第５の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
ＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１７２】この第５の実施の形態に係る製造方法は、
境界部分２２２の丸めかたの他の例に関する。よって、
第４の実施の形態に係る製造方法と、特に異なっている
工程のみを、図面を参照して説明することにする。
境界部分２２２の丸めかたの他の例に関する。よって、
第４の実施の形態に係る製造方法と、特に異なっている
工程のみを、図面を参照して説明することにする。
【０１７３】図３４〜図３６は、主要な製造工程の順に
示した断面図である。なお、図３４〜図３６は、図２１
に示す22−22線に沿う断面である。
示した断面図である。なお、図３４〜図３６は、図２１
に示す22−22線に沿う断面である。
【０１７４】まず、図２２および図２３に示した製造方
法に従って、トレンチ２を基板１に形成する。
法に従って、トレンチ２を基板１に形成する。
【０１７５】次いで、図３４に示すように、犠牲酸化膜
２１をエッチングする。このエッチングは等方性で行
い、犠牲酸化膜２１を、トレンチ２の側壁から後退させ
る。この等方性エッチングには、二酸化シリコンのエッ
チング速度が、シリコンのエッチング速度よりも速いエ
ッチャントが用いられる。
２１をエッチングする。このエッチングは等方性で行
い、犠牲酸化膜２１を、トレンチ２の側壁から後退させ
る。この等方性エッチングには、二酸化シリコンのエッ
チング速度が、シリコンのエッチング速度よりも速いエ
ッチャントが用いられる。
【０１７６】次いで、図３５に示すように、シリコンの
平滑化エッチングをかける。境界部分２２２は、この平
滑化エッチングによって、緩やかに丸められる。境界部
分２２２の丸め量、すなわち、曲率半径Ｒの大きさは、
平滑化エッチングの量によって、調節することができ
る。ここで、平滑化エッチングとは、シリコンの角をと
るエッチングのことで、例えば等方性エッチングが用い
られる。
平滑化エッチングをかける。境界部分２２２は、この平
滑化エッチングによって、緩やかに丸められる。境界部
分２２２の丸め量、すなわち、曲率半径Ｒの大きさは、
平滑化エッチングの量によって、調節することができ
る。ここで、平滑化エッチングとは、シリコンの角をと
るエッチングのことで、例えば等方性エッチングが用い
られる。
【０１７７】次いで、図３６に示すように、トレンチ２
の内壁表面を酸化する。この酸化は、例えば酸化温度を
１０００℃以上とした、一般に高温酸化と呼ばれるプロ
セスを利用するとともに、酸化雰囲気を希釈雰囲気とす
ると良い。次いで、基板１の上方に二酸化シリコン（Ｓ
ｉＯ2 ）を堆積し、シリコン酸化膜３３を形成し、トレ
ンチ２を、酸化膜３３によって埋め込む。
の内壁表面を酸化する。この酸化は、例えば酸化温度を
１０００℃以上とした、一般に高温酸化と呼ばれるプロ
セスを利用するとともに、酸化雰囲気を希釈雰囲気とす
ると良い。次いで、基板１の上方に二酸化シリコン（Ｓ
ｉＯ2 ）を堆積し、シリコン酸化膜３３を形成し、トレ
ンチ２を、酸化膜３３によって埋め込む。
【０１７８】以下、図２６〜図３３に示した製造方法に
従って、図２１に示すような平面パターンを有するＮＡ
ＮＤ型ＥＥＰＲＯＭを形成する。
従って、図２１に示すような平面パターンを有するＮＡ
ＮＤ型ＥＥＰＲＯＭを形成する。
【０１７９】図３７は、この発明の実施の形態に係るメ
モリセルを、分解して示した斜視図である。
モリセルを、分解して示した斜視図である。
【０１８０】図３７に示すように、上記第１〜第５の実
施の形態により説明したメモリセルは、シリコン基板１
の表面に区画されている素子領域４が、素子分離領域３
から突出されている。さらに突出した素子領域４と素子
分離領域３との境界に沿った境界部分２２２には、トン
ネル酸化膜５が絶縁破壊されない範囲でトンネル電流が
集中するように丸められ、曲面とされている。さらに消
去特性を劣化させないために、境界部分２２２間には、
平坦部分２２１が設けられ、曲面と曲面とを平面で繋
ぐ。そして、素子領域４の表面を、曲面と平面とで構成
されるようにする。トンネル酸化膜５は、曲面と平面と
で構成される素子領域４の表面に沿って形成されてい
る。浮遊ゲート６は、トンネル酸化膜５を介し、曲面と
平面とで構成される素子領域４の表面に対向するように
形成されている。ＯＮＯ膜７および制御ゲート８は順
次、浮遊ゲート６の表面を覆うように形成されている。
施の形態により説明したメモリセルは、シリコン基板１
の表面に区画されている素子領域４が、素子分離領域３
から突出されている。さらに突出した素子領域４と素子
分離領域３との境界に沿った境界部分２２２には、トン
ネル酸化膜５が絶縁破壊されない範囲でトンネル電流が
集中するように丸められ、曲面とされている。さらに消
去特性を劣化させないために、境界部分２２２間には、
平坦部分２２１が設けられ、曲面と曲面とを平面で繋
ぐ。そして、素子領域４の表面を、曲面と平面とで構成
されるようにする。トンネル酸化膜５は、曲面と平面と
で構成される素子領域４の表面に沿って形成されてい
る。浮遊ゲート６は、トンネル酸化膜５を介し、曲面と
平面とで構成される素子領域４の表面に対向するように
形成されている。ＯＮＯ膜７および制御ゲート８は順
次、浮遊ゲート６の表面を覆うように形成されている。
【０１８１】このような構成を有する上記第１〜第５の
実施の形態により説明したメモリセルによれば、トンネ
ル酸化膜５を、曲面と平面とで構成される素子領域４の
表面に沿って形成し、浮遊ゲート６を、トンネル酸化膜
５を介し、曲面と平面とで構成される素子領域４の表面
に対向させることで、トンネル電流を、トンネル酸化膜
５中に偏在して流すことができる。
実施の形態により説明したメモリセルによれば、トンネ
ル酸化膜５を、曲面と平面とで構成される素子領域４の
表面に沿って形成し、浮遊ゲート６を、トンネル酸化膜
５を介し、曲面と平面とで構成される素子領域４の表面
に対向させることで、トンネル電流を、トンネル酸化膜
５中に偏在して流すことができる。
【０１８２】まず、基板１側から浮遊ゲート６に電子を
注入する際には、トンネル電流が、主にトンネル酸化膜
５の曲面部分に対向した部分を介して流れ、トンネル電
流が曲面部分に集中される。トンネル電流が集中する曲
面部分では、制御ゲート８〜基板間１に印加される書き
込み電圧ＶＰＰを、図３８に示したような従来のメモリ
セルと同等としたとき、従来のメモリセル以上に強いト
ンネル電流が流れる。強いトンネル電流が流れること
で、書き込み速度を向上できる。また、書き込み速度
を、従来のメモリセルと同等としたときには、従来のメ
モリセル以上に書き込み電圧を低下できる。
注入する際には、トンネル電流が、主にトンネル酸化膜
５の曲面部分に対向した部分を介して流れ、トンネル電
流が曲面部分に集中される。トンネル電流が集中する曲
面部分では、制御ゲート８〜基板間１に印加される書き
込み電圧ＶＰＰを、図３８に示したような従来のメモリ
セルと同等としたとき、従来のメモリセル以上に強いト
ンネル電流が流れる。強いトンネル電流が流れること
で、書き込み速度を向上できる。また、書き込み速度
を、従来のメモリセルと同等としたときには、従来のメ
モリセル以上に書き込み電圧を低下できる。
【０１８３】また、浮遊ゲート６から基板１側に電子を
放出する際には、トンネル電流が、主にトンネル酸化膜
５の平面部分に対向した部分を介して流れる。このた
め、素子領域４に、曲面部分の他に平面部分を、上記し
たように、ある程度設けておくことで、消去特性の劣化
を抑制することができる。
放出する際には、トンネル電流が、主にトンネル酸化膜
５の平面部分に対向した部分を介して流れる。このた
め、素子領域４に、曲面部分の他に平面部分を、上記し
たように、ある程度設けておくことで、消去特性の劣化
を抑制することができる。
【０１８４】
【発明の効果】以上、説明したように、この発明によれ
ば、制御ゲート〜基板間に印加される書き込み電圧を、
従来のメモリセルと同等としたときには、従来のメモリ
セル以上に書き込み速度が向上する、および書き込み速
度を、従来のメモリセルと同等としたときには、従来の
メモリセル以上に書き込み電圧を低下できる不揮発性半
導体記憶装置を提供できる。
ば、制御ゲート〜基板間に印加される書き込み電圧を、
従来のメモリセルと同等としたときには、従来のメモリ
セル以上に書き込み速度が向上する、および書き込み速
度を、従来のメモリセルと同等としたときには、従来の
メモリセル以上に書き込み電圧を低下できる不揮発性半
導体記憶装置を提供できる。
【図１】図１はこの発明の第１の実施の形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭの平面図。
ＮＤ型ＥＥＰＲＯＭの平面図。
【図２】図２は断面図で、（Ａ）図は図１中の２Ａ−２
Ａ線に沿う断面図、（Ｂ）図は図１中の２Ｂ−２Ｂ線に
沿う断面図。
Ａ線に沿う断面図、（Ｂ）図は図１中の２Ｂ−２Ｂ線に
沿う断面図。
【図３】図３は基板〜浮遊ゲート間に生ずる電界を示す
図で、（Ａ）図は図２（Ａ）に示す基板〜浮遊ゲート間
に生ずる電気力線を示す図、（Ｂ）図は図２（Ａ）に示
す基板〜浮遊ゲート間のエネルギバンド図。
図で、（Ａ）図は図２（Ａ）に示す基板〜浮遊ゲート間
に生ずる電気力線を示す図、（Ｂ）図は図２（Ａ）に示
す基板〜浮遊ゲート間のエネルギバンド図。
【図４】図４は電界Ｅedgeと電界Ｅflatとの比の曲率半
径依存性を示す図。
径依存性を示す図。
【図５】図５はＦＮ電流の電界依存性を示す図。
【図６】図６は書き込み時のＦＮ電流ＩflatとＦＮ電流
Ｉedgeとの比の曲率半径依存性を示す図。
Ｉedgeとの比の曲率半径依存性を示す図。
【図７】図７はＦＮ電流の電界依存性を示す図。
【図８】図８は消去時のＦＮ電流ＩflatとＦＮ電流Ｉed
geとの比の曲率半径依存性を示す図。
geとの比の曲率半径依存性を示す図。
【図９】図９は書き込み時／消去時のＦＮ電流密度の曲
率半径依存性を示す図。
率半径依存性を示す図。
【図１０】図１０（Ａ）〜（Ｆ）はそれぞれメモリセル
の断面図。
の断面図。
【図１１】図１１は基板〜浮遊ゲート間のエネルギバン
ド図。
ド図。
【図１２】図１２はメモリセルの断面図で、（Ａ）図は
曲率半径Ｒが上限のときの断面図、（Ｂ）図は曲率半径
Ｒが下限のときの断面図。
曲率半径Ｒが上限のときの断面図、（Ｂ）図は曲率半径
Ｒが下限のときの断面図。
【図１３】この発明の第２の実施の形態に係るメモリセ
ルの断面図。
ルの断面図。
【図１４】この発明の第３の実施の形態に係る第１のメ
モリセルの断面図。
モリセルの断面図。
【図１５】この発明の第３の実施の形態に係る第２のメ
モリセルの断面図。
モリセルの断面図。
【図１６】図１６はＮＡＮＤ型ＥＥＰＲＯＭのメモリセ
ルアレイの回路図。
ルアレイの回路図。
【図１７】図１７はＮＯＲ型ＥＥＰＲＯＭのメモリセル
アレイの回路図で、（Ａ）図は選択ゲートが無い場合の
回路図、（Ｂ）図は選択ゲートが有る場合の回路図。
アレイの回路図で、（Ａ）図は選択ゲートが無い場合の
回路図、（Ｂ）図は選択ゲートが有る場合の回路図。
【図１８】図１８は他のＮＯＲ型ＥＥＰＲＯＭのメモリ
セルアレイの回路図で、（Ａ）図はグランドアレイ型の
回路図、（Ｂ）図は交互グランドアレイ型の回路図。
セルアレイの回路図で、（Ａ）図はグランドアレイ型の
回路図、（Ｂ）図は交互グランドアレイ型の回路図。
【図１９】図１９はＤＩＮＯＲ（DIvided NOR ）型ＥＥ
ＰＲＯＭのメモリセルアレイの回路図。
ＰＲＯＭのメモリセルアレイの回路図。
【図２０】図２０はＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイの回路図。
アレイの回路図。
【図２１】図２１はこの発明の第４の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図。
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図。
【図２２】図２２はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図２３】図２３はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図２４】図２４はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図２５】図２５はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図２６】図２６はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図２７】図２７はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図２８】図２８はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図２９】図２９はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図３０】図３０はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図３１】図３１はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図３２】図３２はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図３３】図３３はこの発明の第４の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図３４】図３４はこの発明の第５の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図３５】図３５はこの発明の第５の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図３６】図３６はこの発明の第５の実施の形態に係る
メモリセルの一製造工程における断面図。
メモリセルの一製造工程における断面図。
【図３７】図３７はこの発明の実施の形態に係るメモリ
セルを、分解して示した斜視図。
セルを、分解して示した斜視図。
【図３８】従来のメモリセルの断面図。
１…Ｐ型シリコン基板、 ２…トレンチ、 ３…素子分離領域、 ４…素子領域、 ５…トンネル酸化膜、 ６…浮遊ゲート、 ７…ＯＮＯ膜、 ８…制御ゲート、 ９…Ｎ型拡散層、 ２２１…平坦部分、 ２２２…境界部分。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (18)
- 【請求項１】 半導体基板と、前記基板に設けられた素
子分離領域と、前記素子分離領域により分離されたメモ
リセルを形成するための素子領域と、前記素子領域上に
トンネル絶縁膜を介して形成された浮遊ゲートと、前記
浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子
領域に容量結合される制御ゲートとを含む、電気的に情
報の書き替えが可能なメモリセルを複数配列してなるメ
モリセルアレイを具備し、 前記素子領域は、その少なくとも一部が、前記浮遊ゲー
トに対し、実質的に曲率を持って対向する凸状の曲面部
分と、実質的に平坦に対向する平坦部分とを有しなが
ら、前記浮遊ゲートに向かって突出した形状を有してい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記素子分離領域は、前記半導体基板に
設けられたトレンチ内に埋め込み形成されるとともに、
この上方で前記浮遊ゲートは、その端部が前記トレンチ
内に埋め込まれて最下面を形成しており、前記素子領域
の全表面が、前記浮遊ゲートの最下面を越えて突出した
形状を有していることを特徴とする請求項１に記載の不
揮発性半導体記憶装置。 - 【請求項３】 前記素子領域における凸状の曲面部分の
曲率半径の最小値をＲ、前記トンネル絶縁膜の膜厚をｔ
としたときに、前記最小値Ｒと前記膜厚ｔとの間で、 【数１】 の関係を満足するように、前記曲率半径の最小値Ｒが設
定されていることを特徴とする請求項１および請求項２
いずれかに記載の不揮発性半導体記憶装置。 - 【請求項４】 前記素子領域における凸状の曲面部分の
曲率半径の最小値をＲ、この最小値Ｒの方向と略同一水
平方向について前記素子領域の前記浮遊ゲートと対向す
る部分の幅をＷとしたときに、前記最小値Ｒと前記幅Ｗ
との間に、 【数２】 の関係を満足する形状を、前記素子領域が有しているこ
とを特徴とする請求項１乃至請求項３いずれか一項に記
載の不揮発性半導体記憶装置。 - 【請求項５】 前記メモリセルは、ＮＡＮＤ型、ＮＯＲ
型、ＤＩＮＯＲ型、ＡＮＤ型のうち、いずれか一つに用
いられていることを特徴とする請求項１乃至請求項４い
ずれか一項に記載の不揮発性半導体記憶装置。 - 【請求項６】 半導体基板と、前記基板に設けられた素
子分離領域と、前記素子分離領域により分離されたメモ
リセルを形成するための素子領域と、前記素子領域上に
トンネル絶縁膜を介して形成された浮遊ゲートと、前記
浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子
領域に容量結合される制御ゲートとを含む、電気的に情
報の書き替えが可能なメモリセルを複数配列してなるメ
モリセルアレイを具備し、データの書き込みおよび消去
の際に印加するバイアスによって、前記トンネル絶縁膜
を通過する電子の方向が双方向に変化する不揮発性半導
体記憶装置であって、 前記素子領域は、その少なくとも一部が、前記浮遊ゲー
トに対し、実質的に曲率を持って対向する凸状の曲面部
分と、実質的に平坦に対向する平坦部分とを有しなが
ら、前記浮遊ゲートに向かって突出した形状を有し、デ
ータ書き込みの際、前記素子領域の曲面部分を介して生
ずる電界の最大値をＥedge（Ｒ）、前記素子領域の平坦
部分を介して生ずる電界をＥflat（Ｒ）としたとき、 【数３】 の関係を満足する電界を、前記浮遊ゲート〜前記基板間
に生ずることを特徴とする不揮発性半導体記憶装置。 - 【請求項７】 前記基板側から前記浮遊ゲートに向かっ
て、前記トンネル絶縁膜中を電荷が通過するときに、前
記曲面部分を介して前記トンネル絶縁膜を通過する単位
時間当たりの電荷量をＱedge（Ｒ）、前記平坦部分を介
して前記トンネル絶縁膜を通過する単位時間当たりの電
荷量をＱflat（Ｒ）としたとき、 【数４】 の関係を満足する電荷を、前記トンネル絶縁膜に通過さ
せることを特徴とする請求項６に記載の不揮発性半導体
記憶装置。 - 【請求項８】 前記浮遊ゲートから前記基板側に向かっ
て、前記トンネル絶縁膜中を電荷が通過するときに、前
記曲面部分および平坦部分を有する素子領域上に形成さ
れたトンネル絶縁膜全体の平均の電流密度Ｊ（Ｒ）、前
記平坦部分のみ有する素子領域上に形成されたトンネル
絶縁膜全体の電流密度Ｊ（Ｒ＝０）との間で、前記浮遊
ゲート〜前記基板間の電位差を互いに同一に設定した条
件下で、 【数５】 の関係を満足するように、前記トンネル絶縁膜に電荷を
通過させることを特徴とする請求項６および請求項７い
ずれかに記載の不揮発性半導体記憶装置。 - 【請求項９】 前記メモリセルは、ＮＡＮＤ型、ＮＯＲ
型、ＤＩＮＯＲ型、ＡＮＤ型のうち、いずれか一つに用
いられていることを特徴とする請求項６乃至請求項８い
ずれか一項に記載の不揮発性半導体記憶装置。 - 【請求項１０】 半導体基板と、前記基板に設けられた
素子分離領域と、前記素子分離領域により分離されたメ
モリセルを形成するための素子領域と、前記素子領域上
にトンネル絶縁膜を介して形成された浮遊ゲートと、前
記浮遊ゲートおよび前記トンネル絶縁膜を介して前記素
子領域に容量結合される制御ゲートとを含む、電気的に
情報の書き替えが可能なメモリセルを複数配列してなる
メモリセルアレイを具備し、 前記浮遊ゲートに対する前記素子領域の対向面が平坦部
分と凸状の曲面部分とを有しており、曲率半径がＲ≧
（Ｗ／３）となる部分を前記平坦部分、曲率半径がＲ＜
（Ｗ／３）｛ただし式中のＷは、Ｒの方向と略同一水平
方向について前記素子領域の前記浮遊ゲートと対向する
部分の幅を示す｝となる部分を前記曲面部分と定義した
ときに、曲面部分の曲率半径の最小値Ｒと、前記トンネ
ル絶縁膜の膜厚ｔとの間で、 【数６】 の関係を満足するように、前記素子領域における曲面部
分の曲率半径の最小値Ｒが設定されていることを特徴と
する不揮発性半導体記憶装置。 - 【請求項１１】 前記メモリセルは、ＮＡＮＤ型、ＮＯ
Ｒ型、ＤＩＮＯＲ型、ＡＮＤ型のうち、いずれか一つに
用いられていることを特徴とする請求項１０に記載の不
揮発性半導体記憶装置。 - 【請求項１２】 半導体基板と、前記基板に設けられた
素子分離領域と、前記素子分離領域により分離されたメ
モリセルを形成するための素子領域と、前記素子領域上
にトンネル絶縁膜を介して形成された浮遊ゲートと、前
記浮遊ゲートおよび前記トンネル絶縁膜を介して前記素
子領域に容量結合される制御ゲートとを含む、電気的に
情報の書き替えが可能なメモリセルを複数配列してなる
メモリセルアレイを具備し、データの書き込みおよび消
去の際に印加するバイアスによって、前記トンネル絶縁
膜を通過する電子の方向が双方向に変化する不揮発性半
導体記憶装置であって、 前記浮遊ゲートに対する前記素子領域の対向面が平坦部
分と凸状の曲面部分とを有しており、曲率半径がＲ≧
（Ｗ／３）となる部分を前記平坦部分、曲率半径がＲ＜
（Ｗ／３）｛ただし式中のＷは、Ｒの方向と略同一水平
方向について前記素子領域の前記浮遊ゲートと対向する
部分の幅を示す｝となる部分を前記曲面部分と定義した
うえで、データの書き込みの際、前記素子領域の曲面部
分を介して生ずる電界の最大値をＥedge（Ｒ）、前記素
子領域の平坦部分を介して生ずる電界をＥflat（Ｒ）と
したとき、 【数７】 の関係を満足する電界を、前記浮遊ゲート〜前記基板間
に生ずることを特徴とする不揮発性半導体記憶装置。 - 【請求項１３】 前記基板側から前記浮遊ゲートに向か
って、前記トンネル絶縁膜中を電荷が通過するときに、
前記曲面部分を介して前記トンネル絶縁膜を通過する単
位時間当たりの電荷量をＱedge（Ｒ）、前記平坦部分を
介して前記トンネル絶縁膜を通過する単位時間当たりの
電荷量をＱflat（Ｒ）としたとき、 【数８】 の関係を満足する電荷を、前記トンネル絶縁膜に通過さ
せることを特徴とする請求項１２に記載の不揮発性半導
体記憶装置。 - 【請求項１４】 前記浮遊ゲートから前記基板側に向か
って、前記トンネル絶縁膜中を電荷が通過するときに、
前記曲面部分および平坦部分を有する素子領域上に形成
されたトンネル絶縁膜全体の平均の電流密度をＪ
（Ｒ）、前記平坦部分のみ有する素子領域上に形成され
たトンネル絶縁膜全体の電流密度をＪ（Ｒ＝０）とした
ときに、 【数９】 の関係を満足する電流密度を、前記トンネル絶縁膜に生
ずることを特徴とする請求項１２および請求項１３いず
れかに記載の不揮発性半導体記憶装置。 - 【請求項１５】 前記メモリセルは、ＮＡＮＤ型、ＮＯ
Ｒ型、ＤＩＮＯＲ型、ＡＮＤ型のうち、いずれか一つに
用いられていることを特徴とする請求項１２乃至請求項
１４いずれか一項に記載の不揮発性半導体記憶装置。 - 【請求項１６】 半導体基板と、前記半導体基板に設け
られたトレンチ内に埋め込み形成された素子分離領域
と、前記素子分離領域よりも突出したメモリセルを形成
するための素子領域と、トンネル絶縁膜を介して前記素
子領域および前記素子分離領域の一部を被覆するように
形成された浮遊ゲートと、前記浮遊ゲートおよび前記ト
ンネル絶縁膜を介して前記素子領域に容量結合される制
御ゲートとを具備する不揮発性半導体記憶装置であっ
て、 前記浮遊ゲートにより被覆された素子領域と素子分離領
域との境界部分で、前記素子領域の上端部が実質的に曲
率を持つように丸められていることを特徴とする不揮発
性半導体記憶装置。 - 【請求項１７】 前記素子領域の上端部は、曲率半径の
最小値Ｒが３ｎｍ〜１００ｎｍ以下の範囲内となるよう
な形状に丸められていることを特徴とする請求項１６に
記載の不揮発性半導体記憶装置。 - 【請求項１８】 前記メモリセルは、ＮＡＮＤ型、ＮＯ
Ｒ型、ＤＩＮＯＲ型、ＡＮＤ型のうち、いずれか一つに
用いられていることを特徴とする請求項１６および請求
項１７いずれか一項に記載の不揮発性半導体記憶装置。
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|---|---|---|---|
| JP17041196A JP3710880B2 (ja) | 1996-06-28 | 1996-06-28 | 不揮発性半導体記憶装置 |
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| US08/884,555 US5889304A (en) | 1996-06-28 | 1997-06-27 | Nonvolatile semiconductor memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17041196A JP3710880B2 (ja) | 1996-06-28 | 1996-06-28 | 不揮発性半導体記憶装置 |
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|---|---|
| JPH1022403A true JPH1022403A (ja) | 1998-01-23 |
| JP3710880B2 JP3710880B2 (ja) | 2005-10-26 |
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ID=15904435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17041196A Expired - Fee Related JP3710880B2 (ja) | 1996-06-28 | 1996-06-28 | 不揮発性半導体記憶装置 |
Country Status (3)
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|---|---|
| US (1) | US5889304A (ja) |
| JP (1) | JP3710880B2 (ja) |
| KR (1) | KR100289976B1 (ja) |
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