KR100289976B1 - 불휘발성반도체기억장치 - Google Patents

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KR100289976B1
KR100289976B1 KR1019970028330A KR19970028330A KR100289976B1 KR 100289976 B1 KR100289976 B1 KR 100289976B1 KR 1019970028330 A KR1019970028330 A KR 1019970028330A KR 19970028330 A KR19970028330 A KR 19970028330A KR 100289976 B1 KR100289976 B1 KR 100289976B1
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유지 다께우찌
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니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명의 목적은 제어 게이트 기판에 인가되는 기록 전압을 종래의 메모리셀과 동등하게 했을 때 종래의 메모리 셀 이상으로 기록 속도가 향상되거나, 기록속도를 종래의 메모리 셀과 동등하게 했을 때에는 종래의 메모리 셀 이상으로 기록전압을 저하시킬 수 있는 불휘발성 반도체 기억 장치를 제공하는 데 있다.
P형 실리콘 기판(1)과, 이 실리콘 기판(1) 상에 터널 산화막(5)을 통해 형성된 분유 게이트(6)를 포함하는 EPROM의 메모리 셀로서, 소자 영역(4)을 소자 분리영역(3)으로부터 돌출시켜서 돌출된 소자 영역(4)과 소자 분리 영역(3)의 경계에 따른 경계 부분(222)을 터널 산화막(5)이 절연 파괴되지 않는 범위로 터널 전류가 집중되도록 둥글게 함으로써 터널 전류가 터널 산화막(5) 중을 편재하여 흐르도록 한 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치
본 발명은 전기적으로 데이타의 기록/ 소거가 행해지는 불휘발성 반도체 기억 장치에 관한 것이다.
도 38은, 종래의 불휘발성 반도체 기억 장치의 메모리 셀의 단면도이다.
도 38에 도시한 바와 같이, P형의 실리콘 기판(101)의 소정 영역에 LOCOS 소자 분리(103)가 형성되고, LOCOS 소자 분리(103) 간에 존재하는 기판(101)의 부분이 소자 영역(104)을 구성하고 있다. 소자 영역(104) 상에는 터널 산화막(105)이 형성되어 있다. 터널 산화막(105) 상에는 부유 게이트(106)가 형성되어 있다. 부유 게이트(106) 상에는 이산화 실리콘/ 질화 실리콘/ 이산화 실리콘의 3층으로 이루어 지는 ONO 절연막(107)이 형성되어 있다. ONO 절연막(107) 상에는 제어 게이트(108)가 형성되어 있다.
다음에, 도 38에 도시한 메모리 셀로의 데이타 기록/ 데이타 소거의 동작을 NAND형 EEPROM을 예로 들어, 설명한다.
NAND형 EEPROM에서는 데이타 기록/ 데이타 소거 모두에 파울러-노드하임(Flower-Nordheim: FN) 전류를 사용한다.
우선, 데이타 기록시에는 기록용으로 선택된 제어 게이트에 VPP 전위를, 비선택된 제어 게이트 및 선택 게이트에 Vm 전위를 각각 제공하고, 소스 영역 및 기판(101)을 접지한다. 드레인 영역의 전위는 기록 데이타의 레벨 "1", "0"에 따라서 정(+) 전위, 또는 접지 중 어느 하나로 변화시킨다.
드레인 영역이 접지되었을 때에는, 부유 게이트(106) 측이 정(+) 바이어스로 되는 전위가 걸려서, 터널 산화막(105)에 FN 전류가 흐르고, 전자가 기판(101) 측으로 부터 부유 게이트(106)로 주입된다.
또한, 데이타 소거시에는, 소거용으로 선택된 모든 제어 게이트, 선택 게이트, 드레인 영역, 소스 영역을 각각 접지하고, 기판(101)에 VEE 전위를 제공한다.
이와 같은 전위 상태에 따라, 기판(101) 측이 정(+) 바이어스로 되는 전위가 걸려서, 터널 산화막(105)에 FN 전류가 흐르고, 전자가 부유 게이트(106)로부터 기판으로 방출된다.
종래의 메모리 셀에서는, 제어 게이트(108)와 기판(101) 사이에 인가되는 전압에 의해 발생되는 부유 게이트(106)와 기판(101) 사이의 전계에 의해 터널 산화막(105)을 통과하는 FN 전류의 양이 정해진다. 이 때문에, 예를 들면 기록 속도를 향상시키기 위해서, 제어 게이트(108)와 기판(101) 사이에 인가하는 기록 전압 VPP를 증가시키고, 부유 게이트(106)와 기판(101) 사이의 전계를 보다 강하게 할 필요가 있었다. 그러나, 기록 전압 VPP를 증가시키면, 주변 트랜지스터의 특히 게이트 산화막을 두껍게 할 필요가 있고, EEPROM의 전체적인 축소화가 곤란해진다. 또한, 기록 전압 VPP가 지나치게 높아지면, EEPROM의 내부에서 발생시키는 것이 곤란해진다.
본 발명은 상기 사정을 감안한 것으로, 그 목적은 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀과 동등하게 하였을 때, 종래의 메모리 셀 이상으로 기록 속도가 향상되거나, 기록 속도를 종래의 메모리 셀과 동등하게 하였을 때 기록 전압을 저하시킬 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 제1항에 따른 발명에서는 반도체 기판과, 상기 기판에 설치된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역 상에 터널 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 분리 영역에 용량 결합되는 제어 게이트를 포함하는 전기적으로 정보의 재기록이 가능한 메모리 셀을 복수 배열하여 이루어지는 메모리 셀 어레이를 포함한다. 그리고, 상기 소자 영역은 그 중 적어도 일부가 상기 부유 게이트에 대해 실질적으로 곡률을 갖고 대향하는 볼록 형상의 곡면 부분과, 실질적으로 평탄하게 대향하는 평탄부분을 가지면서, 상기 부유 게이트를 향해 돌출한 형상을 갖고 있는 것을 특징으로 한다.
이와 같은 제1항에 따른 발명에 의하면, 터널 절연막이 데이타 기록시 전계 집중이 발생되는 볼록 형상의 곡면 부분을 가짐으로써 이 부분에서 터널 전류의 밀도가 올라간다. 이 구성에 의해, 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀과 동등하게 하였을 때 종래의 메모리 셀 이상으로 기록 속도를 향상시킬 수 있다. 또한, 기록 속도를 종래와 동일한 정도로 억제한다면, 기록 전압을 저하시킬 수 있다.
또한, 터널 절연막이 평탄 부분을 지님으로써 전계 집중 부분에 집중하는 터널 전류를 상기 소자 영역과 상기 부유 게이트가 평탄하게 대향하는 부분에 분산시킬 수 있다. 이에 따라, 전계 집중 부분에 집중하는 터널 전류의 밀도는 터널 절연막이 절연 파괴되지 않는 밀도까지 저하된다. 따라서, 전계 집중 부분은 터널 절류가 통과하여도 파괴되지는 않는다.
또한, 제2항에 따른 발명에 의하면, 제1항에 따른 발명에서 상기 소자 분리 영역은 상기 반도체 기판에 설치된 트렌치 내에 매립 형성됨과 함께, 그 상측에서 상기 부유 게이트는 그 단부가 상기 트렌치 내에 매립되어 최하면을 형성하고, 상기 소자 영역의 전 표면이 상기 부유 게이트의 최하면을 넘어서 돌출한 형성을 갖고 있는 것을 특징으로 한다.
이와 같은 제2항에 따른 발명에 의하면, 상기 소자 영역이 상기 부유 게이트를 향해서 돌출하는 형상을 용이하게 형성할 수 있게 된다.
또한 제3항에 따른 발명에 의하면, 제1항 및 제2항 중 어느 한 항에 따른 발명에서 상기 소자 영역에서의 볼록 형상의 곡면 부분의 곡률 반경의 최소치를 R, 상기 터널 절연막의 막 두께를 t로 했을 때에 상기 최소치 R과 상기 막 두께 t와의 사이에서,
Figure kpo00001
의 관계를 만족시키도록 상기 곡률 반경의 최소치 R을 설정한 것을 특징으로 한다.
이와 같은 제3항에 따른 발명에 의하면, 터널 절연막의 절연 파괴 시간 tBD를 실용상 문제가 없는 범위까지 향상시킬 수 있다.
또한 제4항에 따른 발명에 의하면, 제1항 및 제3항 중 어느 한 항에 따른 발명에서 상기 소자 영역에서의 볼록 형상의 곡면 부분의 곡률 반경의 최소치를 R, 이 최소치 R의 방향과 거의 동일한 수평 방향에 대해 상기 소자 영역의 상기 부유 게이트와 대향하는 부분의 폭을 W로 했을 때에, 상기 최소치 R과 상기 폭 W와의 사이에서
Figure kpo00002
의 관계를 만족시키는 형상을 상기 소자 영역이 갖고 있는 것을 특징으로 한다.
이와 같은 제4항에 따른 발명에 의하면, 소거 특성의 열화를 억제할 수 있다.
또한, 제5항에 따른 발명에서는 제1항 내지 제4항 중 어느 한 항에 따른 발명에서 상기 메모리 셀을 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용하는 것을 특징으로 한다.
이와 같은 제5항에 따른 발명에 의하면, NAND형, NOR형, DINOR형, AND형 중 어느 하나의 불휘발성 반도체 기억 장치에서도, 기록 특성의 향상과 함께 소거 특성의 열화를 억제할 수 있다. 또한, 메모리 셀이 데이타의 기록에 기판 열 전자를 이용하는 것으로써도 기록 특성의 향상과 함께 소거 특성의 열화를 억제시킬 수 있다.
상기 목적을 달성하기 위한 본 발명의 제6항에 따른 발명에 의하면, 반도체 기판과, 상기 기판에 설치된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역 상에 터널 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 영역에 용량 결합되는 제어 게이트를 포함하는 전기적으로 정보의 재기록이 가능한 메모리 셀을 복수 배열하여 이루어지는 메모리 셀 어레이를 포함하고, 데이타의 기록 및 소거시에 인가되는 바이어스에 의해 상기 터널 절연막을 통과하는 전자의 방향이 쌍방향으로 변화하는 불휘발성 반도체 기억 장치에 있어서, 상기 소자 영역은 그 중 적어도 일부가 상기 부유 게이트에 대해 실질적으로 곡률을 갖고 대향하는 볼록 형상의 곡면 부분과 실질적으로 평탄하게 대향하는 평탄 부분을 가지면서, 상기 부유 게이트를 향해 돌출된 형상을 가지며, 데이타 기록을 할 때 상기 소자 영역의 곡면 부분을 통해 발생되는 전계의 최대치를 Eedge(R), 상기 소자 영역의 평탄 부분을 통해 발생되는 전계를 Eflat(R)로 했을 때,
Eedge(R) < 1.5 x Eflat(R)
의 관계를 만족시키는 전계를 상기 부유 게이트와 상기 기판 사이에 발생시키는 것을 특징으로 한다.
이와 같은 제6항에 따른 발명에 의하면, 곡면 부분을 통해 발생되는 전계 Eedge(R)과 평탄 부분을 통해 발생되는 전계 Eflat(R)을 상기 관계로 함으로써 곡면부분에 집중하는 터널 전류의 밀도를 터널 절연막이 절연 파괴되지 않는 밀도까지 저하시킬 수 있다. 또한, 터널 전류가 집중하는 곡면 부분을 지님으로써 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀과 동등하게 했을 때에, 종래의 메모리 셀 이상으로 기록 속도를 향상시킬 수 있다.
또한 제7항에 따른 발명에 의하면, 제6항에 따른 발명에서 상기 기판측으로 부터 상기 부유 게이트를 향해 전하가 상기 터널 절연막 내를 통과할 때에 상기 곡면 부분을 통해 상기 터널 절연막을 통과하는 단위 시간당 전하량을 Qedge(R), 상기 편탄 부분을 통해 상기 터널 절연막을 통과하는 단위 시간당 전하량을 Qflat(R)로 했을 때,
Qedge(R) < 105x Qflat(R)
의 관계를 만족시키는 전하를 상기 터널 절연막 중에 통과시키는 것을 특징으로 한다.
이와 같은 제7항에 따른 발명에 의하면, 곡면 부분을 통해 절연막을 통과하는 단위 시간당 전하의 양 Qedge(R)과 평탄 부분을 통해 터널 절연막을 통과하는 단위 시간당 전하의 양 Qflat(R)을, 상기의 관계로 한다. 이 관계는 제6항에 도시한 관계를 다르게 표현한 것이다. 따라서, 제6항에 따른 발명과 마찬가지로 곡면부분에 집중하는 터널 전류의 밀도를 터널 절연막이 절연 파괴되지 않는 밀도까지 저하시킬 수 있다. 또한, 터널 전류가 집중하는 곡면 부분을 가짐으로써 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀과 동등하게 했을 때, 종래의 메모리 셀 이상으로 기록 속도를 향상시킬 수 있다.
또한, 제8항에 따른 발명에 의하면, 제6항 및 제7항중 어느 한 항에 따른 발명에 있어서, 상기 부유 게이트로부터 상기 기판측을 향해 상기 터널 절연막 내를 전하가 통과할 때에 상기 곡면 부분 및 평탄 부분을 갖는 소자 영역상에 형성된 터널 절연막 전체의 평균 전류 밀도 J(R), 상기 평탄 부분만을 갖는 소자 영역 상에 형성된 터널 절연막 전체의 전류 밀도 J(R=0)와의 사이에서, 상기 부유 게이트와 상기 기판 사이의 전위차를 서로 동일하게 설정한 조건 하에서,
J(R)) > 0.5 x J(R=0)
의 관계를 만족시키도록 상기 터널 절연막 중에 전하를 통과시키는 것을 특징으로 한다.
이와 같은 제8항에 따른 발명에 의하면, 소거 특성의 열화를 억제할 수 있다.
또한, 제9항에 따른 발명에 의하면, 제6항 내지 제8항 중 어느 한 항에 따른 발명에 있어서는, 상기 메모리 셀을 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용하는 것을 특징으로 한다.
이와 같은 제9항에 따른 발명에 의하면, NAND형, NOR형, DINOR형, AND형 중 어느 하나의 불휘발성 반도체 기억 장치에서도 기록 특성의 향상과 함께 소거 특성의 열화를 억제할 수 있다. 또한, 메모리 셀이 데이타의 기록에 기판 열 전자를 이용하는 것으로써도 기록 특성의 향상과 함께 소거 특성의 열화를 억제시킬 수 있다.
상기 목적을 달성하기 위해서, 제10항에 따른 발명에 의하면, 반도체 기판과, 상기 기판에 설치된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역 상에 터널 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 영역에 용량 결합되는 제어 게이트를 포함하는 전기적으로 정보의 재기록이 가능한 메모리 셀을 복수 배열하여 이루어지는 메모리 셀 어레이를 포함하고, 상기 부유 게이트에 대한 상기 소자 영역의 대향면이 평탄 부분과 볼록 형상의 곡면 부분을 갖고, 곡률 반경이 R ≥(W/3)으로 되는 부분을 상기 평탄 부분, 곡률 반경이 R < (W/3)으로 되는 부분을 상기 곡면 부분이라고 정의했을 때에 {단, 여기서 W는 R의 방향과 거의 동일한 수평 방향에 대해 상기 소자 영역의 상기 부유 게이트와 대향하는 부분의 폭을 나타냄}, 곡면 부분의 곡률 반경의 최소치 R과, 상기 터널 절연막의 막 두께 t와의 사이에서,
Figure kpo00003
의 관계를 만족시키도록, 상기 소자 영역에서의 곡면 부분의 곡률 반경의 최소치 R이 설정되어 있는 것을 특징으로 한다.
이와 같은 제10항에 따른 발명에 의하면, 상기과 같이 규정되는 곡면 부분을 갖고 있음으로써 이 곡면 부분에서 터널 전류를 터널 절연막이 절연 파괴되지 않는 밀도까지 집중시킬 수 있다. 따라서, 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀과 동등하게 했을 때, 종래의 메모리 셀 이상으로 기록 속도를 향상시킬 수 있다.
또한, 제11항에 의하면, 제10항에 따른 발명에서 상기 메모리 셀이 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용하는 것을 특징으로 한다.
이와 같은 제11항에 따른 발명에 의하면, NAND형, NOR형, DINOR형, AND형 중 어느 하나의 불휘발성 반도체 기억 장치에서도 기록 특성의 향상과 함께 소거 특성의 열화를 억제할 수 있다. 또한, 메모리 셀이 데이타의 기록에 기판 열 전자를 이용하는 것으로써도 기록 특성의 향상과 함께 소거 특성의 열화를 억제할 수 있다.
상기 목적을 달성하기 위해서는 제12항에 따른 발명에 의하면, 반도체 기판과, 상기 기판에 설치된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역 상에 터널 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 영역에 용량 결합되는 제어 게이트를 포함하는 전기적으로 정보의 재기록이 가능한 메모리 셀을 복수 배열하여 이루어지는 메모리 셀 어레이를 포함하고, 데이타의 기록 및 소거시에 인가하는 바이어스에 의해 상기 터널 절연막을 통과하는 전자의 방향이 양방향으로 변화하는 불휘발성 반도체 기억 장치에 있어서, 상기 부유 게이트에 대한 상기 소자 영역의 대향면이 평탄 부분과 볼록 형상의 곡면 부분을 갖고, 곡률 반경이 R ≥(W/3)으로 되는 부분을 상기 평탄 부분, 곡률 반경이 R < (W/3)으로 되는 부분을 상기 곡면 부분이라고 정의한 다음에 {단, 여기서 W는 R방향과 거의 동일한 수평 방향에 대해 상기 소자 영역의 상기 부유 게이트와 대향하는 부분의 폭을 나타냄}, 데이타의 기록시에 상기 소자 영역의 곡면 부분을 통해 발생되는 전계의 최대치를 Eedge(R), 상기 소자 영역의 평탄 부분을 통해 발생되는 전계를 Eflat(R)로 했을 때,
Eedge(R) < 1.5 x Eflat(R)
의 관계를 만족시키는 전계를 상기 부유 게이트와 상기 기판 사이에 발생시키는 것을 특징으로 한다.
이와 같은 제12항에 따른 발명에 의하면, 곡면 부분을 통해 발생되는 전계의 최대치 Eedge(R)과 평탄 부분을 통해 발생되는 전계 Eflat(R)을 상기의 관계로 함으로써 곡면 부분에 집중하는 터널 전류의 밀도를 터널 절연막이 절연 파괴되지 않는 밀도까지 저하시킬 수 있다. 또한, 터널 전류가 집중하는 곡면 부분을 지님으로써 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀과 동등하게 했을 때에, 종래의 메모리 셀 이상으로 기록 속도를 향상시킬 수 있다.
또한, 제13항에 따른 발명에 의하면, 제12항에 따른 발명에서, 상기 기판으로 부터 상기 부유 게이트를 향해 상기 터널 절연막 내를 전하가 통과할 때에 상기 곡면 부분을 통해 상기 터널 절연막을 통과하는 단위 시간당 전하량을 Qedge(R), 상기 평탄 부분을 통해 상기 터널 절연막을 통과하는 단위 시간당 전하량을 Qflat(R)로 했을 때,
Qedge(R) < 105x Qflat(R)
의 관계를 만족시키는 전하를 상기 터널 절연막 중에 통과시키는 것을 특징으로 한다.
이와 같은 제13항에 따른 발명에 의하면, 곡면 부분을 통해 절연막을 통과하는 단위 시간당 전하의 양 Qedge(R)과, 평탄 부분을 통해 터널 절연막을 통과하는 단위 시간당 전하의 양 Qflat(R)을, 상기의 관계로 한다. 이 관계는 제12항에 도시한 관계를 다르게 표현한 것이다. 따라서, 제12항에 따른 발명과 마찬가지로 곡면 부분에 집중하는 터널 전류의 밀도를 터널 절연막이 절연 파괴되지 않는 밀도까지 저하시킬 수 있다. 또한, 터널 전류가 집중하는 곡면 부분을 가짐으로써 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀과 동등하게 했을 때, 종래의 메모리 셀 이상으로 기록 속도를 향상시킬 수 있다.
또한, 제14항에 따른 발명에 의하면, 제12항 및 제13항중 어느 한 발명에 있어서, 상기 부유 게이트로부터 상기 기판측을 향해 상기 터널 절연막 내를 전하가 통과할 때, 상기 곡면 부분 및 평탄 부분을 갖는 소자 영역상에 형성된 터널 절연막 전체의 평균 전류 밀도 J(R), 상기 평탄 부분만을 갖는 소자 영역 상에 형성된 터널 절연막 전체의 전류 밀도를 J(R=0)으로 했을 때,
J(R)) > 0.5 x J(R=0)
의 관계를 만족시키는 전류 밀도를 상기 터널 절연막 중에 발생시키는 것을 특징으로 한다.
이와 같은 제14항에 따른 발명에 의하면, 소거 특성의 열화를 억제할 수 있다.
또한, 제15항에 따른 발명에서는 제12항 내지 제14항 중 어느 한 항에 따른 발명에 있어서, 상기 메모리 셀을 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용하는 것을 특징으로 한다.
이와 같은 제15항에 따른 발명에 의하면, NAND형, NOR형, DINOR형, AND형 중 어느 하나의 불휘발성 반도체 기억 장치에서도, 기록 특성의 향상과 함께 소거 특성의 열화를 억제할 수 있다. 또한, 메모리 셀이 데이타의 기록에 기판 열 전자를 이용함으로써도, 기록 특성의 향상과 함께 소거 특성의 열화를 억제할 수 있다.
상기 목적을 달성하기 위해서, 제16항에 따른 발명에 의하면, 반도체 기판과, 상기 반도체 기판에 설치된 트렌치 내에 매립 형성된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역보다도 돌출된 메모리 셀을 형성하기 위한 소자 영역과, 터널 절연막을 통해 상기 소자 영역 및 상기 소자 분리 영역의 일부를 피복하도록 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 영역에 용량 결합되는 제어 게이트를 포함하는 불휘발성 반도체 기억 장치에 있어서, 상기 부유 게이트에 의해 피복된 소자 영역과 소자 분리 영역과의 경계 부분에서 상기 소자 영역의 상단부가 실질적으로 곡률을 지니도록 둥글게 되어 있는 것을 특징으로 한다.
이와 같은 제16항에 따른 발명에 의하면, 데이타 기록시, 터널 절연막의 일부분에 터널 절연막이 절연 파괴되지 않는 범위로 전계가 집중되고, 터널 전류가 상기 터널 절연막에 편재되어 흐른다. 따라서, 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀과 동등하게 했을 때, 종래의 메모리 셀 이상으로 기록속도를 향상시킬 수 있다. 또한, 기록 속도를 종래와 동일한 정도로 억제한다면, 기록 전압을 저하시킬 수 있다.
또한, 터널 전류는 터널 절연막의 일부분에 터널 절연막이 파괴되지 않는 범위로 집중되므로 터널 전류를 터널 절연막 중에 편재하여 흘려도 터널 절연막은 절연 파괴되지 않는다.
또한, 제17항에 따른 발명에 의하면, 제16항에 따른 발명에 있어서도, 상기 소자 영역의 상단부는 곡률 반경의 최소치 R이 3nm 내지 100nm의 범위 내로 되는 형상으로 둥글게 되어 있는 것을 특징으로 한다.
이와 같은 제17항에 따른 발명에 의하면, 상기 소자 영역의 상단부의 형상이 미세화의 요구를 만족시키면서도 실사용에도 견딜 수 있게 할 수 있다.
또한, 제18항에 따른 발명에 의하면, 제16항 내지 제17항 중 어느 한 항에 따른 발명에 있어서 상기 메모리 셀을 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용하는 것을 특징으로 한다.
이와 같은 제18항에 따른 발명에 의하면, NAND형, NOR형, DINOR형, AND형 중 어느 하나의 불휘발성 반도체 기억 장치에서, 기록 특성의 향상과 함께 소거 특성의 열화를 억제할 수 있다. 또한, 메모리 셀이 데이타의 기록에 기판 열 전자를 이용하는 것으로써도, 기록 특성의 향상과 함께 소거 특성의 열화를 억제할 수 있다.
도 1은 본 발명이 제1 실시 형태에 따른 NAND형 EEPROM의 평면도.
도 2는 단면도로서, 도 2a는 도 1중의 2A-2A선을 따르는 단면도, 도 2b는 도1 중의 2B-2B선을 따르는 단면도.
도 3은 기판과 부유 기판 사이에 발생하는 전계를 도시한 도면이고, 도 3a는 도 2a에 도시한 기판과 부유 기판 사이에 발생하는 전기력선을 도시한 도면, 도 3b는 도 2a에 도시한 기판과 부유 기판 사이의 에너지 대역도.
도 4는 전계 Eedge와 전계 Eflat의 비의 곡률 반경 의존성을 도시한 도면.
도 5는 FN 전류의 전계 의존성을 도시한 도면.
제 6은 기록시의 FN 전류 Iflat와 FN 전류 Iedge의 비의 곡률 반경 의존성을 도시한 도면.
도 7은 FN 전류의 전계 의존성을 도시한 도면.
제 8은 소거시의 FN 전류 Iflat와 FN 전류 Iedge의 비의 곡률 반경 의존성을 도시한 도면.
도 9는 기록시/ 소거시의 FN 전류 밀도의 곡률 반경 의존성을 도시한 도면.
도 10a 내지 도 10f는 각 메모리 셀의 단면도.
도 11은 기판과 부유 게이트 사이의 에너지 대역도.
도 12는 메모리 셀의 단면도로서, 도 12a는 곡률 반경 R이 상한일 때의 단면도, 도 12b는 곡률 반경 R이 하한일 때의 단면도.
도 13는 본 발명의 제2 실시 형태에 따른 메모리 셀의 단면도.
도 14는 본 발명의 제3 실시 형태에 따른 제1 메모리 셀의 단면도.
도 15는 본 발명의 제3 실시 형태에 따른 제2 메모리 셀의 단면도.
도 16은 NAND형 EEPROM의 메모리 셀 어레이의 회로도.
도 17은 NOR형 EEPROM의 메모리 셀 어레이의 회로도로서, 도 17a는 선택 게이트가 없는 경우의 회로도, 도 17b는 선택 게이트가 있는 경우의 회로도.
도 18은 다른 NOR형 EEPROM의 메모리 셀 어레이의 회로도로서, 도 18a는 접지 어레이형의 회로도, 도 18b는 상호 접지 어레이형의 회로도.
도 19는 DINOR(Divided NOR)형 EEPROM의 메모리 셀 어레이의 회로도.
도 20는 AND형 EEPROM의 메모리 셀 어레이의 회로도.
도 21은 본 발명의 제 4실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 평면도.
도 22는 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 23은 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 24는 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 25는 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 26은 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 27은 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 28은 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 29는 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 30은 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 31은 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 32은 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 33은 본 발명의 제 4실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 34는 본 발명의 제 5실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 35는 본 발명의 제 5실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 36은 본 발명의 제 5실시 형태에 따른 메모리 셀의 한 제조 공정에 있어서의 단면도.
도 37은 본 발명의 실시 형태에 따른 메모리 셀을 분해하여 도시한 투시도.
도 38은 메모리 셀의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : P형 실리콘 기판
2 : 트렌치
3 : 소자 분리 영역
4 : 소자 영역
5 : 터널 산화막
6 : 부유 게이트
7 : ONO막
8 : 제어 게이트
9 : N형 확산층
221 : 평탄 부분
222 : 경계 부분
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 이 실시 형태에서는 NAND형 EEPROM의 메모리 셀을 예로 들어 설명하기로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM의 평면도, 도 2는 단면도이고, 도 2a는 도1 중의 2A-2A 선을 따르는 단면도, 도 2b는 도 1중의 2B-2B선을 따르는 단면도이다.
우선, 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM을 갖는 메모리 셀의 기본적인 구조를 설명하기로 한다.
도 1 및 도 2에 도시한 바와 같이, P형의 실리콘 기판(또는 P형 웰)(1)에는 복수의 트렌치(2)가 서로 병행하여 형성된다. 이들 트렌치(2)는 절연물에 의해 매립되고, 매립형 소자 분리 영역(3)을 형성하고 있다. 이 실시 형태에서 기술하고 있는 매립형 소자 분리 영역(3)은, STI(Shallow Trench Isolation)라고도 불리운다. 또한 매립된 절연물은 예를 들면 이산화 실리콘(SiO2)이다. 매리형 소자 분리 영역(3) 간에 존재하는 기판(1)의 부분은 소자 영역(4)을 구성한다. 소자 영역(4) 상에는 터널 산화막(SiO2)(5)이 형성되어 있다. 터널 산화막(5) 상에는 부유 게이트(FG: 6)가 형성되어 있다. 부유 게이트(6) 상에는 이산화 실리콘(SiO2)/ 질화 실리콘(Si3N4)/ 이산화 실리콘(SiO2)의 3층으로 이루어지는 ONO 절연막(7)이 형성되어 있다. ONO 절연막(7) 상에는 제어 게이트(CG: 8)가 형성되어 있다.
다음에, 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM이 갖는 메모리 셀에 대한 데이타 기록/ 데이타 소거의 동작을 설명하기로 한다.
도 1 및 도 2a, 2b에서는 참조 부호 S 가 N형 소스 영역, 참조 부호 D가 N형 드레인 영역, 참조 부호 CG1 내지 CG8이 제어 게이트, 참조 부호 SG1이 드레인 측 선택 게이트, 참조 부호 SG2가 소스측 선택 게이트, 참조 부호 BL이 드레인 영역 D에 접속되는 비트선이다. 도 1중에 도시한 비트선 콘택트는 비트선과 드레인 영역 D와의 콘택트 부부을 도시하고 있다. 또한, 도 1에 도시되지 않는 부분(예를 들면 셀 어레이의 단부 등)에는, 소스선과 소스 영역 S와의 콘택트 부분, 즉, 소스선 콘택트도 있다. 또한, 참조 부호 (9)에는, 선택 게이트 트랜지스터 및 메모리 셀 트랜지스터를 소스 영역 S와 드레인 영역 D 사이에 직렬로 접속하는 N형 영역이다.
NAND형 EEPROM에서는, 데이타 기록/ 데이타 소거 모두에 파울러-노드하임(Flower-Nordheim: FN) 전류가 사용된다.
우선, 데이타 기록시에는, 기록용으로 선택된 제어 게이트 CG에 VPP 전위를, 비선택된 제어 게이트 CG 및 선택 게이트에 SG1, SG2에는 Vm 전위를 각각 제공하고, 소스 영역 S 및 기판(1)은 접지한다. 드레인 영역 D의 전위는 기록 데이타의 레벨 "1", "0" 에 따라 정(+) 전위, 또는 접지 중 어느 하나로 변화된다. 특히, 드레인 영역 D가 접지될 때에는 부유 게이트(6) 정 바이어스로 되는 전위가 걸려서, 터널 산화막(5)에 FN 전류가 흐르고, 전자가 기판(1) 측으로부터 부유 게이트(6)로 주입된다.
또한, 데이타 소거시에는 소거용으로 선택된 모든 제어 게이트(CG), 선택 게이트(SG1, SG2), 드레인 영역(D), 소스 영역(S) 각각 접지하고, 기판(1)에 VEE 전위를 제공한다. 이와 같은 전위 상태에 따라, 기판(1) 측에는 정 바이어스로 되는 전위가 걸려서 터널 산화막(5)에 FN 전류가 흐르고, 전자가 부유 게이트(6)로부터 기판(1)으로 방출된다.
다음에, 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM이 갖는 메모리 셀의 구조를 보다 상세하게 설명하기로 한다. 본 발명의 설명을 돕기 위해서도 도 2a에 도시한 단면 구조를 소자 분리 영역(3)과 소자 영역(4)의 경계를 따르는 경계 부분(222)과, 경계 부분(222) 간에 있어서 평탄한 평탄 부분(221)으로 편의상 나누도록 한다.
도 2a에 도시한 바와 같이, 트렌치(2)를 매립하는 절연물은 기판(1)의 표면보다도 후퇴되고, 소자 영역(4)은 매립형 소자 분리 영역(3)의 표면으로부터 돌출되어 있다. 돌출된 소자 영역(4)의 평탄 부분(221)에서는 기판(1)의 표면을 희생 산화시키고, 희생 산화에 의해 형성된 희생 산화막(SiO2)을 박리한 후에 터널 산화막(5)이 형성되므로, 터널 산화막(5)은 거의 완전한 평탄으로 된다. 이에 대해 경계 부분(222)은 둥글게 되어 있다. 이 때문에, 경계 부분(222)에서 터널 산화막(5)은 경계 부분(222)의 형상에 따라 둥근 형상을 나타내게 된다. 부유 게이트(6)는 터널 산화막(5) 상에 형성되고 돌출된 소자 영역(4)을 피복하는 형상으로 되어 있다. 이에 따라, 부유 게이트(6)는 둥글게 된 경계 부분(222)과 평탄 부분(221)의 각각에 대향된다.
다음에, 도 2a에 도시한 메모리 셀에서 발생하는 전계를 설명하기로 한다.
경계 부분(222)에서의 소자 영역(4)의 곡률 반경 R은 미시적으로 생가하면, 장소에 따라 다르다고 생각되어 일반적으로 일정한 값이 되기 어렵다. 전계는, 곡률이 가장 큰 부분, 즉 곡률 반경 R이 가장 작은 부분에서 가장 크게 된다. 그래서, 여러가지 곡률 반경 중, 최소의 값을 곡률 반경 R이라 정의하여, 이하 도 2a에 도시한 메모리 셀에서 발생디는 전계의 식을 유도하도록 한다.
데이타 기록시, 터널 산화막(5)의 두께를 t로 하면 가우스의 정리에 의해 다음의 식이 성립된다.
[수학식 1]
Figure kpo00004
수학식 1에서, 전계 Eedge는 데이타 기록시(즉, 게이트 정 바이어스)일 때의 경계 부분(222)의 최대 전계이고, 전계 Eflat는 평탄 부분(221)의 전계이다. 이 수학식 1에 의해 곡률 반경 R을 작게 해 가면 전계 Eedge는 크게 된다. 반대로, 곡률 반경 R을 크게 해 가면 전계 Eedge의 값은 작아지게 되어 전계 Eflat의 값에 근접해 간다. 즉, 도 2a에 도시한 메모리 셀에서는 평탄 부분(221)에서 발생되는 전계에 비해 둥글게 된 경계 부분(222)에서 발생되는 전계가 크다. 데이타를 기록시에는, FN전류를 이용하여 기판(1) 측으로부터 부유 게이트(6)로 전자를 주입한다. 따라서, 도 2a에 도시한 메모리 셀에서는, 기록시에는 평탄 부분(221)에 흐르는 FN 전류의 밀도에 비해 경계 부분(222)에 흐르는 FN전류의 밀도가 크게 된다.
도 3a, 3b는, 기판과 부유 게이트 사이에 발생되는 전계를 도시한 도면으로서, 도 3a는 도 2a에 도시한 기판과 부유 게이트 사이에 발생되는 전기력선을 도시한 도면, 도 3b는 도 2a에 도시한 기판과 부유 게이트 사이의 에너지 대역도이다. 도 3b는 특히 기록시, 경계 부분(222)에서 발생되는 에너지 대역을 도시하고 있다.
기판(1)과 제어 게이트(8)의 사이에 기록 전압 VPP를 인가했을 때, 전위차는 터널 산화막(5)의 어떤 부분에서도 동일하다. 그럼에도 불구하고 경계 부분(222)에 FN 전류가 집중되어 흐르는 것은 경계 부분(222)에서의 에너지 대역이 굽어져 있기 때문이다. 이 모습을 도 3b에 도시한다.
도 4는 전계 Eedge와 전계 Eflat의 비의 곡률 반경 의존성을 도시한 도면이다. 즉, 수학식 1을 도시한 것이다. 또, 도 4에는 기록시의 비(ratio)만이 아니라 소거시의 비에 대해서도 도시되어 있다.
기록시에는, 곡률 반경 R이 작아짐에 따라 전계 집중의 정도가 강해지고, 곡률 반경 R이 커짐에 따라 전계 집중의 정도가 약해지는 경향이 있다. 소거시도 마찬가지의 경향을 나타내지만, 곡률 반경 R이 커짐에 따라 전계 집중의 정도가 약해지는 경향은 기록시만큼 대폭으로 변화하지는 않는다.
이와 같이 도 2a에 도시한 메모리 셀은, 기록시에 다음과 같은 효과를 얻을 수 있다.
우선, 경계 부분(222)에서의 에너지 대역이 굽어져 있으므로 둥글게 된 경계 부분(222)에 FN 전류가 집중되어 흐른다. 이에 따라 둥글게 된 경계 부분(222)을 갖지 않는 메모리 셀에 비해 기록 속도가 빨라진다. 또한, 기록 속도를 동등한 속도로 하게 되면 기록 전압 VPP를 낮게 할 수 있다.
그런데, 소거시에는 전자를 부유 게이트(6)로부터 기판(1)으로 방출하기 때문에 기록시와는 반대로 둥글게 된 경계 부분(222)으로의 전계 집중은 일어나지 않는다. FN 전류는 주로 평탄 부분(221)으로 흐른다. NAND형에서는 전자를 기판(1)의 채널부로 방출하지만, NOR형에서는 확산층인 드레인 영역으로 전자를 방출한다. 두가지 형 모두에서 FN 전류를 사용하고 있다.
그런데, 상술한 바와 같이 매립형 소자 분리 영역(3)보다도 돌출된 소자 영역(4)을 피복하도록 터널 산화막(5) 및 부유 게이트(6)가 형성도고, 기록시에 소자 분리 영역(3)과 소자 영역(4)의 경계 부분에서 전계 집중이 일어나면, FN 전류는 전계가 집중하고 있는 부분에 집중되어 흐른다.
도 5는 FN 전류의 전계 의존성을 도시한 도면이다.
FN 전류는 다음의 식으로 표현된다.
[수학식 2]
Figure kpo00005
도 5에 도시한 바와 같이 전계가 1MV/cm로 변화하는 것만으로 FN 전류의 밀도는 2자릿수 상승한다. FN 전류는, 이와 같이 전계에 민감하다. 여기서, 소자 영역(4)의 폭(채널폭)을
Figure kpo00006
, 경계 부분(222)의 곡률 반경을 R, 터널 산화막(5)의 막 두께를 t로 하면, 도 2a에 도시한 메모리 셀의 터널 산화막(5)에 흐르는 FN 전류의 식은 수학식 1 및 수학식 2에 의해 다음과 같이 표현된다.
[수학식 3]
Figure kpo00007
수학식 3에 의하면 예를 들면, 소자 영역(4)의 폭
Figure kpo00008
가 0.4㎛, 경계 부분(222)의 곡률 반경 R이 10nm인 메모리 셀에서는, 기록시에 터널 산화막(5)을 통과하는 전하량의 99.5%까지가 둥글게 된 경계 부분(222)을 통과한다는 계산이 된다.
도 6은 기록시의 FN 전류 Iflat와 FN 전류 Iedge와의 비의 곡률 반경 의존성을 도시한 도면이다.
도 6에는 수학식 3의 평탄 부분(221)에 흐르는 FN 전류Iflat와, 둥글게 된 경계 부분(222)에 흐르는 FN 전류 Iedge의 비와 곡률 반경 R과의 관계가 소자 영역(4)의 폭(SDG Width)
Figure kpo00009
를 파라미터로서 플로트되어 있다.
도 7은 FN 전류의 전계 의존성을 도시한 도면이다.
도 7에는 수학식 3을 곡률 반경의 값(Radius) R을 파라미터로서 플로트되어 있다.
도 6 및 도 7에 도시한 바와 같이, 곡률 반경 R이 작게 됨에 따라 둥글게 된 경계 부분(222)의 FN 전류 성분이 급격하게 증가한다.
그런데, 소거시에서도 마찬가지의 계산으로 FN 전류식이 결정된다.
도 8은 소거시의 FN 전류 Iflat와 FN 전류 Iedge의 비의 곡률 반경 의존성을 도시한 도면이다.
도 8에는, 평탄 부분(221)에 흐르는 FN 전류 Iflat와, 둥글게 된 경계 부분(222)에 흐르는 FN 전류 Iedge의 비와 곡률 반경 R과의 관계가, 소자 영역(4)의 폭(SDG Width)을 파라미터로서 플로트되어 있다.
도 8에 도시한 바와 같이, 곡률 반경 R이 작은 값에서는 대부분의 FN 전류성분이 평탄 부분(221)에 흐르고 있다.
도 9는 기록시/ 소거시의 FN 전류 밀도의 곡률 반경 의존성을 도시한 도면이다.
도 9에는, 소자 영역(4)의 폭(SDG Width)이 0.2㎛, 터널 산화막(5)의 막 두께 Tox가 8nm의 메모리 셀을 사용하고, 전계 Eflat가 7MV/cm일 때의 것이 도시되어 있다. 기록시에서는, 곡률 반경 R이 0.01㎛ 이하로 되면 FN 전류 밀도가 급격하게 커진다. 한편, 소거시에는 곡률 반경 R이 크게 됨에 따라 조금씩 FN 전류 밀도가 작아 진다.
일반적으로 터널 산화막의 절연 파괴 시간 TBD는, 단위 면적당 통과 전하량이 많아짐에 따라 짧어지거나, 인가되어 지는 전계가 커짐에 따라 짧아진다. 그 때문에, 곡률 반경 R이 작아져서 경계 부분(222)에서의 전계가 어느 정도 강해지면, 메모리 셀 1개당 절연 파괴 시간 TBD가 극단적으로 감소되어, 실용상 사용할 수 없게 된다. 한편, 곡률 반경 R을 크게 하면, 절연 파괴 시간 TBD가 극단적으로 악화되지 않지만 전계 집중의 효과는 감소하게 된다. 따라서, 곡률 반경 R의 사이즈는 적절한 범위로 정해야 한다.
이하, 곡률 반경 R의 적절한 범위에 대해 논하기로 한다.
도 10a 내지 도 10f는 각각, 메모리 셀의 단면도이다. 도 10a는 곡률 반경 R=0.01㎛일 때, 도 10b는 곡률 반경 R=0.02㎛일 때, 도 10c는 곡률 반경 R=0.04㎛일 때, 도 10d는 곡률 반경 R-0.06㎛일 때, 도 10e는 곡률 반경 R=0.08㎛일 때를 도시하고 있다. 또한, 도 10f는 둥글게 한 경계 부분(222)을 갖지 않고, 전계 집중이 전혀 이용되지 않는 메모리 셀의 단면도이다. 이 메모리 셀은 둥글게 한 경계 부분(222)의 유무에 따라 FN 전류의 밀도가 어떻게 변화하는지를 조사하기 위해서 제조한 것이다. 도 10f에 도시한 메모리 셀은, 전형적인 메모리 셀과 비교하여 소자 분리 영역이 매립형인지, LOCOS형인지의 차이는 있지만 전형적인 메모리 셀과 등가인 것이다. 또, 도 10a 내지 도 10f에 도시나 메모리 셀의 소자 영역(4)의 폭(채널 폭)은, 모두 0.2㎛로 통일되어 있다.
우선, 도 10f에 도시한 메모리 셀에서는 기록시, 소거시 중 어느 것에서도 터널 산화막(5)을 통과하는 FN 전류의 밀도는 동일하다. 도 9에는 도 10f에 도시한 메모리 셀이 참조 부호 "(F)" 및 "Flat"로 도시되어 있다.
이에 대해, 도 10a 내지 도 10e에 도시한 메모리 셀은 기록시, 소거시 모두에서 터널 산화막(5)을 통과하는 FN 전류의 밀도가 다르다. 또한, 곡률 반경 R의 사이즈에 의해 그 FN 전류의 밀도가 다르게 변화한다. 도 9에는, 도 10a 내지 도 10e에 도시한 메모리 셀이 각각 참조 부호 "(A)", "(B)", "(C)", "(D)" 및 "(E)"로 도시되어 있다.
도 9에 도시한 바와 같이, 소자 영역(4)을 소자 분리 영역(3)과의 경계 부분(222) 에서 둥글게 만들어 돌출시키고, 또한 돌출한 소자 영역(4)을 피복하도록 터널 산화막(5)을 통해 부유 게이트(6)을 형성한 도 10a 내지 도 10e에 도시한 메모리 셀에서는, 기록시 FN 전류의 밀도가 도 10f에 도시한 메모리 셀에 비해 높아진다. 또, 곡률 반경 R이 크게 됨에 따라, 기록시에 터널 산화막(5)을 통과하는 FN 전류의 밀도는 조금씩 저하해 가지만 도 10f에 도시한 메모리 셀에 비하면 언제나 높은 상태에 있다. 이와 같이 도 10a 내지 도 10e에 도시한 메모리 셀에서는 기록시에 FN 전류의 밀도가 높아진다고 하는 작용이 있다. 따라서, 기록 특성이 향상되고, 그 결과로서 상기한 바와 같이 기록 속도가 향상되거나, 또는 기록 전압 VPP를 저하시킬 수 있다고 하는 중요한 효과를 얻을 수 있다.
한편, 소거시에는 도 10a 내지 도 10e에 도시한 메모리 셀은 곡률 반경 R이 크게 됨에 따라 FN 전류의 밀도는 도 10f에 도시한 메모리 셀에 비해 서서히 낮아지게 된다. 이것은 상기한 바와 같이, 기록시와는 반대로 소거시에는 평탄 부분(221)에 걸리는 전계 Eflat가 경계 부분(222)에 걸리는 전계 Eedge보다도 크게 되고 FN 전류가 주로 평탄 부분(221)을 통과하기 때문이다.
도 11은 기판과 부유 게이트 사이의 에너지 대역도이다. 도 11은 소거시에 경계 부분(222)에서 발생되는 에너지 대역을 도시하고 있다.
이상의 관점으로부터, 소거 특성의 열화를 억제하면서 효율 좋게 기록 특성을 향상시키기 위한 제1 방안으로서, 소자 영역(4)에 둥글게 한 경계 부분(222)과 함께 평탄 부분(221)을 형성하고, 또한 평탄 부분(221)에 어느 정도의 폭을 갖게 한다. 이 제1 방안을 구체화하기 위해서는, 평탄 부분(221)이 어느 정도의 폭을 갖게 하기 때문에 곡률 반경 R의 상한을 규정하는 것이 좋다. 이하는 곡률 반경 R의 상한 규정의 일례이다.
하나의 메모리 셀의 소자 영역(4)의 폭을 W, 곡률 반경을 R로 했을 때,
[수학식 4]
Figure kpo00010
의 식을 만족시키도록 곡률 반경 R(최소치)을 설정한다. 또, 수학식에서 W는 엄밀하게는 곡률 반경 R의 방향과 거의 동일한 수평 방향에 대한 소자 영역(4)의 부유 게이트(6)와 대향하는 부분의 폭으로 정의되고, 도 10에 도시한 메모리 셀에서는 채널 폭에 상당한다. 수학식 4에 정의된 1/3이라고 하는 값은 경계 부분(222)을 통과하는 FN 전류의 Iedge의 전류량과, 평탄 부분(221)을 통과하는 FN 전류 Iflat의 전하량이 정확하게 역전하는 부근에 대응하고 있다 도 8에는 전류량이 역전했을 때의 곡률 반경 R이 곡률 반경 Rcrit로서 도시되어 있다. 소자 영역(4)의 폭(SDG Width)이 0.2㎛일 때에는 곡률 반경 Rcrit는 65nm 내지 67nm인 부분에 있다. 따라서, 곡률 반경 R이 수학식 4를 만족시키는 범위 내에 있으면 소거 특성의 열화를 억제하면서 효율 좋게 기록 특성을 향상시킬 수 있다. 또한, 도 8에는 소자 영역(4)의 폭(SDG Width)이 0.4㎛와 4㎛일 때의 곡률 반경 Rcrit는 도시되어 있지 않지만 이 곡선으로부터 곡률 반경 R이 소자 영역(4)의 폭의 1/3 정도일 때, FN 전류 Iedge의 전류량과, FN 전류 Iflat의 전류량이 역전한다고 하는 추측이 가능하다.
또한, 소거 특성의 열화를 억제하면서 효율 좋게 기록 특성을 향상시키기 위한 제1 방안으로서, 소거시에 터널 산화막(5)을 통과하는 단위 시간당 전하량을 가능한 한 많게한다. 제2 방안을 구체화하기 위해서는, 터널 산화막(5)을 통과하는 전하의 양(단위 시간당)의 하한을 규정하는 것이 좋다. 이하는 단위 시간당의 통과전하 규정량의 일례이다.
부유 게이트(6)로부터 기판(1)으로 전자를 방출할 때의 전위차(또는 평균 전계)를 같게 하는 것을 조건으로, 터널 산화막(5)을 통과하는 단위 시간당의 전하의 양을 J(R)로 하고, 특히 곡률 반경 R=0일 때(예를 들면 도 10f에 도시한 메모리 셀), 터널 산화막(5)을 통과하는 단위 시간당 전하의 양을 J(R=0)으로 했을 때에,
[수학식 5]
J(R) > 0.5 x J(R=0)
의 식을 만족시키도록 통과 전하의 양을 설정한다. 수학식 5에 도시한 바와 같이, 소거시에 통과 전하의 양이 반감하지 않는 것을 규정함으로써 데이타의 일괄소거 동작에 필요한 합계 시간의 증가는 실용상 문제가 없을 정도로 억제할 수 있다. 이것은, 데이터의 일괄 소거 동작에서, 데이타의 소거 공정만이 아니라 지나친 소거를 방지하기 위해서 소거용으로 선택된 메모리 셀의 데이타를 전부 일정하게 통일하는 데이타의 기록 공정을 포함하는 경우가 있을 수 있기 때문이다. 본 발명에 따른 메모리 셀에서는 상기한 바와 같이 기록 속도를 향상시킬 수 있으므로, 기록 공정에 필요한 시간을 단축할 수 있다. 따라서, 단위 시간당 통과 전하의 양이 수학식 5를 만족시키는 범위 내에 있으면 데이타의 일괄 소거 동작의 시간의 증가는 대부분 실용상, 문제가 없는 정도로 억제할 수 있다.
이상, 곡률 반경 R(최소치)의 상한에 대해 설명하였다. 다음에는 곡률 반경 R의 하한에 대해 설명하기로 한다.
도 9에 도시한 바와 같이 곡률 반경 R이 작아짐에 따라 전계 집중의 정도가 높아져서 상기한 기록 속도의 향상, 또는 기록 전압 VPP를 감소시킬 수 있다고 하는 효과를 현저하게 얻을 수 있다. 그러나, 전계 집중 전도가 지나치게 높아지면 절연 파괴 시간 tBD가 급격하게 악화되고, 실사용에 견딜 수 없는 정도로 메모리 셀의 수명이 짧아지는 것이 예상된다.
이상의 관점으로부터, 기록 특성의 향상을 최대한으로 이끌어내면서 실사용에 견딜 수 있는 수명을 갖는 메모리 셀을 얻는 것이 바람직하다. 이것을 위해서는 곡률 반경 R의 하한을 규정하는 것이 좋다. 이하는 곡률 반경 R이 하한 규정의 일례이다.
우선, 곡률 반경 R의 값을 바꿀 때, 전계 Eedge와 전계 Eflat의 관계를
[수학식 6]
Eedge(R) < 1.5 x Eflat(R)
의 식을 만족시키도록 한다. 수학식 6에 도시한 바와 같이 전계 Eedge를 전계 Eflat의 1.5배 이하로 함으로써 절연 파괴 시간 tBD의 저하를 최저 한도로 중지시킬 수 있다.
또한 수학식 6은 수학식 1에 의해, 하기의 식과 같이 변형될 수 있다.
[수학식 7]
Figure kpo00011
수학식 7에 의하면 기록 특성의 향상을 최대한으로 이끌어내면서 실사용에 견딜 수 있는 수명을 갖는 메모리 셀을 얻기 위한 곡률 반경 R의 하한이 규정된다. 또한, 여기서는 터널 산화막(5)의 막 두께가 경계 부분(222)에서 다소 불균일한 경우라도 수학식 중의 막 두께 t를 소자 영역(4)의 평탄 부분(221) 상에서의 값으로 설정하여도 아무런 지장은 없다.
도 12a, 12b는 메모리 셀의 단면도로서, 도 12a는 곡률 반경 R이 상한일 때의 단면도, 도 12b는 곡률 반경 R이 하한일 때의 단면도이다.
도 12a 및 도 12b에 도시한 메모리 셀의 소자 영역(4)의 폭(채널폭)은 모두 0.21㎛이고, 터널 산화막(5)의 막 두께는 8nm이다. 이와 같은 사이즈의 메모리 셀에서는, 수학식 4로부터 곡률 반경 R의 상한은 70nm(도 12a), 또한 수학식 7로부터 곡률 반경 R의 하한은 6.5nm(도 12b)로 된다. 또, 일반적으로 곡률 반경의 최소치 R은 메모리 셀의 채널 폭이나 터널 산화막(5)의 막 두께에 따라 3nm 내지 100nm의 범위내에서 원하는 기록 특성/ 소거 특성이 얻어지는 상한 규정 및 하한 규정을 만족시키도록 설정되면 좋다. 메모리 셀의 채널 폭이나 터널 산화막(5)의 막 두께 등은, 미세화의 요구를 만족시키는 범위에서 여러가지로 변화된다. 이와 같이 메모리 셀의 채널 폭이나 터널 산화막(5)의 막 두께가 여러가지로 변화되어도 곡률 반경 R이 3nm 내지 100nm의 범위 내로 되는 형상으로 둥글게 함으로써 상기 소자 영역의 상단부의 형상을 미세화의 요구를 만족시키면서 실사용에 견딜 수 있게 할 수 있다.
또한, 곡률 반경 R의 하한은 다음과 같이 규정될 수도 있다. 곡률 반경 R의 값을 바꿀 때, 경계 부분(222)을 통과하는 단위 시간당 전햐량 Qedge(R)와, 평탄 부분(221)을 통과하는 단위 시간당 전하량 Qflat(R)의 관계를
[수학식 8]
Qedge(R) < 105x Qflat(R)
의 수학식 8을 만족시키도록 한다. 이에 따라 절연 파괴 시간 tBD의 저하는 최저 한도로 중지시킬 수 있다.
즉, 도 6은 경계 부분(222)과 평탄 부분(221)의 전류비의 곡률 반경 의존성을 도시한 도면이지만, 단위 시간당의 통과 전하량은 실제로는 전류와 같은 의미이다. 이 도면에 의해 곡률 반경 R이 매우 작아지면 통과 전하량의 비가 105를 초과한다. 이 이상의 비로 되면 경계 부분(222)에 다량의 저류가 흘러, 절연 파괴까지의 시간이 매우 짧아져서 실사용에 견딜 수 없게 된다.
다음에, 본 발명의 제2 실시 형태에 따른 NAND형 EEPROM의 메모리 셀을 설명하기로 한다.
도 13는 본 발명의 제2 실시 형태에 따른 NAND형 EEPROM의 메모리 셀의 단면도이다.
실제의 메모리 셀에서는 경계 부분(222)의 곡률은 일정하지 않고, 왜곡되어 있는 것이 있다. 예를 들면 도 13에 도시한 바와 같이, 평탄 부분(221) 외에 곡률이 작은 경계 부분(222)과 곡률이 큰 경계 부분(222)이 존재하는 것이 있다. 이와 같은 메모리 셀에서, 평탄 부분(221)의 전계를 E0, 경계 부분(2221)의 전계를 E1, 경계 부분(2222)의 전계를 E2로 하면, 이하의 수학식이 성립된다.
[수학식 9]
E1 > E2 > E0
수학식 9에 도시한 바와 같이, 터널 산화막(5) 중에서 전계가 가장 집중하는 부분은 경계 부분(2221)이기 때문에 경계 부분(222)의 곡률 반경 R1을 상기한 실시형태와 같은 범위로 맞추어 두면 경계 부분(222)이 왜곡되어 있어도 문제는 없다. 즉, 복수의 곡률 반경 R1, R2가 존재할 때에는 곡률 반경이 작은 쪽(R1)을 상한 규정 수학식 4 및 하한 규정 수학식 7 등에 규정되는 범위 내에 두면 좋다.
다음에 본 발명의 제3 실시 형태에 따른 NAND형 EEPROM의 메모리 셀을 설명하기로 한다.
도 14는 본 발명의 제3 실시 형태에 따른 NAND형 EEPROM의 메모리 셀의 단면도이다.
상기 제1 및 제2 실시 형태에서는 매립형의 소자 분리 영역(3)과, 이들 소자 분리 영역(3)에 의해 구획되는 소자 영역(4)가의 경계를 경계 부분(222)으로 하고, 이들 경계 부분(222)에 협지된 부부을 평탄 부분(221)이라 정의하였다. 그러나, 전계를 집중시키기 위한 구조는 이와 같은 구조에 한하지 않고 다른 구조로 할 수 있다.
제3 실시 형태에서는 평탄 부분가 전계가 집중되는 곡면 부분을 곡률 반경 R의 크기로 정의한다. 왜나하면 전계를 집중할 수 있는 부분과 그 집중의 정도는 곡률 반경 R의 크기에 따라 정의되기 때문이다.
제3 실시 형태에서는 평탄 부분과 전계가 집중되는 곡면 부분을 다음의 식으로부터 정의한다.
우선, 전계가 집중되는 곡면이 되는 영역은 곡률 반경 R의 값이
[수학식 10]
Figure kpo00012
으로 된다. 또한, 평탄 부분이 되는 영역은 곡률 반경 R의 값이
[수학식 11]
Figure kpo00013
으로 된다. 수학식 10 및 수학식 11에 의한 정의로부터 본 발명은 매립형의 소자 분리를 이용한 셀만이 아니라 LOCOS형의 소자 분리를 이용한 셀 및 소자 영역(4)에 요철이 있는 형상에도 적용가능한 것을 알 수 있다. 이하에서 제3 실시 형태에 따른 2 종류의 메모리 셀에 대해 설명하기로 한다.
도 14는 본 발명의 제3 실시 형태에 따른 NAND형 EEPROM의 제1 메모리 셀의 단면도이다.
도 14에 도시한 바와 같이, 매립형의 소자 분리 영역(3)과, 이들 소자 분리 영역(3)에 의해 구획되는 소자 영역(4)과의 경계를 경계 부분(222)이 존재한다. 그러나, 경계 부분(222)에는 둥글게 된 경계 부분(222) 만이 아니라 평탄 부분(221V)이 존재한다. 또한, 경계 부분들(222)사이에는 평탄 부분(221H)이 존재한다.
도 15는 본 발명의 제3 실시 형태에 따른 NAND형 EEPROM의 제2 메모리 셀의 단면도이다.
도 15에 도시한 바와 같이 LOCOS형의 소자 분리 영역(3')과, 이들 소자 분리 영역(3')에 의해 구획되는 소자 영역(4)과의 경계에는, 둥글게 한 경계 부분(222)은 존재하지 않는다. 그 대신에, 소자 영역(4)은 거의 중심에 돌출 부분(223)이 존재한다. 이 돌출 부분(223)의 코너는 곡률 반경 R의 곡면으로 되어 있다.
도 14 및 도 15에 도시한 바와 같이, 평탄 부분과 전계가 집중되는 곡면 부분은 소자 영역(4)의 곡률의 크기에 따라 서로 구별할 수 있다. 또한, 전계가 집중되는 곡면 부분의 곡률은 상기한 곡률 반경 R로 정의되면 좋다.
다음에, 본 발명을 적용할 수 있는 EEPROM에 대해 설명하기로 한다.
도 16은 NAND형 EEPROM의 메모리 셀 어레이의 회로도이다.
도 16에 도시한 바와 같이, NAND형 EEPROM에서는 비트선 BL과 소스선 VS와의 사이에 비트선측 제어 게이트와 서로 직렬 접속된 메모리 셀군과, 소스선측 선택 게이트가 직렬로 접속된다. 본 발명에 따른 메모리 셀은 상기 제1 내지 제3 실시 형태에 의해 설명한 바와 같이, NAND형 EEPROM에 이용되는 것이 특히 바람직하다. 그러나, 본 발명에 따른 메모리 셀은 NAND형만이 아니라 예를 들면 NOR형, DINOR형, AND형 등에도 이용할 수 있다.
도 17a, 17b는 NOR형 EEPROM의 메모리 셀 어레이의 회로도로서, 도 17a는 선택 게이트가 없는 경우의 회로도이고, 도 17b는 선택 게이트가 있는 경우의 회로도이다.
도 17a에 도시한 바와 같이, NOR형 EEPROM에서는 비트선 BL과 비트선 BL에 직교하는 방향으로 연장되는 소스선 VS와의 사이에 하나의 메모리 셀이 직렬로 접속된다. 또는 도 17b에 도시한 바와 같이 비트선 BL과 비트선 BL에 직교하는 방향으로 연장되는 소스선 VS와의 사이에 비트선측 선택 게이트와, 하나의 메모리 셀이 직렬로 접속된다.
도 18a, 18b는, 다른 NOR형 EEPROM의 메모리 셀 어레이의 회로도이고, 도 18a는 접지 어레이형의 회로도, 도 18b는 상호 접지 어레이형의 회로도이다.
도 18a 및 도 18b에 도시한 NOR형 EEPROM은 접지 어레이형이라 불리우고 있는 것이다. 접지 어레이형 EEPROM에서는 비트선 BL과 비트선 BL에 병행하는 소스선 VS와의 사이에 하나의 메모리 셀이 직렬로 접속된다. 또한, 도 18a에 도시한 접지 어레이형에서는 비트선 BL과 소스선 VS가 각각 고정되지만, 도 18b에 도시한 상호 접지 어레이형 EEPROM에서는 비트선 BL과 소스선 VS를 각각 전환할 수 있도록 되어 있다.
도 19는 DINOR(Divided NOR)형 EEPROM의 메모리 셀 어레이의 회로도이다.
도 19에 도시한 바와 같이 DINOR형 EEPROM에서는 하나의 서브 비트선 BL과 복수의 소스선 VS와의 사시에 메모리 셀이 병렬로 접속된다. 서브 비트선 BL은 비트선측 선택 게이트를 통해 비트선 BL에 접속된다.
도 20은 AND형 EEPROM의 메모리 셀 어레이의 회로도이다.
도 20에 도시한 바와 같이, AND형 EEPROM에서는 비트선 BL과 소스선 VS와의 사이에 비트선측 선택 게이트와 서로 병렬 접속된 메모리 셀군과 소스선측 선택 게이트가 직렬로 접속된다.
본 발명에 따른 메모리 셀은 도 16에 도시한 NAND형에 한하지 않고 도 17 내지 도 20에 도시한 NOR형, 접지 어레이형, DINOR형, AND형에도 사용할 수 있다.
또한, NOR형, 접지 어레이형, DINOR형, AND형에서는 기록시, 기판 열 전자를 이용할 때가 있다. 이와 같은 기판 열 전자 방식에 의한 기록에서도 경계 부분(222)에서는 보다 강한 전계가 발생되므로, FN 전류 방식에 의한 기록과 마찬가지로 기록 속도의 향상을 기대할 수 있다.
그 다음으로, 본 발명의 제5 실시 형태에 따른 NAND형 EEPROM의 제조 방법을 설명하기로 한다.
도 21은 본 발명의 제4 실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 평면도, 도 22 내지 도 33은 도 21에 도시한 22-22선을 따르는 단면을 주요 제조 공정 순으로 도시한 단면도이다.
우선, 도 22에 도시한 바와 같이, P형의 실리콘 기판(1)의 표면을 산화시키고, 희생 산화막(SiO2: 21)을 형성한다. 계속해서, 희생 산화막(21) 상에 질화 실리콘(Si3N4)을 퇴적하고, 실리콘 질화막(23)을 형성한다. 계속해서, 질화막(23)상에 포토레지스트를 도포한다. 계속해서, 도포된 포토레지스트를 노광/ 현상하고 장래, 트랜지스터가 형성되는 소자 영역을 피복하는 포토레지스트 패턴(25)을 형성한다.
계속해서, 도 23에 도시한 바와 같이, 포토레지스트 패턴(25)을 마스크로서 이용하여 질화막(23), 희생 산화막(21)을 순차 에칭하고, 또한 노출된 기판(1)을 에칭하고, 트렌치(2)를 기판(1)에 형성한다. 다음에, 포토레지스트 패턴(25)을 박리한다.
이어서, 도 24에 도시한 바와 같이, 트렌치(2)의 내벽 표면을 산화한다. 이산화는 희생 산화막(21)과 트렌치(2)의 측벽이 서로 접하는 경계 부분(222)을 둥글게 하기 위해 행한다. 이 산화는, 예를 들면 산화 온도를 1000℃ 이상으로 한, 일반적으로 고온 산화라고 불리우는 공정을 이용함과 동시에 산화 분위기를 희석 분위기로 하면 좋다. 희석 분위기란 산소(O2) 농도가 비교적 옅은 것을 말한다. 이에 따라 트렌치(2)의 내벽 표면이 고온에서 서서히 산화되어, 경계 부분(222)을 둥글게 하기 쉽다. 또한 도면 중, 참조 부호 31은 산화에 의해 형성된 실리콘 산화막(SiO2)을 도시하고 있다.
계속해서, 도 25에 도시한 바와 같이 기판(1)의 상측에 이산화 실리콘(SiO2)을 퇴적하고, 실리콘 산화막(33)을 형성한다. 이 공정에 의해 트렌치(2)는 산화막(33)으로 매립된다.
이어서, 도 26에 도시한 바와 같이 산화막(33)을 폴리싱(또는 에치백)하고, 산화막(33)의 표면을 평탄하게 한다. 산화막(33)은 에를 들면 질화막(23)의 표면이 노출될 때까지 폴리싱되고, 트렌치(2)의 내부를 매립하는 형상으로 된다. 이하, 트렌치(2)의 내부를 매립하는 형상의 산화막(33)은 도 2 등에 대응시켜서 소자 분리 영역(3)으로 도시한다.
이어서, 도 27에 도시한 바와 같이 우선, 질화막(23)을 제거한다. 질화막(23)은 등방성 에칭에 의해 제거된다. 이 등방성 에칭에는 질화 실리콘의 에칭 속도가 이산화 실리콘의 에칭 속도보다도 빠른 에칭제가 이용된다. 또, 질화막(23)은 예를 들면 RIE법 등의 이방성 에칭에 의해 제거되어도 좋다. 이어서, 희생 산화막(21)을 제거한다. 희생 산화막(21)은, 도 24를 참조한 공정에 의해 얻은 경계 부분(222)의 둥근 형상을 파괴시키지 않기 위해 에칭으로 제거한다. 이 등방성 에칭에는 이산화 실리콘의 에칭 속도가 실리콘의 에칭 속도보다도 빠른 에칭제가 이용된다. 이에 따라 기판(1)의 표면이 노출된 소자 영역(4)과 기판(1)의 표면이 산화막(33)으로 커버된 소자 분리 영역(3)이 완성된다.
이어서, 도 28에 도시한 바와 같이 노출된 기판(1)의 표면(소자 영역 : 4)을 산화시켜, 선택 게이트를 구성하는 트랜지스터(및 도시하지 않는 주변 회로를 구성하는 트랜지스터)의 게이트 산화막으로서 적절한 막 두께를 갖는 게이트 산화막(SiO2: 35)을 형성한다.
이어서, 도 29에 도시한 바와 같이 기판(1)의 상측에 포토레지스트를 도포한다. 계속해서 도포된 포토레지스트를 노광/ 현상하고, 선택 게이트(및 도시하지 않는 주변 회로)가 형성되는 영역을 피복하는 포토레지스트 패턴(37)을 형성한다. 계속해서 포토레지스트 패턴(37)을 마스크로 이용하여 게이트 산화막(35)을 제거하고, 메모리 셀이 형성되는 영역에서 기판(1)의 표면을 노광시킨다. 게이트 산화막(35)은 도 27을 참조한 공정과 마찬가지로, 도 24를 참조한 공정에 의해 얻은 경계 부분(222)의 둥근 형상을 파괴시키지 않기 위해 등방성 에칭으로 제거된다. 이 등방성 에칭에는 이사화 실리콘의 에칭 속도가 실리콘의 에칭 속도보다도 빠른 에칭제를 이용하면 좋다. 또한, 이 공정에서는 소자 분리 영역(3)을 구성하는 이산화 실리콘의 표면 부분의 일부를 에칭한다. 그리고, 기판(1)의 표면을 소자 분리 영역(3)의 표면으로부터 돌출시킨다. 특히, 둥근 형상을 갖는 경계 부분(222)이 소자 분리 영역(3)으로부터 노출되도록 돌출시킨다. 또한, 소자 분리 영역(3)은 모두 제거하지 않고 장래 메모리 셀끼리를 절연하기 위해 필요한 부분은 트렌치(2)의 내부에 남긴다.
계속해서, 도 30에 도시한 바와 같이 노출된 기판(1)의 표면(소자 영역 : 4)을 산화시키고, 메모리 셀을 구성하는 트랜지스터(및 도시하지 않는 주변 회로를 구성하는 트랜지스터의 터널 산화막으로서 적절한 막 두께를 갖는 터널 산화막(SiO2: 5)을 형성한다. 터널 산화막(5)은 데이타의 기록/ 소거시, 터널 전류가 통과하는 절연막으로 된다. 예를 들면 이 실시 형태에서는 터널 산화막(5)을 기판(1)의 표면에 따라서 게이트 산화막(35)보다도 얇게 형성하고, 그 막 두께를 전하의 통과를 가능하게 하는 값으로 설정한다. 전하의 통과를 가능하게 하는 막 두께는 일정하지는 않고 알 고 있는 바와 같이 전계가 걸리는 쪽에 따라 변화한다.
계속해서, 도 31에 도시한 바와 같이 기판(1)의 상측에 실리콘을 퇴적하고, 제1층 폴리실리콘막(41)을 형성한다. 이어서, 폴리실리콘막(41)에 불순물을 주입하고, 실리콘에 도전성을 갖게 한다. 이 불순물의 주입은 필요에 따라 행해진다. 예를 들면 실리콘이 불순물이 함유되면서 퇴적되도록 하면 불순물의 주입은 필요없다.
다음에, 도 32에 도시한 바와 같이 폴리실리콘막(41) 상에 포토레지스트를 도포하고 도포된 포토레지스트를 노광/ 현상하고, 도시하지 않은 포토레지스트 패턴을 형성한다. 도시하지 않은 포토레지스트 패턴에는, 장래 제어 게이트(워드선)을 따라 인접하는 메모리 셀끼지 부유 게이트를 분리하기 위한 슬릿에 대응한 개공이 설치되어 있다. 이어서 도시하지 않은 포토레지스트 패턴을 마스크로서 이용하여 폴리실리콘막(41)을 에칭하고, 상기 제어 게이트를 따라 인접하는 메모리 셀끼리 부유 게이트를 분리하기 위한 슬릿(43)을 폴리실리콘(41)에 형성한다.
이어서, 도 33에 도시한 바와 같이 폴리실리콘막(41) 상에 이산화 실리콘(SiO2), 질화 실리콘(Si3N4), 이산화 실리콘(SiO2)을 순차 퇴적하고, 이산화 실리콘/ 질화 실리콘/ 이산화 실리콘으로 이루어지는 적층 절연막(7)을 형성한다. 이 종류의 적층 절연막(7)은 일반적으로 ONO막(7)이라 불리우므로, 이하, 적층 절연막(7)을 ONO 절연막(7)이라 칭한다. ONO 절연막(7)은 장래, 제어 게이트와 부유 게이트끼리를 절연하면서 제어 게이트를 부유 게이트를 통해 기판(1)과 용량 결합시키는 막으로 된다. 이어서 ONO 절연막(7) 상에 실리콘을 퇴적하고 제2층 폴리실리콘막(47)을 형성한다. 계속히셔 폴리실리콘막(47)에 불순물을 주입하고, 실리콘에 도전성을 갖게 한다. 이 불순물의 주입은 필요에 따라 행해진다. 예를 들면 실리콘이, 불순물이 함유되면서 퇴적되도록 하면 불순물의 주입은 필요없다. 계속해서 폴리실리콘막(47) 상에 포토레지스트를 도포하고, 도포된 포토레지스트를 노광/현상하고, 도시하지 않은 포토레지스트 패턴을 형성한다. 도시하지 않은 포토레지스트 패턴은 제어 게이트 및 선택 게이트 패턴에 대응한 형태를 갖고 있다. 계속해서, 도시하지 않은 포토레지스트 패턴을 마스크로서 이용하여 제2층 폴리실리콘막(47), ONO막(7), 제1층 폴리실리콘막(41)을 순차 에칭하고, 도 21에 도시한 바와 같은 평면 패턴을 갖는 비트선측(드레인측) 선택 게이트(SG1), 소스측 선택 게이트(SG2), 제어 게이트 (CG1 내지 CG8: 8), 부유 게이트(6)를 형성한다. 또한, 본 실시 형태의 선택 게이트는 일반적으로 적층형 선택 게이트라 불리우는 형상을 지니고 있다. 선택 게이트를 구성하는 제1층 폴리실리콘막(41), 제2층 폴리실리콘막(47)은, 도시하지 않은 영역에서 서로 전기적으로 접속되고 서로 동전위로 된다.
다음에, 본 발명의 제5 실시 형태에 따른 NAND형 EEPROM의 제조 방법을 설명한다.
이 제5 실시 형태에 따른 제조 방법은 경계 부분(222)을 둥글게 한 다른 예에 관한 것이다. 따라서, 제4 실시 형태에 따른 제조 방법과 특히 다른 공정만을 도면을 참조하여 설명하기로 한다.
도 34 내지 도 36은 주요 제조 공정의 순서로 도시한 단면도이다. 또한, 도 34 내지 도 36은 도 21에 도시한 22-22선을 따르는 단면이다.
우선, 도 22 및 도 23에 도시한 제조 방법에 따라서 트렌치(2)를 기판(1)에 형성한다.
이어서 도 34에 도시한 바와 같이, 희생 산화막(21)을 에칭한다. 이 에칭은 등방성으로 행하고, 희생 산화막(21)을 트렌치(2)의 측벽으로부터 후퇴시킨다. 이 등에는 이산화 실리콘의 에칭 속도가 실리콘의 에칭 속도보다도 빠른 에칭제가 이용된다.
계속해서 도 35에 도시한 바와 같이, 실리콘의 평활화 에칭을 행한다. 경계 부분(222)은 이 평활화 에칭에 의해 완만하게 둥글게 된다. 경계 부분(222)의 둥글게 한 양, 즉, 곡률 반경 R의 크기는 평활화 에칭의 양에 의해 조절할 수 있다. 여기서, 평활화 에칭이란 실리콘의 각을 형성하는 에칭으로서, 예를 들면 등방성 에칭이 이용된다.
계속해서 도 36에 도시한 바와 같이, 트렌치(2)의 내벽 표면을 산화한다. 이 산화는 예를 들면 산화 온도를 1000℃ 이상으로 한 일반적으로 고온 산화라고 불리우는 공정을 이용함과 함께 산화 분위기를 희석 분위기로 하면 좋다. 이어서 기판(1)의 상측에 이산화 실리콘(SiO2)을 퇴적하고 실리콘 산화막(33)을 형성하고 트렌치(2)을 산화막(33)으로 매립한다.
그런 다음 도 26 내지 도 33에 도시한 제조 방법에 따라 도 21에 도시한 바와 같은 평면 패턴을 갖는 NAND형 EEPROM을 형성한다.
도 37은 본 발명의 실시 형태에 따른 메모리 셀을 분해하여 도시한 투시도이다.
도 37에 도시한 바와 같이, 상기 제1 내지 제5 실시 형태에 따라 설명한 메모리 셀은 실리콘 기판(1)의 표면에 구획되어 있는 소자 영역(4)이 소자 분리 영역(3)으로부터 돌출되어 있다. 또한, 돌출된 소자 영역(4)과 소자 분리 영역(3)과의 경계에 따른 경계 부분(222)에는 터널 산화막(5)이 절연 파괴되지 않는 범위로 터널 전류가 집중하도록 둥글게 되어 곡면으로 되어 있다. 또한, 소거 특성을 열화시키지 않기 위해서 경계 부분(222)의 사이에는 평탄 부분(221)이 설치되고 곡면과 곡면을 평면으로 연결한다. 그리고, 소자 영역(4)의 표면을 곡면과 평면으로 구성되도록 한다. 터널 산화막(5)은, 곡면과 평면으로 구성되는 소자 영역(4)의 표면을 따라 형성되어 있다. 부유 게이트(6)는 터널 산화막(5)을 통해 곡면과 평면으로 구성되는 소자 영역(4)의 표면에 대향하도록 형성되어 있다. ONO막(7) 및 제어 게이트(8)는 차례대로 부유 게이트(6)의 표면을 피복하도록 형성되어 있다.
이와 같은 구성을 갖는 상기 제1 내지 제5 실시 형태에 따라 설명한 메모리 셀에 의하면 터널 산화막(5)을 곡면과 평면으로 구성되는 소자 영역(4)의 표면을 따라 형성하고, 부유 게이트(6)를 터널 산화막(5)을 통해 곡면과 평면으로 구서오디는 소자 영역(4)의 표면에 대향시킴으로써 터널 전류를 터널 산화막(5) 중에 편재하여 흘릴 수 있다.
우선, 기판(1) 측으로부터 부유 게이트(6)로 전자를 주입할 때에는, 터널 전류가 주로 터널 산화막(5)의 곡면 부분에 대향한 부분을 통해 흘러, 터널 전류가 곡면 부분에 집중된다. 터널 전류가 집중하는 곡면 부분에서는 제어 게이트(8)와 기판(1)사이에 인가되는 기록 전압 VPP를 도 38에 도시한 바와 같은 종래의 메모리 셀과 동등하게 했을 때, 종래의 메모리 셀 이상으로 강한 터널 전류가 흐른다. 강한 터널 전류가 흐름으로써 기록 속도를 향상시킬 수 있다. 또한, 기록 속도를 종래의 메모리 셀과 동등하게 했을 때에는 종래의 메모리 셀 이상으로 기록 전압을 저하시킬 수 있다.
또한, 부유 게이트(6)로부터 기판(1) 측으로 전자를 방출할 때에는 터널 전류가 주로 터널 산화막(5)의 평면 부분에 대향한 부분을 통해 흐른다. 이 때문에 소자 영역(4)에 곡면 부분 이외의 평면 부분을 상기한 바와 같이 어느 정도 설치해 둠으로써 소거 특성의 열화를 억제할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 제어 게이트와 기판 사이에 인가되는 기록 전압을 종래의 메모리 셀에서와 동등하게 했을 때에는 종래의 메모리 셀 이상으로 기록 속도가 향상되거나 기록 속도를 종래의 메모리 셀과 동등하게 했을 때에는 종래의 메모리 셀 이상으로 기록 전압을 저하시킬 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (16)

  1. 불휘발성 반도체 기억 장치에 있어서,
    반도체 기판과, 상기 기판에 설치된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역 상에 터널 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 분리 영역에 용량 결합되는 제어 게이트를 포함하는 전기적으로 정보의 재기록이 가능한 메모리 셀을 복수 배열하여 이루어지는 메모리 셀 어레이를 포함하며,
    상기 소자 영역은 그 중 적어도 일부가 상기 부유 게이트에 대해 실질적으로 곡률을 갖고 대향하는 볼록 형상의 곡면 부분과, 실질적으로 평탄하게 대향하는 평탄부분을 가지면서, 상기 부유 게이트를 향해 돌출한 형상을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 소자 분리 영역은 상기 반도체 기판에 설치된 트렌치에 매립 형성됨과 함께, 그 상측에서 상기 부유 게이트는 그 단부가 상기 트렌치 내에 매립되어 최하면을 형성하고 있으며, 상기 소자 영역의 전 표면이 상기 부유 게이트의 최하면을 넘어서 돌출한 형상을 갖고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 소자 영역에서의 볼록 형상의 곡면 부분의 곡률 반경의 최소치를 R, 상기 터널 절연막의 막 두께를 t로 했을 때 상기 최소치 R과 상기 막 두께 t와의 사이에서
    Figure kpo00014
    의 관계를 만족시키도록 상기 곡률 반경의 최소치 R이 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 소자 영역에서의 볼록 형상의 곡면 부분의 곡률 반경의 최소치를 R, 이 최소치 R의 방향과 거의 동일한 수평 방향에 대해 상기 소자 영역의 상기 부유 게이트와 대향하는 부분의 폭을 W로 했을 때에, 상기 최소치 R과 상기 폭 W와의 사이에서
    Figure kpo00015
    의 관계를 만족시키는 형상을 상기 소자 영역이 갖고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리 셀은 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 반도체 기판과, 상기 기판에 설치된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역 상에 터널 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 분리 영역에 용량 결합되는 제어 게이트를 포함하는 전기적으로 정보의 재기록이 가능한 메모리 셀을 복수 배열하여 이루어지는 메모리 셀 어레이를 포함하며, 데이타의 기록 및 소거시에 인가되는 바이어스에 의해 상기 터널 절연막을 통과하는 전자의 방향이 쌍방향으로 변화하는 불휘발성 반도체 기억 장치에 있어서,
    상기 소자 영역은 그 중 적어도 일부가 상기 부유 게이트에 대해 실질적으로 곡률을 갖고 대향하는 볼록 형상의 곡면 부분과 실질적으로 평탄하게 대향하는 평탄 부분을 가지면서, 상기 부유 게이트를 향해 돌출된 형상을 가지며, 데이타 기록을 할 때 상기 소자 영역의 곡면 부분을 통해 발생되는 전계의 최대치를 Eedge(R), 상기 소자 영역의 평탄 부분을 통해 발생되는 전계를 Eflat(R)로 했을 때,
    Eedge(R) < 1.5 x Eflat(R)
    의 관계를 만족시키는 전계를 상기 부유 게이트와 상기 기판 사이에 발생시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 기판측으로 부터 상기 부유 게이트를 향해 상기 터널 절연막 내를 전하가 통과할 때에 상기 곡면 부분을 통해 상기 터널 절연막을 통과하는 단위 시간당 전하량을 Qedge(R), 상기 평탄 부분을 통해 상기 터널 절연막을 통과하는 단위 시간당 전하량을 Qflat(R)로 했을 때
    Qedge(R) < 105x Qflat(R)
    의 관계를 만족시키는 전하를 상기 터널 절연막 중에 통과시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 부유 게이트로부터 상기 기판측을 향해 상기 터널 절연막 내를 전하가 통과할 때, 상기 곡면 부분 및 평탄 부분을 갖는 소자 영역상에 형성된 터널 절연막 전체의 평균 전류 밀도 J(R)과, 상기 평탄 부분만을 갖는 소자 영역 상에 형성된 터널 절연막 전체의 전류 밀도 J(R=0)와의 사이에서는, 상기 부유 게이트와 상기 기판 사이의 전위차를 서로 동일하게 설정한 조건 하에서
    J(R)) > 0.5 x J(R=0)
    의 관계를 만족시키도록 상기 터널 절연막 중에 전하를 통과시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 메모리 셀은 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 불휘발성 반도체 기억 장치에 있어서,
    반도체 기판과, 상기 기판에 설치된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역 상에 터널 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 영역에 용량 결합되는 제어 게이트를 포함하는 전기적으로 정보의 재기록이 가능한 메모리 셀을 복수 배열하여 이루어지는 메모리 셀 어레이를 포함하며,
    상기 부유 게이트에 대한 상기 소자 영역의 대향면이 평탄 부분과 볼록 형상의 곡면 부분을 갖고, 곡률 반경이 R ≥(W/3)으로 되는 부분을 상기 평탄 부분, 곡률 반경이 R < (W/3)으로 되는 부분을 상기 곡면 부분이라고 정의했을 때에 {단, 여기서 W는 R의 방향과 거의 동일한 수평 방향에 대해 상기 소자 영역의 상기 부유 게이트와 대향하는 부분의 폭을 나타냄}, 곡면 부분의 곡률 반경의 최소치 R과, 상기 터널 절연막의 막 두께 t와의 사이에서,
    Figure kpo00016
    의 관계를 만족시키도록, 상기 소자 영역에서의 곡면 부분의 곡률 반경의 최소치 R이 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 메모리 셀은 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 반도체 기판과, 상기 기판에 설치된 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 메모리 셀을 형성하기 위한 소자 영역과, 상기 소자 영역 상에 터널 절연막을 통해 형성된 부유 게이트와, 상기 부유 게이트 및 상기 터널 절연막을 통해 상기 소자 영역에 용량 결합되는 제어 게이트를 포함하는 전기적으로 정보의 재기록이 가능한 메모리 셀을 복수 배열하여 이루어지는 메모리 셀 어레이를 포함하며, 데이타의 기록 및 소거시에 인가하는 바이어스에 의해 상기 터널 절연막을 통과하는 전자의 방향이 양방향으로 변화하는 불휘발성 반도체 기억 장치에 있어서,
    상기 부유 게이트에 대한 상기 소자 영역의 대향면이 평탄 부분과 볼록 형상의 곡면 부분을 갖고 있으며, 곡률 반경이 R ≥(W/3)으로 되는 부분을 상기 평탄 부분, 곡률 반경이 R < (W/3)으로 되는 부분을 상기 곡면 부분이라고 정의한 다음에 {단, 여기서 W는 R방향과 거의 동일한 수평 방향에 대해 상기 소자 영역의 상기 부유 게이트와 대향하는 부분의 폭을 나타냄}, 데이타의 기록시에 상기 소자 영역의 곡면 부분을 통해 발생되는 전계의 최대치를 Eedge(R), 상기 소자 영역의 평탄 부분을 통해 발생되는 전계를 Eflat(R)로 했을 때,
    Eedge(R) < 1.5 x Eflat(R)
    의 관계를 만족시키는 전계를 상기 부유 게이트와 상기 기판 사이에 발생시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 기판으로 부터 상기 부유 게이트를 향해 상기 터널 절연막 내를 전하가 통과할 때, 상기 곡면 부분을 통해 상기 터널 절연막을 통과하는 단위 시간당 전하량을 Qedge(R), 상기 평탄 부분을 통해 상기 터널 절연막을 통과하는 단위 시간당 전하량을 Qflat(R)로 했을 때,
    Qedge(R) < 105x Qflat(R)
    의 관계를 만족시키는 전하를 상기 터널 절연막 중에 통과시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 부유 게이트로부터 상기 기판측을 향해 상기 터널 절연막 내를 전하가 통과할 때, 상기 곡면 부분 및 평탄 부분을 갖는 소자 영역 상에 형성된 상기 터널 절연막 전체의 평균 전류 밀도 J(R), 상기 평탄 부분만을 갖는 소자 영역 상에 형성된 터널 절연막 전체의 전류 밀도를 J(R=0)으로 했을 때,
    J(R)) > 0.5 x J(R=0)
    의 관계를 만족시키는 전류 밀도를 상기 터널 절연막 중에 발생시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제12항에 있어서,
    상기 메모리 셀은 NAND형, NOR형, DINOR형, AND형 중 어느 하나에 이용되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제12항에 있어서,
    상기 소자 영역의 상단부는 곡률 반경의 최소치 R이 3nm 내지 100nm의 범위 내가 되도록 한 형상으로 둥글게 되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731069B1 (ko) 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법
KR101148177B1 (ko) 2004-07-07 2012-05-24 르네사스 일렉트로닉스 가부시키가이샤 불휘발성 반도체 기억장치의 제조방법 및 불휘발성 반도체기억장치

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3424898B2 (ja) * 1997-09-17 2003-07-07 松下電器産業株式会社 不揮発性半導体記憶装置の書き換え方法
US6266280B1 (en) * 1998-06-30 2001-07-24 Hyundai Electronics Industries Co., Ltd. Method of programming nonvolatile semiconductor device at low power
JP3725708B2 (ja) 1998-09-29 2005-12-14 株式会社東芝 半導体装置
JP4105353B2 (ja) * 1999-07-26 2008-06-25 財団法人国際科学振興財団 半導体装置
US6198658B1 (en) * 1999-10-08 2001-03-06 Hyundai Electronics America, Inc. High density flash memory architecture with columnar substrate coding
US6376877B1 (en) * 2000-02-24 2002-04-23 Advanced Micro Devices, Inc. Double self-aligning shallow trench isolation semiconductor and manufacturing method therefor
JP4592193B2 (ja) * 2001-02-06 2010-12-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6369422B1 (en) 2001-05-01 2002-04-09 Atmel Corporation Eeprom cell with asymmetric thin window
JP2003068894A (ja) * 2001-08-29 2003-03-07 Sharp Corp 半導体記憶装置およびその形成方法
KR100475081B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 Sonos형 eeprom 및 그 제조방법
CN100438045C (zh) * 2003-01-22 2008-11-26 Nxp股份有限公司 制造半导体器件阵列的方法
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
DE10320874B4 (de) * 2003-05-09 2014-01-09 Qimonda Ag Integrierter Halbleiterspeicher mit einem Transistor verringerter Gate-Oxiddicke
JP3845073B2 (ja) 2003-05-27 2006-11-15 株式会社東芝 半導体装置
KR100843244B1 (ko) 2007-04-19 2008-07-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7812375B2 (en) 2003-05-28 2010-10-12 Samsung Electronics Co., Ltd. Non-volatile memory device and method of fabricating the same
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
DE10333549B3 (de) * 2003-07-23 2005-01-13 Infineon Technologies Ag Charge-Trapping-Speicherzelle
TWI253746B (en) * 2003-10-24 2006-04-21 Fujitsu Ltd Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same
JP2007517386A (ja) * 2003-12-19 2007-06-28 インフィネオン テクノロジーズ アクチエンゲゼルシャフト ブリッジ電界効果トランジスタメモリセル、上記セルを備えるデバイス、および、ブリッジ電界効果トランジスタメモリセルの製造方法
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
KR100520846B1 (ko) * 2004-05-11 2005-10-12 삼성전자주식회사 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
TWI246166B (en) * 2004-07-08 2005-12-21 Powerchip Semiconductor Corp Flash memory cell and fabricating method thereof
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7250651B2 (en) * 2004-08-19 2007-07-31 Infineon Technologies Ag Semiconductor memory device comprising memory cells with floating gate electrode and method of production
US7233201B2 (en) * 2004-08-31 2007-06-19 Micron Technology, Inc. Single-ended pseudo-differential output driver
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
KR100645053B1 (ko) 2004-12-28 2006-11-10 삼성전자주식회사 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
TWI259585B (en) * 2005-03-21 2006-08-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007027502A (ja) * 2005-07-19 2007-02-01 Renesas Technology Corp 半導体装置
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7560335B2 (en) * 2005-08-30 2009-07-14 Micron Technology, Inc. Memory device transistors
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
JP2007115773A (ja) * 2005-10-18 2007-05-10 Nec Electronics Corp 半導体記憶装置およびその製造方法
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
JP2007251132A (ja) * 2006-02-16 2007-09-27 Toshiba Corp Ｍｏｎｏｓ型不揮発性メモリセル、不揮発性メモリおよびその製造方法
JP4817984B2 (ja) * 2006-06-20 2011-11-16 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100764745B1 (ko) 2006-08-31 2007-10-08 삼성전자주식회사 반원통형 활성영역을 갖는 반도체 장치 및 그 제조 방법
JP2008071827A (ja) * 2006-09-12 2008-03-27 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
KR100810414B1 (ko) * 2006-10-31 2008-03-04 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
US7851848B2 (en) 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
US8642441B1 (en) * 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US20080197402A1 (en) * 2007-02-16 2008-08-21 Samsung Electronics Co., Ltd. Methods of Forming Nonvolatile Memory Devices and Memory Devices Formed Thereby
US7968407B2 (en) 2007-06-14 2011-06-28 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor memory devices
KR100869232B1 (ko) * 2007-06-14 2008-11-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
JP2009016615A (ja) * 2007-07-05 2009-01-22 Toshiba Corp 半導体記憶装置
JP2009049287A (ja) 2007-08-22 2009-03-05 Funai Electric Advanced Applied Technology Research Institute Inc スイッチング素子、スイッチング素子の製造方法及びメモリ素子アレイ
KR20090047774A (ko) * 2007-11-08 2009-05-13 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
EP2070533B1 (en) * 2007-12-11 2014-05-07 Apoteknos Para La Piel, s.l. Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis
JP2008193107A (ja) * 2008-02-18 2008-08-21 Toshiba Corp 半導体装置の製造方法
KR20090091560A (ko) * 2008-02-25 2009-08-28 삼성전자주식회사 플래쉬 메모리 소자 및 그 제조방법
JP5491705B2 (ja) * 2008-05-22 2014-05-14 株式会社東芝 半導体装置
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
KR20100081633A (ko) 2009-01-06 2010-07-15 삼성전자주식회사 비휘발성 메모리 소자 및 그의 제조방법
US20120286344A1 (en) * 2011-05-12 2012-11-15 Lee Changhyun Non-volatile memory devices and methods of forming the same
JP5624567B2 (ja) * 2012-02-03 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59155172A (ja) * 1983-02-24 1984-09-04 Toshiba Corp 不揮発性半導体記憶装置
US5379253A (en) * 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
JPH0878542A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 不揮発性半導体装置
JPH0888285A (ja) * 1994-09-17 1996-04-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101148177B1 (ko) 2004-07-07 2012-05-24 르네사스 일렉트로닉스 가부시키가이샤 불휘발성 반도체 기억장치의 제조방법 및 불휘발성 반도체기억장치
KR100731069B1 (ko) 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법

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