JP3710880B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3710880B2 JP3710880B2 JP17041196A JP17041196A JP3710880B2 JP 3710880 B2 JP3710880 B2 JP 3710880B2 JP 17041196 A JP17041196 A JP 17041196A JP 17041196 A JP17041196 A JP 17041196A JP 3710880 B2 JP3710880 B2 JP 3710880B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- curvature
- floating gate
- element region
- radius
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 67
- 238000002955 isolation Methods 0.000 claims description 36
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 claims description 7
- 230000005684 electric field Effects 0.000 description 66
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 42
- 238000010586 diagram Methods 0.000 description 38
- 238000005530 etching Methods 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 22
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 16
- 239000000377 silicon dioxide Substances 0.000 description 16
- 230000014509 gene expression Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 230000006866 deterioration Effects 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000009499 grossing Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000033228 biological regulation Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、電気的にデータの書き込み／消去が行なわれる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図３８は、従来の不揮発性半導体記憶装置のメモリセルの断面図である。
【０００３】
図３８に示すように、Ｐ型のシリコン基板１０１の所定領域にＬＯＣＯＳ素子分離１０３が形成され、ＬＯＣＯＳ素子分離１０３間に存在する基板１０１の部分が、素子領域１０４を構成している。素子領域１０４上には、トンネル酸化膜１０５が形成されている。トンネル酸化膜１０５上には浮遊ゲート１０６が形成されている。浮遊ゲート１０６上には二酸化シリコン／窒化シリコン／二酸化シリコンの三層からなるＯＮＯ絶縁膜１０７が形成されている。ＯＮＯ絶縁膜１０７上には制御ゲート１０８が形成されている。
【０００４】
次に、図３８に示すメモリセルへのデータ書き込み／データ消去の動作を、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり、説明する。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込み／データ消去の双方にFowler-Nordheim （ＦＮ）電流を使用する。
【０００６】
まず、データ書き込みに際しては、書き込み選択された制御ゲートにＶＰＰ電位、非選択の制御ゲート、および選択ゲートにＶｍ電位をそれぞれ与え、ソース領域、基板１０１を接地する。ドレイン領域の電位は、書き込みデータのレベル“１”、“０”に応じて正の電位、または接地のいずれかに変化させる。
【０００７】
ドレイン領域が接地されたときには、浮遊ゲート６側が正バイアスとなる電位がかかって、トンネル酸化膜１０５にＦＮ電流が流れ、電子が基板１０１側から浮遊ゲート１０５に注入される。
【０００８】
また、データ消去に際しては、消去選択されている全ての制御ゲート、選択ゲート、ドレイン領域、ソース領域をそれぞれ接地し、基板１０１にＶＥＥ電位を与える。
【０００９】
このような電位状態により、基板１０１側が正バイアスとなる電位がかかって、トンネル酸化膜１０５にＦＮ電流が流れ、電子が浮遊ゲート１０６から基板１に放出される。
【００１０】
【発明が解決しようとする課題】
従来のメモリセルでは、制御ゲート１０８〜基板１０１間に印加される電圧によって生ずる浮遊ゲート１０６〜基板１０１間の電界によって、トンネル酸化膜１０５を通過するＦＮ電流の量が決まっていた。このため、例えば書き込み速度を向上させようとすれば、制御ゲート１０８〜基板１０１間に印加する書き込み電圧ＶＰＰを上げ、浮遊ゲート１０６〜基板１０１間の電界をより強くする必要があった。しかしながら、書き込み電圧ＶＰＰを上げると、周辺トランジスタの、特にゲート酸化膜を厚くする必要があり、ＥＥＰＲＯＭの全体的なシュリンクが困難になる。また、書き込み電圧ＶＰＰが高すぎると、ＥＥＰＲＯＭの内部で発生させることが困難となる。
【００１１】
この発明は、上記の事情に鑑み為されたもので、その目的は、制御ゲート〜基板間に印加される書き込み電圧を、従来のメモリセルと同等としたとき、従来のメモリセル以上に書き込み速度が向上する、および書き込み速度を、従来のメモリセルと同等としたとき、書き込み電圧を低下できる不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明の一態様に係る発明では、半導体基板と、前記基板に設けられた素子分離領域と、前記素子分離領域により分離されたメモリセルを形成するための素子領域と、前記素子領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子領域に容量結合される制御ゲートとを含む、電気的に情報の書き替えが可能なメモリセルを複数配列してなるメモリセルアレイを具備する。そして、前記素子領域は、前記浮遊ゲートに対し、曲率を持って対向する一対の凸状の曲面部分と、平坦に対向する平坦部分とを有しながら、前記浮遊ゲートに向かって突出した形状を有し、前記素子領域における一対の凸状の曲面部分の曲率半径の最小値をＲ、前記トンネル絶縁膜の膜厚をｔとしたときに、前記最小値Ｒと前記膜厚ｔとの間で、
【数５】
の関係を満足するように、前記曲率半径の最小値Ｒが設定され、かつ、前記素子領域のチャネル幅をＷとしたときに、前記最小値Ｒと前記チャネル幅Ｗとの間に、
【数６】
の関係を満足する形状を、前記素子領域が有していることを特徴とする。
【００１３】
このような一態様に係る発明であると、トンネル絶縁膜が、データ書き込み時、電界集中の生じる一対の凸状の曲面部分を有することで、この部分において、トンネル電流の密度が上がる。この構成により、制御ゲート〜基板間に印加される書き込み電圧を、従来のメモリセルと同等としたとき、従来のメモリセル以上に書き込み速度を向上させることができる。また、書き込み速度を従来と同程度に抑制したならば、書き込み電圧を低下させることができる。
【００１４】
さらに、トンネル絶縁膜が平坦部分を有することで、電界集中部分に集中するトンネル電流を、前記素子領域と前記浮遊ゲートとが平坦に対向する部分に分散させることができる。これにより、電界集中部分に集中するトンネル電流の密度は、トンネル絶縁膜が絶縁破壊されない密度まで低下されている。よって、電界集中部分をトンネル電流が通過しても破壊することがない。
【００１９】
さらに、一態様に係る発明であると、トンネル絶縁膜の絶縁破壊時間ｔBDが、実用上、問題の無い範囲まで向上させることができる。
【００２２】
また、一態様に係る発明であると、トンネル絶縁膜が平坦部分を有することで、電界集中部分に集中するトンネル電流を、素子領域と浮遊ゲートとが平坦に対向する部分に分散させることができる。これにより、電界集中部分に集中するトンネル電流の密度は、トンネル絶縁膜が絶縁破壊されない密度まで低下されている。よって、電界集中部分をトンネル電流が通過しても破壊することがない。
さらに、一態様に係る発明であると、消去特性の劣化を抑制することができる。
【００５４】
さらに、トンネル電流は、トンネル絶縁膜の一部分に、トンネル絶縁膜が破壊されない範囲で集中されるので、トンネル電流を、トンネル絶縁膜中に偏在して流しても、トンネル絶縁膜は、絶縁破壊することがない。
【００５７】
また、一態様に係る発明において、前記メモリセルに、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のうちのいずれか一つを用いる。
【００５８】
このようにすると、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のいずれの不揮発性半導体記憶装置においても、書き込み特性の向上とともに消去特性の劣化の抑制できる。また、メモリセルが、デ−タの書き込みに基板ホットエレクトロンを用いるものであっても、書き込み特性の向上とともに消去特性の劣化を抑制することができる。
【００５９】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態を説明する。この実施の形態においては、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを例にとり、説明する。
【００６０】
図１は、この発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図、図２は断面図で、（Ａ）図は、図１中の２Ａ−２Ａ線に沿う断面図、（Ｂ）図は、図１中の２Ｂ−２Ｂ線に沿う断面図である。
【００６１】
最初に、この発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルの基本的な構造を説明する。
【００６２】
図１、図２に示すように、Ｐ型のシリコン基板（もしくはＰ型ウェル）１には、複数のトレンチ２が互いに並行して形成されている。これらのトレンチ２は、絶縁物により埋め込まれ、埋め込み素子分離領域３を形成している。この実施の形態で述べている埋め込み素子分離領域３は、ＳＴＩ(Shallow Trench Isolation) と呼ばれることもある。また、埋め込まれた絶縁物は、例えば二酸化シリコン（ＳｉＯ2 ）である。埋め込み素子分離領域３間に存在する基板１の部分は、素子領域４を構成する。素子領域４上には、トンネル酸化膜（ＳｉＯ2 ）５が形成されている。トンネル酸化膜５上には浮遊ゲート（ＦＧ）６が形成されている。浮遊ゲート６上には二酸化シリコン（ＳｉＯ2 ）／窒化シリコン（Ｓｉ3 Ｎ4 ）／二酸化シリコン（ＳｉＯ2 ）の三層からなるＯＮＯ絶縁膜７が形成されている。ＯＮＯ絶縁膜７上には制御ゲート（ＣＧ）８が形成されている。
【００６３】
次に、この発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルへのデータ書き込み／データ消去の動作を説明する。
【００６４】
図１、図２では、参照符号ＳがＮ型ソース領域、参照符号ＤがＮ型ドレイン領域、参照符号ＣＧ１〜ＣＧ８が制御ゲート、参照符号ＳＧ１がドレイン側選択ゲート、参照符号ＳＧ２がソース側選択ゲート、参照符号ＢＬがドレイン領域Ｄに接続されるビット線である。図１中に示すビット線コンタクトは、ビット線とドレイン領域Ｄとのコンタクト部分を示している。また、図１に示されない箇所（例えばセルアレイの端など）には、ソース線とソース領域Ｓとのコンタクト部分、すなわちソース線コンタクトもある。また、参照符号９は、選択ゲートトランジスタおよびメモリセルトランジスタを、ソース領域Ｓ〜ドレイン領域Ｄ間に直列に接続するＮ型領域である。
【００６５】
ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込み／データ消去の双方にFowler-Nordheim （ＦＮ）電流が使用される。
【００６６】
まず、データ書き込みに際しては、書き込み選択された制御ゲートＣＧにＶＰＰ電位、非選択の制御ゲートＣＧ、および選択ゲートＳＧ１、ＳＧ２にＶｍ電位をそれぞれ与え、ソース領域Ｓ、基板１は接地する。ドレイン領域Ｄの電位は、書き込みデータのレベル“１”、“０”に応じて正の電位、または接地のいずれかに変化される。特にドレイン領域Ｄが接地されたときには、浮遊ゲート６側が正バイアスとなる電位がかかって、トンネル酸化膜５にＦＮ電流が流れ、電子が基板１側から浮遊ゲート６に注入される。
【００６７】
また、データ消去に際しては、消去選択されている全ての制御ゲートＣＧ、選択ゲートＳＧ１、ＳＧ２、ドレイン領域Ｄ、ソース領域Ｓをそれぞれ接地し、基板１にＶＥＥ電位を与える。このような電位状態により、基板１側が正バイアスとなる電位がかかって、トンネル酸化膜５にＦＮ電流が流れ、電子が浮遊ゲート６から基板１に放出される。
【００６８】
次に、この発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモルセルの構造を、より詳細に説明する。この発明の説明を助けるために、図２（Ａ）に示す断面構造を、素子分離領域３と素子領域４との境界に沿った境界部分２２２と、境界部分２２２間にあって平坦な平坦部分２２１とに、便宜上、分けることにする。
【００６９】
図２（Ａ）に示すように、トレンチ２を埋め込む絶縁物は、基板１の表面よりも後退され、素子領域４は、埋め込み素子分離領域３の表面から突出されている。突出された素子領域４の平坦部分２２１では、基板１の表面を犠牲酸化し、犠牲酸化により形成された犠牲酸化膜（ＳｉＯ2 ）を剥離した後に、トンネル酸化膜５が形成されるので、トンネル酸化膜５は、ほぼ完全な平坦になる。これに対して、境界部分２２２は、丸められている。このため、境界部分２２２では、トンネル酸化膜５は、境界部分２２２の形状に応じた丸みを帯びることになる。浮遊ゲート６は、トンネル酸化膜５の上に形成され、突出された素子領域４を被覆する形状になっている。これにより、浮遊ゲート６は、丸められた境界部分２２２と平坦部分２２１とのそれぞれに対向される。
【００７０】
次に、図２（Ａ）に示すメモリセルに生ずる電界を説明する。
【００７１】
境界部分２２２における素子領域４の曲率半径Ｒは、微視的に考えると、場所によって異なっていると考えられ、一般的に一定値になりづらい。電界は、曲率が最も大きいところ、すなわち曲率半径Ｒが最も小さいところで最も大きくなる。そこで、様々な曲率半径のうち、最小の値のものを曲率半径Ｒと定義し、以下、図２（Ａ）に示すメモリセルに生ずる電界の式を導くことにする。
【００７２】
データ書き込み時、トンネル酸化膜５の厚さをｔとすると、ガウスの定理より、次の式が成り立つ。
【００７３】
【数１９】
【００７４】
（１）式において、電界Ｅedgeは、データ書き込み時（すなわちゲート正バイアス）のときの、境界部分２２２の最大電界であり、電界Ｅflatは、平坦部分２２１の電界である。この（１）式より、曲率半径Ｒを小さくしていくと、電界Ｅedgeは大きくなる。逆に、曲率半径Ｒを大きくしていくと、電界Ｅedgeの値は小さくなって、電界Ｅflatの値に近づいていく。つまり、図２（Ａ）に示すメモリセルでは、平坦部分２２１に生ずる電界より、丸められた境界部分２２２に生ずる電界が大きい。データを書き込む時には、ＦＮ電流を用いて、基板１側から浮遊ゲート６へ電子を注入する。したがって、図２（Ａ）に示すメモリセルでは、書き込み時には、平坦部分２２１に流れるＦＮ電流の密度より、境界部分２２２に流れるＦＮ電流の密度が大きくなる。
【００７５】
図３は、基板〜浮遊ゲート間に生ずる電界を示す図で、（Ａ）図は、図２（Ａ）に示す基板〜浮遊ゲート間に生ずる電気力線を示す図、（Ｂ）図は、図２（Ａ）に示す基板〜浮遊ゲート間のエネルギバンド図である。（Ｂ）図は、特に書き込み時、境界部分２２２に生ずるエネルギバンドを示している。
【００７６】
基板１と制御ゲート８との間に書き込み電圧ＶＰＰを印加したとき、電位差は、トンネル酸化膜５のどの部分でも同じである。これにも関わらず、境界部分２２２にＦＮ電流が集中して流れるのは、境界部分２２２におけるエネルギバンドが曲げられているからである。この様子を、図３（Ｂ）に示す。
【００７７】
図４は、電界Ｅedgeと電界Ｅflatとの比の曲率半径依存性を示す図である。すなわち、（１）式を、図示したものである。なお、図４には、書き込み時の比だけでなく、消去時の比についても示されている。
【００７８】
書き込み時には、曲率半径Ｒが小さくなるに従って、電界集中の度合が強まり、、曲率半径Ｒが大きくなるに従って、電界集中の度合が弱まる傾向がある。消去時も同様な傾向を示すが、曲率半径Ｒが大きくなるに従って、電界集中の度合が弱まる傾向は、書き込み時ほど、大幅に変化するものではない。
【００７９】
このように図２（Ａ）に示すメモリセルは、書き込み時に、次のような効果を得ることができる。
【００８０】
まず、境界部分２２２におけるエネルギバンドが曲げられているので、丸められた境界部分２２２に、ＦＮ電流が集中して流れる。これにより、丸められた境界部分２２２を持たないメモリセルに比べて、書き込み速度が速くなる。また、書き込み速度を同等の速度にするならば、書き込み電圧ＶＰＰを低くすることができる。
【００８１】
ところで、消去時には、電子を、浮遊ゲート６から基板１へ放出するため、書き込み時とは反対に、丸められた境界部分２２２への電界集中は起きない。ＦＮ電流は、主に平坦部分２２１に流れる。電子を放出する先は、ＮＡＮＤ型では基板１のチャネル部であるが、ＮＯＲ型では拡散層であるドレイン領域に電子を放出する。いずれも、ＦＮ電流を使用している。
【００８２】
さて、上記した通り、埋め込み素子分離領域３よりも突出された素子領域４を被覆するようにトンネル酸化膜５および浮遊ゲート６が形成され、書き込み時に素子分離領域３と素子領域４との境界の部分で電界集中が起きると、ＦＮ電流は、電界が集中しているところに、集中して流れる。
【００８３】
図５は、ＦＮ電流の電界依存性を示す図である。
【００８４】
ＦＮ電流は、次の式により表される。
【００８５】
【数２０】
【００８６】
図５に示すように、電界が１ＭＶ／ｃｍ変わるだけで、ＦＮ電流の密度は、２桁上昇する。ＦＮ電流は、このように電界に敏感である。ここで、素子領域４の幅（チャネル幅）をα、境界部分２２２の曲率半径をＲ、トンネル酸化膜５の膜厚をｔとすると、図２（Ａ）に示すメモリセルのトンネル酸化膜５に流れるＦＮ電流の式は、（１）式、（２）式により、次のように示される。
【００８７】
【数２１】
【００８８】
（３）式によれば、例えば素子領域４の幅αが０．４μｍ、境界部分２２２の曲率半径Ｒが１０ｎｍのメモリセルでは、書き込み時に、トンネル酸化膜５を通過する電荷量の９９．５％までが、丸められた境界部分２２２を通過する計算になる。
【００８９】
図６は、書き込み時のＦＮ電流ＩflatとＦＮ電流Ｉedgeとの比の曲率半径依存性を示す図である。
【００９０】
図６には、（３）式の平坦部分２２１に流れるＦＮ電流Ｉflatと、丸められた境界部分２２２に流れるＦＮ電流Ｉedgeとの比と曲率半径Ｒとの関係が、素子領域４の幅（SDG Width ）αをパラメータとしてプロットされている。
【００９１】
図７は、ＦＮ電流の電界依存性を示す図である。
【００９２】
図７には、（３）式そのものを、曲率半径の値（Radius）Ｒをパラメータとしてプロットされている。
【００９３】
図６および図７に示すように、曲率半径Ｒが小さくなるにつれ、丸められた境界部分２２２でのＦＮ電流成分が急激に増えている。
【００９４】
ところで、消去時においても同様の計算で、ＦＮ電流式が決まる。
【００９５】
図８は、消去時のＦＮ電流ＩflatとＦＮ電流Ｉedgeとの比の曲率半径依存性を示す図である。
【００９６】
図８には、平坦部分２２１に流れるＦＮ電流Ｉflatと、丸められた境界部分２２２に流れるＦＮ電流Ｉedgeとの比と曲率半径Ｒとの関係が、素子領域４の幅（SDG Width ）をパラメータとしてプロットされている。
【００９７】
図８に示すように、曲率半径Ｒが小さい値では、ほとんどのＦＮ電流成分が、平坦部分２２１に流れている。
【００９８】
図９は、書き込み時／消去時のＦＮ電流密度の曲率半径依存性を示す図である。
【００９９】
図９には、素子領域４の幅（SDG Width ）が０．２μｍ、トンネル酸化膜５の膜厚Ｔoxが８ｎｍのメモリセルを用い、電界Ｅflatが７ＭＶ／ｃｍのときのものが示されている。書き込み時では、曲率半径Ｒが０．０１μｍ以下になると、ＦＮ電流密度が急激に大きくなる。一方、消去時では、曲率半径Ｒが大きくなるにつれ、少しずつＦＮ電流密度が小さくなっていく。
【０１００】
一般に、トンネル酸化膜の絶縁破壊時間ｔBDは、単位面積当たりの通過電荷量が多くなるにつれて、および印加されている電界が大きくなるにつれて短くなる。そのため、曲率半径Ｒが小さくなり、境界部分２２２での電界がある程度強くなると、メモリセル１個当たりの絶縁破壊時間ｔBDが極端に下がり、実用上使えなくなる。一方、曲率半径Ｒを大きくすれば、絶縁破壊時間ｔBDが極端に悪化しなくなるが、電界集中の効果は下がってくる。したがって、曲率半径Ｒのサイズには，最適な範囲がある。
【０１０１】
以下、曲率半径Ｒの最適な範囲について論ずることにする。
【０１０２】
図１０（Ａ）〜（Ｆ）はそれぞれ、メモリセルの断面図である。（Ａ）図は曲率半径Ｒ＝０．０１μｍのとき、（Ｂ）図は曲率半径Ｒ＝０．０２μｍのとき、（Ｃ）図は曲率半径Ｒ＝０．０４μｍのとき、（Ｄ）図は曲率半径Ｒ＝０．０６μｍのとき、（Ｅ）図は曲率半径Ｒ＝０．０８μｍのときを示している。また、（Ｆ）図は丸められた境界部分２２２を持たず、電界集中が全く利用されないメモリセルの断面図である。このメモリセルは、丸められた境界部分２２２の有無によって、ＦＮ電流の密度がどのように変化するかを調べるために、製作したものである。（Ｆ）図に示すメモリセルは、典型的なメモリセルと比較して、素子分離領域が、埋め込み型か、ＬＯＣＯＳ型かの相違はあるものの、典型的なメモリセルと等価なものである。なお、図１０（Ａ）〜（Ｆ）に示すメモリセルの素子領域４の幅（チャネル幅）は、全て０．２μｍで統一されている。
【０１０３】
まず、図１０（Ｆ）に示すメモリセルでは、書き込み時、消去時のいずれにおいても、トンネル酸化膜５を通過するＦＮ電流の密度は、同じである。図９には、図１０（Ｆ）に示すメモリセルが参照符号“（Ｆ）”および“Flat”により示されている。
【０１０４】
これに対して、図１０（Ａ）〜（Ｅ）に示すメモリセルは、書き込み時、消去時の双方で、トンネル酸化膜５を通過するＦＮ電流の密度が異なる。さらに曲率半径Ｒのサイズによって、そのＦＮ電流の密度の異なり方が変化する。図９には、図１０（Ａ）〜（Ｅ）に示すメモリセルがそれぞれ、参照符号“（Ａ）”、“（Ｂ）”、“（Ｃ）”、“（Ｄ）”および“（Ｅ）”により示されている。
【０１０５】
図９に示すように、素子領域４を、素子分離領域３との境界部分２２２で丸みを持たせて突出させ、かつ突出した素子領域４を被覆するようにトンネル酸化膜５を介して浮遊ゲート６を形成した図１０（Ａ）〜（Ｅ）に示すメモリセルでは、書き込み時、ＦＮ電流の密度が、図１０（Ｆ）に示すメモリセルに比べて高くなる。なお、曲率半径Ｒが大きくなるにつれ、書き込み時にトンネル酸化膜５を通過するＦＮ電流の密度は、少しずつ低下していくが、図１０（Ｆ）に示すメモリセルに比べると、常に高い状態にある。このように、図１０（Ａ）〜（Ｅ）に示すメモリセルでは、書き込み時にＦＮ電流の密度が高まる、という作用がある。ゆえに書き込み特性は向上し、結果として、上記したように書き込み速度が向上する、あるいは書き込み電圧ＶＰＰを低下できる、という重要な効果を得ることができる。
【０１０６】
一方、消去時においては、図１０（Ａ）〜（Ｅ）に示すメモリセルは、曲率半径Ｒが大きくなるにつれ、ＦＮ電流の密度は、図１０（Ｆ）に示すメモリセルに比べて徐々に低くなってくる。これは、上記した通り、書き込み時とは逆に、消去時には、平坦部分２２１にかかる電界Ｅflatが、境界部分２２２にかかる電界Ｅedgeよりも大きくなり、ＦＮ電流が、主に平坦部分２２１を通過するためである。
【０１０７】
図１１は、基板〜浮遊ゲート間のエネルギバンド図である。図１１は、消去時に、境界部分２２２に生ずるエネルギバンドを示している。
【０１０８】
以上の観点から、消去特性の劣化を抑制しつつ、効率良く書き込み特性を向上させるための第１の策とし、素子領域４に、丸められた境界部分２２２とともに平坦部分２２１を形成し、かつ平坦部分２２１に、ある程度の幅を持たせる。この第１の策を具体化するためには、平坦部分２２１に、ある程度の幅を持たせるため、曲率半径Ｒの上限を規定するのが良い。以下、曲率半径Ｒの上限規定の一例である。
【０１０９】
一つのメモリセルの素子領域４の幅をＷ、曲率半径の最小値をＲとしたとき、
【数２２】
【０１１０】
の式を満たすように、曲率半径Ｒ（最小値）を設定する。なお、式中のＷは、厳密には曲率半径Ｒの方向と略同一水平方向についての素子領域４の、浮遊ゲート６と対向する部分の幅で定義され、図１０に示すメモリセルでは、チャネル幅に相当する。（４）式に示す１／３という値は、境界部分２２２を通過するＦＮ電流Ｉedgeの電流量と、平坦部分２２１を通過するＦＮ電流Ｉflatの電流量とが、ちょうど逆転する付近に対応している。図８には、電流量が逆転したときの曲率半径Ｒが、曲率半径Ｒcritとして示されている。素子領域４の幅（SDG Width ）が０．２μｍのときには、曲率半径Ｒcritは、６５〜６７ｎｍのところにある。したがって、曲率半径Ｒが、（４）式を満足する範囲内にあれば、消去特性の劣化を抑制しつつ、効率良く書き込み特性を向上させることができる。なお、図８には、素子領域４の幅（SDG Width ）が０．４μｍ、および４μｍのときの曲率半径Ｒcritは示されていないが、その曲線から、曲率半径Ｒが、素子領域４の幅の１／３程度のとき、ＦＮ電流Ｉedgeの電流量と、ＦＮ電流Ｉflatの電流量とが逆転する、と推測できる。
【０１１１】
また、消去特性の劣化を抑制しつつ、効率良く書き込み特性を向上させるための第２の策とし、消去時に、トンネル酸化膜５を通過する単位時間当たりの電荷量を、なるべく多くする。第２の策を具体化するためには、トンネル酸化膜５を通過する電荷の量（単位時間当たり）の下限を規定するのが良い。以下、単位時間当たりの通過電荷の量規定の一例である。
【０１１２】
浮遊ゲート６から基板１へ電子を放出する時の電位差（または平均電界）を等しいことを条件に、トンネル酸化膜５を通過する単位時間当たりの電荷の量をＪ（Ｒ）とし、特に曲率半径Ｒ＝０のとき（例えば図１０（Ｆ）に示すメモリセル）、トンネル酸化膜５を通過する単位時間当たりの電荷の量をＪ（Ｒ＝０）としたときに、
【数２３】
【０１１３】
の式を満足するように、通過電荷の量を設定する。（５）式に示すように、消去時に、通過電荷の量が半減しないことを規定することによって、データの一括消去動作に要する合計時間の増加は、実用上、問題のない程度に抑えることができる。これは、データの一括消去動作では、データの消去工程だけでなく、オーバーイレーズを防ぐために、消去選択されたメモリセルのデータを全て統一するデータの書き込み工程があるためである。この発明に係るメモリセルでは、上記したように、書き込み速度を向上できるので、書き込み工程に要する時間を短縮することができる。したがって、単位時間当たりの通過電荷の量が、（５）式を満足する範囲内にあれば、データの一括消去動作の時間の増加は、ほとんど、実用上、問題のない程度に抑えることができる。
【０１１４】
以上、曲率半径Ｒ（最小値）の上限について説明した。次に、曲率半径Ｒの下限について説明する。
【０１１５】
図９に示すように、曲率半径Ｒが小さくなるにつれ、電界集中の度合いが高まってきて、上記した書き込み速度の向上、あるいは書き込み電圧ＶＰＰを下げることができる、という効果を、顕著に得ることができる。しかしながら、電界集中の度合いが高まり過ぎると、絶縁破壊時間ｔBDが急激に悪化し、実使用に耐えることができない程、メモリセルの寿命が短くなることが予想される。
【０１１６】
以上の観点から、書き込み特性の向上を最大限に引き出しつつ、実使用に耐えられるような寿命を持つメモリセルを得ることが望ましい。このためには、曲率半径Ｒの下限を規定するのが良い。以下、曲率半径Ｒの下限規定の一例である。
まず、曲率半径Ｒの値を変えたとき、電界Ｅedgeと電界Ｅflatとの関係を、
【数２４】
【０１１７】
の式を満たすようにする。（６）式に示すように、電界Ｅedgeを、電界Ｅflatの１．５倍以下とすることによって、絶縁破壊時間ｔBDの悪化は、最低限度に止めることができる。
【０１１８】
さらに（６）式は、（１）式より、下記の式のように変形することができる。
【０１１９】
【数２５】
【０１２０】
（７）式によれば、書き込み特性の向上を最大限に引き出しつつ、実使用に耐えられるような寿命を持つメモリセルを得るための、曲率半径Ｒの下限が規定される。なお、ここでは、トンネル酸化膜５の膜厚が境界部分２２２において、多少不均一である場合でも、式中の膜厚ｔを、素子領域４の平坦部分２２１上における値に設定して何等差支えない。
【０１２１】
図１２はメモリセルの断面図で、（Ａ）図は曲率半径Ｒが上限のときの断面図、（Ｂ）図は曲率半径Ｒが下限のときの断面図である。
【０１２２】
図１２（Ａ）、（Ｂ）に示すメモリセルの素子領域４の幅（チャネル幅）は、全て０．２１μｍ、トンネル酸化膜５の膜厚は８ｎｍである。このようなサイズのメモリセルでは、（４）式から、曲率半径Ｒの上限は７０ｎｍ（図１２（Ａ））、また、（７）式から、曲率半径Ｒの下限は６．５ｎｍ（図１２（Ｂ））となる。なお、一般に曲率半径の最小値Ｒは、メモリセルのチャネル幅やトンネル酸化膜５の膜厚に応じ、３〜１００ｎｍの範囲内で、所望の書き込み特性／消去特性が得られる上限規定、および下限規定を満足するように設定されれば良い。メモリセルのチャネル幅やトンネル酸化膜５の膜厚などは、微細化の要求を損わない範囲で様々に変化される。このようにメモリセルのチャネル幅やトンネル酸化膜５の膜厚が様々に変化されても、曲率半径の最小値Ｒが３ｎｍ〜１００ｎｍ以下の範囲内となるような形状に丸めることで、前記素子領域の上端部の形状を、微細化の要求を損なうことなく、実使用に耐え得るものとすることができる。
【０１２３】
また、曲率半径Ｒの下限は次のようにも規定できる。曲率半径Ｒの値を変えたとき、境界部分２２２を通過する単位時間当たりの電荷量をＱedge（Ｒ）と、平坦部分２２１を通過する単位時間当たりの電荷量をＱflat（Ｒ）との関係を、
【数２６】
【０１２４】
の（８）式を満たすようにする。このことによって、絶縁破壊時間ｔBDの悪化は、最低限度に止めることができる。
【０１２５】
すなわち、図６は、境界部分２２２と平坦部分２２１の電流比の曲率半径依存性を示す図であるが。単位時間当たりの通過電荷量は、実は電流と同意である。この図により、曲率半径Ｒが非常に小さくなると、通過電荷量の比が１０5 を越える。これ以上の比になると、境界部分２２２に多量の電流が流れ、絶縁破壊時間までの時間が非常に短くなり、実使用に耐えられなくなる。
【０１２６】
次に、この発明の第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを説明する。
【０１２７】
図１３は、この発明の第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの断面図である。
【０１２８】
実際のメモリセルでは、境界部分２２２の曲率は一定ではなく、ひずんでいるものがある。例えば図１３に示すように、平坦部分２２１の他に、曲率の小さい境界部分２２２1 と、曲率の大きい境界部分２２２2 とが存在するものがある。このようなメモリセルにおいて、平坦部分２２１の電界をＥ0 、境界部分２２２1 の電界をＥ1 、境界部分２２２2 の電界をＥ2 とすると、以下に示す式が成り立つ。
【０１２９】
【数２７】
【０１３０】
（９）式に示すように、トンネル酸化膜５中で、電界が最も集中する部分は、境界部分２２２1 であるから、境界部分２２２1 の曲率半径Ｒ1 を、上記した実施の形態の通りの範囲に合わせておけば、境界部分２２２がひずんでいても、問題はない。つまり、複数の曲率半径Ｒ1 、Ｒ2 が存在するときには、曲率半径の小さい方（Ｒ1 ）を、上限規定（４）式および下限規定（７）式などに規定される範囲内に収めれば良い。
【０１３１】
次に、この発明の第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを説明する。
【０１３２】
図１４は、この発明の第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの断面図である。
【０１３３】
上記第１、第２の実施の形態では、埋め込み型の素子分離領域３と、これら素子分離領域３により区画される素子領域４との境界を、境界部分２２２とし、これら境界部分２２２に挟まれた部分を平坦部分２２１と定義した。しかし、電界を集中させるための構造は、このような構造に限らず他の構造とすることもできる。
【０１３４】
第３の実施の形態では、平坦部分と電界が集中される曲面部分とを、曲率半径Ｒの大きさで決定する。なぜならば、電界を集中できる部分と、その集中の度合いは、曲率半径Ｒの大きさによって決定されるからである。
【０１３５】
第３の実施の形態では、平坦部分と電界が集中される曲面部分とを、次の式から定義する。
【０１３６】
まず、電界が集中される曲面となる領域は、曲率半径Ｒの値が、
【数２８】
【０１３７】
また、平坦部分となる領域は、曲率半径Ｒの値が、
【数２９】
【０１３８】
（１０）式および（１１）式による定義からは、この発明が、埋め込み型の素子分離を用いたセルだけでなく、ＬＯＣＯＳ型の素子分離を用いたセルで、素子領域４に凹凸がある形状にも適用できることが分かる。以下、第３の実施の形態に係る２種類のメモリセルについて説明する。
【０１３９】
図１４は、この発明の第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの第１のメモリセルの断面図である。
【０１４０】
図１４に示すように、埋め込み型の素子分離領域３と、これら素子分離領域３により区画される素子領域４との境界に、境界部分２２２が存在する。しかしながら、境界部分２２２には、丸められた境界部分２２２だけではなく、平坦部分２２１Ｖが存在する。また、境界部分２２２間には、平坦部分２２１Ｈが存在する。
【０１４１】
図１５は、この発明の第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの第２のメモリセルの断面図である。
【０１４２】
図１５に示すように、ＬＯＣＯＳ型の素子分離領域３´と、これら素子分離領域３´により区画される素子領域４との境界には、丸められた境界部分２２２は存在しない。代わりに、素子領域４のほぼ中心に、突出部分２２３が存在する。この突出部分２２３のコーナーは、曲率半径Ｒの曲面となっている。
【０１４３】
図１４および図１５に示すように、平坦部分と電界が集中される曲面部分とは、素子領域４の曲率の大きさによって互いに区別することができる。また、電界が集中される曲面部分の曲率は、上記した曲率半径Ｒによって、決定されれば良い。
【０１４４】
次に、この発明を適用できるＥＥＰＲＯＭについて説明する。
【０１４５】
図１６は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【０１４６】
図１６に示すように、ＮＡＮＤ型ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択ゲートと、互いに直列接続されたメモリセル群と、ソース線側選択ゲートとが、直列に接続される。この発明に係るメモリセルは、上記第１〜第３の実施の形態により説明したように、ＮＡＮＤ型ＥＥＰＲＯＭに用いられるのが、特に好ましい。しかしながら、この発明に係るメモリセルは、ＮＡＮＤ型だけでなく、例えばＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型などにも用いることができる。
【０１４７】
図１７は、ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、（Ａ）図は選択ゲートが無い場合の回路図、（Ｂ）図は選択ゲートが有る場合の回路図である。
【０１４８】
図１７（Ａ）に示すように、ＮＯＲ型ＥＥＰＲＯＭでは、ビット線ＢＬとビット線ＢＬに直交する方向に延びるソース線ＶＳとの間に、一つのメモリセルが直列に接続される。あるいは、図１７（Ｂ）に示すように、ビット線ＢＬとビット線ＢＬに直交する方向に延びるソース線ＶＳとの間に、ビット線側選択ゲートと、一つのメモリセルとが直列に接続される。
【０１４９】
図１８は、他のＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、（Ａ）図はグランドアレイ型の回路図、（Ｂ）図は交互グランドアレイ型の回路図である。
【０１５０】
図１８（Ａ）および（Ｂ）に示すＮＯＲ型ＥＥＰＲＯＭは、グランドアレイ型と呼ばれているものである。グランドアレイ型ＥＥＰＲＯＭでは、ビット線ＢＬと、ビット線ＢＬに並行するソース線ＶＳとの間に、一つのメモリセルが直列に接続される。また、図１８（Ａ）に示すグランドアレイ型では、ビット線ＢＬとソース線ＶＳとがそれぞれ固定であるが、図１８（Ｂ）に示す交互グランドアレイ型ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとをそれぞれ切り換えることができるようになっている。
【０１５１】
図１９は、ＤＩＮＯＲ（DIvided NOR ）型ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【０１５２】
図１９に示すように、ＤＩＮＯＲ型ＥＥＰＲＯＭでは、一つのサブビット線ＢＬと、複数のソース線ＶＳとの間に、メモリセルが並列に接続される。サブビット線ＢＬは、ビット線側選択ゲートを介して、ビット線ＢＬに接続される。
【０１５３】
図２０は、ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【０１５４】
図２０に示すように、ＡＮＤ型ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択ゲートと、互いに並列接続されたメモリセル群と、ソース線側選択ゲートとが、直列に接続される。
【０１５５】
この発明に係るメモリセルは、図１６に示すＮＡＮＤ型に限らず、図１７〜図２０に示すＮＯＲ型、グランドアレイ型、ＤＩＮＯＲ型、ＡＮＤ型にも使用することができる。
【０１５６】
なお、ＮＯＲ型、グランドアレイ型、ＤＩＮＯＲ型、ＡＮＤ型では、書き込み時、基板ホットエレクトロンを用いることがある。このような基板ホットエレクトロン方式による書き込みにおいても、境界部分２２２において、より強い電界が発生するので、ＦＮ電流方式による書き込みと同様、書き込み速度の向上を期待できる。
【０１５７】
次に、この発明の第５の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１５８】
図２１は、この発明の第４の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図２２〜図３３は、図２１に示す22−22線に沿う断面を、主要な製造工程の順に示した断面図である。
【０１５９】
まず、図２２に示すように、Ｐ型シリコン基板１の表面を酸化し、犠牲酸化膜（ＳｉＯ2 ）２１を形成する。次いで、犠牲酸化膜２１の上に窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積し、シリコン窒化膜２３を形成する。次いで、窒化膜２３の上にホトレジストを塗布する。次いで、塗布されたホトレジストを露光／現像し、将来、トランジスタが形成される素子領域を被覆したホトレジストパターン２５を形成する。
【０１６０】
次いで、図２３に示すように、ホトレジストパターン２５をマスクに用いて、窒化膜２３、犠牲酸化膜２１を順次エッチングし、さらに露出した基板１をエッチングし、トレンチ２を基板１に形成する。次いで、ホトレジストパターン２５を剥離する。
【０１６１】
次いで、図２４に示すように、トレンチ２の内壁表面を酸化する。この酸化は、犠牲酸化膜２１とトレンチ２の側壁とが互いに接する境界部分２２２を丸めるために行う。この酸化は、例えば酸化温度を１０００℃以上とした、一般に高温酸化と呼ばれるプロセスを利用するとともに、酸化雰囲気を希釈雰囲気とすると良い。希釈雰囲気とは、酸素（Ｏ2 ）濃度が、比較的薄いことをいう。これにより、トレンチ２の内壁表面が、高温でゆっくりと酸化され、境界部分２２２を丸めやすくなる。また、図中、参照符号３１は、酸化によって形成されたシリコン酸化膜（ＳｉＯ2 ）を示している。
【０１６２】
次いで、図２５に示すように、基板１の上方に二酸化シリコン（ＳｉＯ2 ）を堆積し、シリコン酸化膜３３を形成する。この工程により、トレンチ２は、酸化膜３３によって埋め込まれる。
【０１６３】
次いで、図２６に示すように、酸化膜３３をポリッシング（またはエッチバック）し、酸化膜３１の表面を平坦にする。酸化膜３は、例えば窒化膜２３の表面が露出されるまで、ポリッシングされ、トレンチ２の内部を埋め込む形状にされる。以下、トレンチ２の内部を埋め込む形状の酸化膜３３は、図２などに対応させて素子分離領域３と示す。
【０１６４】
次いで、図２７に示すように、まず、窒化膜２３を除去する。窒化膜２３は、等方性エッチングによって除去される。この等方性エッチングには、窒化シリコンのエッチング速度が、二酸化シリコンのエッチング速度よりも速いエッチャントが用いられる。なお、窒化膜２３は、例えばＲＩＥ法などの異方性エッチングによって除去されても良い。次いで、犠牲酸化膜２１を除去する。犠牲酸化膜２１は、図２４を参照した工程によって得た境界部分２２２の丸みを破壊しないために、等方性エッチングによって除去される。この等方性エッチングには、二酸化シリコンのエッチング速度が、シリコンのエッチング速度よりも速いエッチャントが用いられる。これにより、基板１の表面が露出された素子領域４と、基板１の表面が酸化膜３３により被覆された素子分離領域３とが完成する。
【０１６５】
次いで、図２８に示すように、露出した基板１の表面（素子領域４）を酸化し、選択ゲートを構成するトランジスタ（および図示せぬ周辺回路を構成するトランジスタ）のゲート酸化膜として最適な膜厚を持つゲート酸化膜（ＳｉＯ2 ）３５を形成する。
【０１６６】
次いで、図２９に示すように、基板１の上方にホトレジストを塗布する。次いで、塗布されたホトレジストを露光／現像し、選択ゲート（および図示せぬ周辺回路）が形成される領域を被覆したホトレジストパターン３７を形成する。次いで、ホトレジストパターン３７をマスクに用いて、ゲート酸化膜３５を除去し、メモリセルが形成される領域において、基板１の表面を露出させる。ゲート酸化膜３５は、図２７を参照した工程と同様、図２４を参照した工程によって得た境界部分２２２の丸みを破壊しないために、等方性エッチングによって除去される。この等方性エッチングには、二酸化シリコンのエッチング速度が、シリコンのエッチング速度よりも速いエッチャントを用いると良い。さらに、この工程においては、素子分離領域３を構成する二酸化シリコンの表面部分の一部をエッチングする。そして、基板１の表面を素子分離領域３の表面から突出させる。特に丸みを有した境界部分２２２が素子分離領域３から露出されるように突出させる。なお、素子分離領域３は全て除去せずに、将来、メモリセルどうしを絶縁するために必要な部分は、トレンチ２の内部に残す。
【０１６７】
次いで、図３０に示すように、露出した基板１の表面（素子領域４）を酸化し、メモリセルを構成するトランジスタ（および図示せぬ周辺回路を構成するトランジスタ）のトンネル酸化膜として最適な膜厚を持つトンネル酸化膜（ＳｉＯ2 ）５を形成する。トンネル酸化膜５は、データの書き込み／消去の際、トンネル電流が通過する絶縁膜となる。例えばこの実施の形態では、トンネル酸化膜５を、基板１の表面に沿って、ゲート酸化膜３５よりも薄く形成し、その膜厚を、電荷の通過を可能にする値に設定する。電荷の通過を可能にする膜厚は、一定のものではなく、周知のように、電界のかかり方によって変化する。
【０１６８】
次いで、図３１に示すように、基板１の上方に、シリコンを堆積し、第１層ポリシリコン膜４１を形成する。次いで、ポリシリコン膜４１に、不純物を注入し、シリコンに導電性を持たせる。この不純物の注入は、必要に応じて行われる。例えばシリコンが、不純物が含有されながら堆積されるようにすれば、不純物の注入の必要はない。
【０１６９】
次いで、図３２に示すように、ポリシリコン膜４１の上に、ホトレジストを塗布し、塗布されたホトレジストを露光／現像し、図示せぬホトレジストパターンを形成する。図示せぬホトレジストパターンには、将来、制御ゲート（ワード線）に沿って隣接するメモリセルどうしで、浮遊ゲートを分離するためのスリットに対応した開孔が設けられている。次いで、図示せぬホトレジストパターンをマスクに用いて、ポリシリコン膜４１をエッチングし、上記制御ゲートに沿って隣接するメモリセルどうしで、浮遊ゲートを分離するためのスリット４３を、ポリシリコン膜４１に形成する。
【０１７０】
次いで、図３３に示すように、ポリシリコン膜４１の上に、二酸化シリコン（ＳｉＯ2 ）、窒化シリコン（Ｓｉ3 Ｎ4 ）、二酸化シリコン（ＳｉＯ2 ）を順に堆積し、二酸化シリコン／窒化シリコン／二酸化シリコンからなる積層絶縁膜７を形成する。この種の積層絶縁膜７は、一般に、ＯＮＯ膜と呼ばれるので、以下、積層絶縁膜をＯＮＯ膜７と称する。ＯＮＯ膜７は、将来、制御ゲートと浮遊ゲートどうしを絶縁しつつ、制御ゲートを、浮遊ゲートを介して基板１と容量結合させる膜となる。次いで、ＯＮＯ膜７の上に、シリコンを堆積し、第２層ポリシリコン膜４７を形成する。次いで、ポリシリコン膜４７に、不純物を注入し、シリコンに導電性を持たせる。この不純物の注入は、必要に応じて行われる。例えばシリコンが、不純物が含有されながら堆積されるようにすれば、不純物の注入の必要はない。次いで、ポリシリコン膜４７の上に、ホトレジストを塗布し、塗布されたホトレジストを露光／現像し、図示せぬホトレジストパターンを形成する。図示せぬホトレジストパターンは、制御ゲートおよび選択ゲートパターンに対応した形を有している。次いで、図示せぬホトレジストパターンをマスクに用いて、第２層ポリシリコン膜４７、ＯＮＯ膜７、第１層ポリシリコン膜４１を順にエッチングし、図２１に示すような平面パターンを有するビット線側（ドレイン側）選択ゲートＳＧ１、ソース側選択ゲートＳＧ２、制御ゲートＣＧ１〜ＣＧ８（８）、浮遊ゲートＦＧ（６）を形成する。なお、この実施の形態の選択ゲートは、一般に積層型選択ゲートと呼ばれる形を有している。選択ゲートを構成する第１層ポリシリコン膜４１、第２層ポリシリコン膜４７は、図示せぬ領域において、互いに電気的に接続され、互いに同電位とされる。
【０１７１】
次に、この発明の第５の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１７２】
この第５の実施の形態に係る製造方法は、境界部分２２２の丸めかたの他の例に関する。よって、第４の実施の形態に係る製造方法と、特に異なっている工程のみを、図面を参照して説明することにする。
【０１７３】
図３４〜図３６は、主要な製造工程の順に示した断面図である。なお、図３４〜図３６は、図２１に示す22−22線に沿う断面である。
【０１７４】
まず、図２２および図２３に示した製造方法に従って、トレンチ２を基板１に形成する。
【０１７５】
次いで、図３４に示すように、犠牲酸化膜２１をエッチングする。このエッチングは等方性で行い、犠牲酸化膜２１を、トレンチ２の側壁から後退させる。この等方性エッチングには、二酸化シリコンのエッチング速度が、シリコンのエッチング速度よりも速いエッチャントが用いられる。
【０１７６】
次いで、図３５に示すように、シリコンの平滑化エッチングをかける。境界部分２２２は、この平滑化エッチングによって、緩やかに丸められる。境界部分２２２の丸め量、すなわち、曲率半径Ｒの大きさは、平滑化エッチングの量によって、調節することができる。ここで、平滑化エッチングとは、シリコンの角をとるエッチングのことで、例えば等方性エッチングが用いられる。
【０１７７】
次いで、図３６に示すように、トレンチ２の内壁表面を酸化する。この酸化は、例えば酸化温度を１０００℃以上とした、一般に高温酸化と呼ばれるプロセスを利用するとともに、酸化雰囲気を希釈雰囲気とすると良い。次いで、基板１の上方に二酸化シリコン（ＳｉＯ2 ）を堆積し、シリコン酸化膜３３を形成し、トレンチ２を、酸化膜３３によって埋め込む。
【０１７８】
以下、図２６〜図３３に示した製造方法に従って、図２１に示すような平面パターンを有するＮＡＮＤ型ＥＥＰＲＯＭを形成する。
【０１７９】
図３７は、この発明の実施の形態に係るメモリセルを、分解して示した斜視図である。
【０１８０】
図３７に示すように、上記第１〜第５の実施の形態により説明したメモリセルは、シリコン基板１の表面に区画されている素子領域４が、素子分離領域３から突出されている。さらに突出した素子領域４と素子分離領域３との境界に沿った境界部分２２２には、トンネル酸化膜５が絶縁破壊されない範囲でトンネル電流が集中するように丸められ、曲面とされている。さらに消去特性を劣化させないために、境界部分２２２間には、平坦部分２２１が設けられ、曲面と曲面とを平面で繋ぐ。そして、素子領域４の表面を、曲面と平面とで構成されるようにする。トンネル酸化膜５は、曲面と平面とで構成される素子領域４の表面に沿って形成されている。浮遊ゲート６は、トンネル酸化膜５を介し、曲面と平面とで構成される素子領域４の表面に対向するように形成されている。ＯＮＯ膜７および制御ゲート８は順次、浮遊ゲート６の表面を覆うように形成されている。
【０１８１】
このような構成を有する上記第１〜第５の実施の形態により説明したメモリセルによれば、トンネル酸化膜５を、曲面と平面とで構成される素子領域４の表面に沿って形成し、浮遊ゲート６を、トンネル酸化膜５を介し、曲面と平面とで構成される素子領域４の表面に対向させることで、トンネル電流を、トンネル酸化膜５中に偏在して流すことができる。
【０１８２】
まず、基板１側から浮遊ゲート６に電子を注入する際には、トンネル電流が、主にトンネル酸化膜５の曲面部分に対向した部分を介して流れ、トンネル電流が曲面部分に集中される。トンネル電流が集中する曲面部分では、制御ゲート８〜基板間１に印加される書き込み電圧ＶＰＰを、図３８に示したような従来のメモリセルと同等としたとき、従来のメモリセル以上に強いトンネル電流が流れる。強いトンネル電流が流れることで、書き込み速度を向上できる。また、書き込み速度を、従来のメモリセルと同等としたときには、従来のメモリセル以上に書き込み電圧を低下できる。
【０１８３】
また、浮遊ゲート６から基板１側に電子を放出する際には、トンネル電流が、主にトンネル酸化膜５の平面部分に対向した部分を介して流れる。このため、素子領域４に、曲面部分の他に平面部分を、上記したように、ある程度設けておくことで、消去特性の劣化を抑制することができる。
【０１８４】
【発明の効果】
以上、説明したように、この発明によれば、制御ゲート〜基板間に印加される書き込み電圧を、従来のメモリセルと同等としたときには、従来のメモリセル以上に書き込み速度が向上する、および書き込み速度を、従来のメモリセルと同等としたときには、従来のメモリセル以上に書き込み電圧を低下できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図。
【図２】図２は断面図で、（Ａ）図は図１中の２Ａ−２Ａ線に沿う断面図、（Ｂ）図は図１中の２Ｂ−２Ｂ線に沿う断面図。
【図３】図３は基板〜浮遊ゲート間に生ずる電界を示す図で、（Ａ）図は図２（Ａ）に示す基板〜浮遊ゲート間に生ずる電気力線を示す図、（Ｂ）図は図２（Ａ）に示す基板〜浮遊ゲート間のエネルギバンド図。
【図４】図４は電界Ｅedgeと電界Ｅflatとの比の曲率半径依存性を示す図。
【図５】図５はＦＮ電流の電界依存性を示す図。
【図６】図６は書き込み時のＦＮ電流ＩflatとＦＮ電流Ｉedgeとの比の曲率半径依存性を示す図。
【図７】図７はＦＮ電流の電界依存性を示す図。
【図８】図８は消去時のＦＮ電流ＩflatとＦＮ電流Ｉedgeとの比の曲率半径依存性を示す図。
【図９】図９は書き込み時／消去時のＦＮ電流密度の曲率半径依存性を示す図。
【図１０】図１０（Ａ）〜（Ｆ）はそれぞれメモリセルの断面図。
【図１１】図１１は基板〜浮遊ゲート間のエネルギバンド図。
【図１２】図１２はメモリセルの断面図で、（Ａ）図は曲率半径Ｒが上限のときの断面図、（Ｂ）図は曲率半径Ｒが下限のときの断面図。
【図１３】この発明の第２の実施の形態に係るメモリセルの断面図。
【図１４】この発明の第３の実施の形態に係る第１のメモリセルの断面図。
【図１５】この発明の第３の実施の形態に係る第２のメモリセルの断面図。
【図１６】図１６はＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図。
【図１７】図１７はＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、（Ａ）図は選択ゲートが無い場合の回路図、（Ｂ）図は選択ゲートが有る場合の回路図。
【図１８】図１８は他のＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、（Ａ）図はグランドアレイ型の回路図、（Ｂ）図は交互グランドアレイ型の回路図。
【図１９】図１９はＤＩＮＯＲ（DIvided NOR ）型ＥＥＰＲＯＭのメモリセルアレイの回路図。
【図２０】図２０はＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図。
【図２１】図２１はこの発明の第４の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図。
【図２２】図２２はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２３】図２３はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２４】図２４はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２５】図２５はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２６】図２６はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２７】図２７はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２８】図２８はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２９】図２９はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３０】図３０はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３１】図３１はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３２】図３２はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３３】図３３はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３４】図３４はこの発明の第５の実施の形態に係るメモリセルの一製造工程における断面図。
【図３５】図３５はこの発明の第５の実施の形態に係るメモリセルの一製造工程における断面図。
【図３６】図３６はこの発明の第５の実施の形態に係るメモリセルの一製造工程における断面図。
【図３７】図３７はこの発明の実施の形態に係るメモリセルを、分解して示した斜視図。
【図３８】従来のメモリセルの断面図。
【符号の説明】
１…Ｐ型シリコン基板、
２…トレンチ、
３…素子分離領域、
４…素子領域、
５…トンネル酸化膜、
６…浮遊ゲート、
７…ＯＮＯ膜、
８…制御ゲート、
９…Ｎ型拡散層、
２２１…平坦部分、
２２２…境界部分。
【発明の属する技術分野】
この発明は、電気的にデータの書き込み／消去が行なわれる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図３８は、従来の不揮発性半導体記憶装置のメモリセルの断面図である。
【０００３】
図３８に示すように、Ｐ型のシリコン基板１０１の所定領域にＬＯＣＯＳ素子分離１０３が形成され、ＬＯＣＯＳ素子分離１０３間に存在する基板１０１の部分が、素子領域１０４を構成している。素子領域１０４上には、トンネル酸化膜１０５が形成されている。トンネル酸化膜１０５上には浮遊ゲート１０６が形成されている。浮遊ゲート１０６上には二酸化シリコン／窒化シリコン／二酸化シリコンの三層からなるＯＮＯ絶縁膜１０７が形成されている。ＯＮＯ絶縁膜１０７上には制御ゲート１０８が形成されている。
【０００４】
次に、図３８に示すメモリセルへのデータ書き込み／データ消去の動作を、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり、説明する。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込み／データ消去の双方にFowler-Nordheim （ＦＮ）電流を使用する。
【０００６】
まず、データ書き込みに際しては、書き込み選択された制御ゲートにＶＰＰ電位、非選択の制御ゲート、および選択ゲートにＶｍ電位をそれぞれ与え、ソース領域、基板１０１を接地する。ドレイン領域の電位は、書き込みデータのレベル“１”、“０”に応じて正の電位、または接地のいずれかに変化させる。
【０００７】
ドレイン領域が接地されたときには、浮遊ゲート６側が正バイアスとなる電位がかかって、トンネル酸化膜１０５にＦＮ電流が流れ、電子が基板１０１側から浮遊ゲート１０５に注入される。
【０００８】
また、データ消去に際しては、消去選択されている全ての制御ゲート、選択ゲート、ドレイン領域、ソース領域をそれぞれ接地し、基板１０１にＶＥＥ電位を与える。
【０００９】
このような電位状態により、基板１０１側が正バイアスとなる電位がかかって、トンネル酸化膜１０５にＦＮ電流が流れ、電子が浮遊ゲート１０６から基板１に放出される。
【００１０】
【発明が解決しようとする課題】
従来のメモリセルでは、制御ゲート１０８〜基板１０１間に印加される電圧によって生ずる浮遊ゲート１０６〜基板１０１間の電界によって、トンネル酸化膜１０５を通過するＦＮ電流の量が決まっていた。このため、例えば書き込み速度を向上させようとすれば、制御ゲート１０８〜基板１０１間に印加する書き込み電圧ＶＰＰを上げ、浮遊ゲート１０６〜基板１０１間の電界をより強くする必要があった。しかしながら、書き込み電圧ＶＰＰを上げると、周辺トランジスタの、特にゲート酸化膜を厚くする必要があり、ＥＥＰＲＯＭの全体的なシュリンクが困難になる。また、書き込み電圧ＶＰＰが高すぎると、ＥＥＰＲＯＭの内部で発生させることが困難となる。
【００１１】
この発明は、上記の事情に鑑み為されたもので、その目的は、制御ゲート〜基板間に印加される書き込み電圧を、従来のメモリセルと同等としたとき、従来のメモリセル以上に書き込み速度が向上する、および書き込み速度を、従来のメモリセルと同等としたとき、書き込み電圧を低下できる不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明の一態様に係る発明では、半導体基板と、前記基板に設けられた素子分離領域と、前記素子分離領域により分離されたメモリセルを形成するための素子領域と、前記素子領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子領域に容量結合される制御ゲートとを含む、電気的に情報の書き替えが可能なメモリセルを複数配列してなるメモリセルアレイを具備する。そして、前記素子領域は、前記浮遊ゲートに対し、曲率を持って対向する一対の凸状の曲面部分と、平坦に対向する平坦部分とを有しながら、前記浮遊ゲートに向かって突出した形状を有し、前記素子領域における一対の凸状の曲面部分の曲率半径の最小値をＲ、前記トンネル絶縁膜の膜厚をｔとしたときに、前記最小値Ｒと前記膜厚ｔとの間で、
【数５】
【数６】
【００１３】
このような一態様に係る発明であると、トンネル絶縁膜が、データ書き込み時、電界集中の生じる一対の凸状の曲面部分を有することで、この部分において、トンネル電流の密度が上がる。この構成により、制御ゲート〜基板間に印加される書き込み電圧を、従来のメモリセルと同等としたとき、従来のメモリセル以上に書き込み速度を向上させることができる。また、書き込み速度を従来と同程度に抑制したならば、書き込み電圧を低下させることができる。
【００１４】
さらに、トンネル絶縁膜が平坦部分を有することで、電界集中部分に集中するトンネル電流を、前記素子領域と前記浮遊ゲートとが平坦に対向する部分に分散させることができる。これにより、電界集中部分に集中するトンネル電流の密度は、トンネル絶縁膜が絶縁破壊されない密度まで低下されている。よって、電界集中部分をトンネル電流が通過しても破壊することがない。
【００１９】
さらに、一態様に係る発明であると、トンネル絶縁膜の絶縁破壊時間ｔBDが、実用上、問題の無い範囲まで向上させることができる。
【００２２】
また、一態様に係る発明であると、トンネル絶縁膜が平坦部分を有することで、電界集中部分に集中するトンネル電流を、素子領域と浮遊ゲートとが平坦に対向する部分に分散させることができる。これにより、電界集中部分に集中するトンネル電流の密度は、トンネル絶縁膜が絶縁破壊されない密度まで低下されている。よって、電界集中部分をトンネル電流が通過しても破壊することがない。
さらに、一態様に係る発明であると、消去特性の劣化を抑制することができる。
【００５４】
さらに、トンネル電流は、トンネル絶縁膜の一部分に、トンネル絶縁膜が破壊されない範囲で集中されるので、トンネル電流を、トンネル絶縁膜中に偏在して流しても、トンネル絶縁膜は、絶縁破壊することがない。
【００５７】
また、一態様に係る発明において、前記メモリセルに、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のうちのいずれか一つを用いる。
【００５８】
このようにすると、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のいずれの不揮発性半導体記憶装置においても、書き込み特性の向上とともに消去特性の劣化の抑制できる。また、メモリセルが、デ−タの書き込みに基板ホットエレクトロンを用いるものであっても、書き込み特性の向上とともに消去特性の劣化を抑制することができる。
【００５９】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施の形態を説明する。この実施の形態においては、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを例にとり、説明する。
【００６０】
図１は、この発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図、図２は断面図で、（Ａ）図は、図１中の２Ａ−２Ａ線に沿う断面図、（Ｂ）図は、図１中の２Ｂ−２Ｂ線に沿う断面図である。
【００６１】
最初に、この発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルの基本的な構造を説明する。
【００６２】
図１、図２に示すように、Ｐ型のシリコン基板（もしくはＰ型ウェル）１には、複数のトレンチ２が互いに並行して形成されている。これらのトレンチ２は、絶縁物により埋め込まれ、埋め込み素子分離領域３を形成している。この実施の形態で述べている埋め込み素子分離領域３は、ＳＴＩ(Shallow Trench Isolation) と呼ばれることもある。また、埋め込まれた絶縁物は、例えば二酸化シリコン（ＳｉＯ2 ）である。埋め込み素子分離領域３間に存在する基板１の部分は、素子領域４を構成する。素子領域４上には、トンネル酸化膜（ＳｉＯ2 ）５が形成されている。トンネル酸化膜５上には浮遊ゲート（ＦＧ）６が形成されている。浮遊ゲート６上には二酸化シリコン（ＳｉＯ2 ）／窒化シリコン（Ｓｉ3 Ｎ4 ）／二酸化シリコン（ＳｉＯ2 ）の三層からなるＯＮＯ絶縁膜７が形成されている。ＯＮＯ絶縁膜７上には制御ゲート（ＣＧ）８が形成されている。
【００６３】
次に、この発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルへのデータ書き込み／データ消去の動作を説明する。
【００６４】
図１、図２では、参照符号ＳがＮ型ソース領域、参照符号ＤがＮ型ドレイン領域、参照符号ＣＧ１〜ＣＧ８が制御ゲート、参照符号ＳＧ１がドレイン側選択ゲート、参照符号ＳＧ２がソース側選択ゲート、参照符号ＢＬがドレイン領域Ｄに接続されるビット線である。図１中に示すビット線コンタクトは、ビット線とドレイン領域Ｄとのコンタクト部分を示している。また、図１に示されない箇所（例えばセルアレイの端など）には、ソース線とソース領域Ｓとのコンタクト部分、すなわちソース線コンタクトもある。また、参照符号９は、選択ゲートトランジスタおよびメモリセルトランジスタを、ソース領域Ｓ〜ドレイン領域Ｄ間に直列に接続するＮ型領域である。
【００６５】
ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込み／データ消去の双方にFowler-Nordheim （ＦＮ）電流が使用される。
【００６６】
まず、データ書き込みに際しては、書き込み選択された制御ゲートＣＧにＶＰＰ電位、非選択の制御ゲートＣＧ、および選択ゲートＳＧ１、ＳＧ２にＶｍ電位をそれぞれ与え、ソース領域Ｓ、基板１は接地する。ドレイン領域Ｄの電位は、書き込みデータのレベル“１”、“０”に応じて正の電位、または接地のいずれかに変化される。特にドレイン領域Ｄが接地されたときには、浮遊ゲート６側が正バイアスとなる電位がかかって、トンネル酸化膜５にＦＮ電流が流れ、電子が基板１側から浮遊ゲート６に注入される。
【００６７】
また、データ消去に際しては、消去選択されている全ての制御ゲートＣＧ、選択ゲートＳＧ１、ＳＧ２、ドレイン領域Ｄ、ソース領域Ｓをそれぞれ接地し、基板１にＶＥＥ電位を与える。このような電位状態により、基板１側が正バイアスとなる電位がかかって、トンネル酸化膜５にＦＮ電流が流れ、電子が浮遊ゲート６から基板１に放出される。
【００６８】
次に、この発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモルセルの構造を、より詳細に説明する。この発明の説明を助けるために、図２（Ａ）に示す断面構造を、素子分離領域３と素子領域４との境界に沿った境界部分２２２と、境界部分２２２間にあって平坦な平坦部分２２１とに、便宜上、分けることにする。
【００６９】
図２（Ａ）に示すように、トレンチ２を埋め込む絶縁物は、基板１の表面よりも後退され、素子領域４は、埋め込み素子分離領域３の表面から突出されている。突出された素子領域４の平坦部分２２１では、基板１の表面を犠牲酸化し、犠牲酸化により形成された犠牲酸化膜（ＳｉＯ2 ）を剥離した後に、トンネル酸化膜５が形成されるので、トンネル酸化膜５は、ほぼ完全な平坦になる。これに対して、境界部分２２２は、丸められている。このため、境界部分２２２では、トンネル酸化膜５は、境界部分２２２の形状に応じた丸みを帯びることになる。浮遊ゲート６は、トンネル酸化膜５の上に形成され、突出された素子領域４を被覆する形状になっている。これにより、浮遊ゲート６は、丸められた境界部分２２２と平坦部分２２１とのそれぞれに対向される。
【００７０】
次に、図２（Ａ）に示すメモリセルに生ずる電界を説明する。
【００７１】
境界部分２２２における素子領域４の曲率半径Ｒは、微視的に考えると、場所によって異なっていると考えられ、一般的に一定値になりづらい。電界は、曲率が最も大きいところ、すなわち曲率半径Ｒが最も小さいところで最も大きくなる。そこで、様々な曲率半径のうち、最小の値のものを曲率半径Ｒと定義し、以下、図２（Ａ）に示すメモリセルに生ずる電界の式を導くことにする。
【００７２】
データ書き込み時、トンネル酸化膜５の厚さをｔとすると、ガウスの定理より、次の式が成り立つ。
【００７３】
【数１９】
（１）式において、電界Ｅedgeは、データ書き込み時（すなわちゲート正バイアス）のときの、境界部分２２２の最大電界であり、電界Ｅflatは、平坦部分２２１の電界である。この（１）式より、曲率半径Ｒを小さくしていくと、電界Ｅedgeは大きくなる。逆に、曲率半径Ｒを大きくしていくと、電界Ｅedgeの値は小さくなって、電界Ｅflatの値に近づいていく。つまり、図２（Ａ）に示すメモリセルでは、平坦部分２２１に生ずる電界より、丸められた境界部分２２２に生ずる電界が大きい。データを書き込む時には、ＦＮ電流を用いて、基板１側から浮遊ゲート６へ電子を注入する。したがって、図２（Ａ）に示すメモリセルでは、書き込み時には、平坦部分２２１に流れるＦＮ電流の密度より、境界部分２２２に流れるＦＮ電流の密度が大きくなる。
【００７５】
図３は、基板〜浮遊ゲート間に生ずる電界を示す図で、（Ａ）図は、図２（Ａ）に示す基板〜浮遊ゲート間に生ずる電気力線を示す図、（Ｂ）図は、図２（Ａ）に示す基板〜浮遊ゲート間のエネルギバンド図である。（Ｂ）図は、特に書き込み時、境界部分２２２に生ずるエネルギバンドを示している。
【００７６】
基板１と制御ゲート８との間に書き込み電圧ＶＰＰを印加したとき、電位差は、トンネル酸化膜５のどの部分でも同じである。これにも関わらず、境界部分２２２にＦＮ電流が集中して流れるのは、境界部分２２２におけるエネルギバンドが曲げられているからである。この様子を、図３（Ｂ）に示す。
【００７７】
図４は、電界Ｅedgeと電界Ｅflatとの比の曲率半径依存性を示す図である。すなわち、（１）式を、図示したものである。なお、図４には、書き込み時の比だけでなく、消去時の比についても示されている。
【００７８】
書き込み時には、曲率半径Ｒが小さくなるに従って、電界集中の度合が強まり、、曲率半径Ｒが大きくなるに従って、電界集中の度合が弱まる傾向がある。消去時も同様な傾向を示すが、曲率半径Ｒが大きくなるに従って、電界集中の度合が弱まる傾向は、書き込み時ほど、大幅に変化するものではない。
【００７９】
このように図２（Ａ）に示すメモリセルは、書き込み時に、次のような効果を得ることができる。
【００８０】
まず、境界部分２２２におけるエネルギバンドが曲げられているので、丸められた境界部分２２２に、ＦＮ電流が集中して流れる。これにより、丸められた境界部分２２２を持たないメモリセルに比べて、書き込み速度が速くなる。また、書き込み速度を同等の速度にするならば、書き込み電圧ＶＰＰを低くすることができる。
【００８１】
ところで、消去時には、電子を、浮遊ゲート６から基板１へ放出するため、書き込み時とは反対に、丸められた境界部分２２２への電界集中は起きない。ＦＮ電流は、主に平坦部分２２１に流れる。電子を放出する先は、ＮＡＮＤ型では基板１のチャネル部であるが、ＮＯＲ型では拡散層であるドレイン領域に電子を放出する。いずれも、ＦＮ電流を使用している。
【００８２】
さて、上記した通り、埋め込み素子分離領域３よりも突出された素子領域４を被覆するようにトンネル酸化膜５および浮遊ゲート６が形成され、書き込み時に素子分離領域３と素子領域４との境界の部分で電界集中が起きると、ＦＮ電流は、電界が集中しているところに、集中して流れる。
【００８３】
図５は、ＦＮ電流の電界依存性を示す図である。
【００８４】
ＦＮ電流は、次の式により表される。
【００８５】
【数２０】
図５に示すように、電界が１ＭＶ／ｃｍ変わるだけで、ＦＮ電流の密度は、２桁上昇する。ＦＮ電流は、このように電界に敏感である。ここで、素子領域４の幅（チャネル幅）をα、境界部分２２２の曲率半径をＲ、トンネル酸化膜５の膜厚をｔとすると、図２（Ａ）に示すメモリセルのトンネル酸化膜５に流れるＦＮ電流の式は、（１）式、（２）式により、次のように示される。
【００８７】
【数２１】
（３）式によれば、例えば素子領域４の幅αが０．４μｍ、境界部分２２２の曲率半径Ｒが１０ｎｍのメモリセルでは、書き込み時に、トンネル酸化膜５を通過する電荷量の９９．５％までが、丸められた境界部分２２２を通過する計算になる。
【００８９】
図６は、書き込み時のＦＮ電流ＩflatとＦＮ電流Ｉedgeとの比の曲率半径依存性を示す図である。
【００９０】
図６には、（３）式の平坦部分２２１に流れるＦＮ電流Ｉflatと、丸められた境界部分２２２に流れるＦＮ電流Ｉedgeとの比と曲率半径Ｒとの関係が、素子領域４の幅（SDG Width ）αをパラメータとしてプロットされている。
【００９１】
図７は、ＦＮ電流の電界依存性を示す図である。
【００９２】
図７には、（３）式そのものを、曲率半径の値（Radius）Ｒをパラメータとしてプロットされている。
【００９３】
図６および図７に示すように、曲率半径Ｒが小さくなるにつれ、丸められた境界部分２２２でのＦＮ電流成分が急激に増えている。
【００９４】
ところで、消去時においても同様の計算で、ＦＮ電流式が決まる。
【００９５】
図８は、消去時のＦＮ電流ＩflatとＦＮ電流Ｉedgeとの比の曲率半径依存性を示す図である。
【００９６】
図８には、平坦部分２２１に流れるＦＮ電流Ｉflatと、丸められた境界部分２２２に流れるＦＮ電流Ｉedgeとの比と曲率半径Ｒとの関係が、素子領域４の幅（SDG Width ）をパラメータとしてプロットされている。
【００９７】
図８に示すように、曲率半径Ｒが小さい値では、ほとんどのＦＮ電流成分が、平坦部分２２１に流れている。
【００９８】
図９は、書き込み時／消去時のＦＮ電流密度の曲率半径依存性を示す図である。
【００９９】
図９には、素子領域４の幅（SDG Width ）が０．２μｍ、トンネル酸化膜５の膜厚Ｔoxが８ｎｍのメモリセルを用い、電界Ｅflatが７ＭＶ／ｃｍのときのものが示されている。書き込み時では、曲率半径Ｒが０．０１μｍ以下になると、ＦＮ電流密度が急激に大きくなる。一方、消去時では、曲率半径Ｒが大きくなるにつれ、少しずつＦＮ電流密度が小さくなっていく。
【０１００】
一般に、トンネル酸化膜の絶縁破壊時間ｔBDは、単位面積当たりの通過電荷量が多くなるにつれて、および印加されている電界が大きくなるにつれて短くなる。そのため、曲率半径Ｒが小さくなり、境界部分２２２での電界がある程度強くなると、メモリセル１個当たりの絶縁破壊時間ｔBDが極端に下がり、実用上使えなくなる。一方、曲率半径Ｒを大きくすれば、絶縁破壊時間ｔBDが極端に悪化しなくなるが、電界集中の効果は下がってくる。したがって、曲率半径Ｒのサイズには，最適な範囲がある。
【０１０１】
以下、曲率半径Ｒの最適な範囲について論ずることにする。
【０１０２】
図１０（Ａ）〜（Ｆ）はそれぞれ、メモリセルの断面図である。（Ａ）図は曲率半径Ｒ＝０．０１μｍのとき、（Ｂ）図は曲率半径Ｒ＝０．０２μｍのとき、（Ｃ）図は曲率半径Ｒ＝０．０４μｍのとき、（Ｄ）図は曲率半径Ｒ＝０．０６μｍのとき、（Ｅ）図は曲率半径Ｒ＝０．０８μｍのときを示している。また、（Ｆ）図は丸められた境界部分２２２を持たず、電界集中が全く利用されないメモリセルの断面図である。このメモリセルは、丸められた境界部分２２２の有無によって、ＦＮ電流の密度がどのように変化するかを調べるために、製作したものである。（Ｆ）図に示すメモリセルは、典型的なメモリセルと比較して、素子分離領域が、埋め込み型か、ＬＯＣＯＳ型かの相違はあるものの、典型的なメモリセルと等価なものである。なお、図１０（Ａ）〜（Ｆ）に示すメモリセルの素子領域４の幅（チャネル幅）は、全て０．２μｍで統一されている。
【０１０３】
まず、図１０（Ｆ）に示すメモリセルでは、書き込み時、消去時のいずれにおいても、トンネル酸化膜５を通過するＦＮ電流の密度は、同じである。図９には、図１０（Ｆ）に示すメモリセルが参照符号“（Ｆ）”および“Flat”により示されている。
【０１０４】
これに対して、図１０（Ａ）〜（Ｅ）に示すメモリセルは、書き込み時、消去時の双方で、トンネル酸化膜５を通過するＦＮ電流の密度が異なる。さらに曲率半径Ｒのサイズによって、そのＦＮ電流の密度の異なり方が変化する。図９には、図１０（Ａ）〜（Ｅ）に示すメモリセルがそれぞれ、参照符号“（Ａ）”、“（Ｂ）”、“（Ｃ）”、“（Ｄ）”および“（Ｅ）”により示されている。
【０１０５】
図９に示すように、素子領域４を、素子分離領域３との境界部分２２２で丸みを持たせて突出させ、かつ突出した素子領域４を被覆するようにトンネル酸化膜５を介して浮遊ゲート６を形成した図１０（Ａ）〜（Ｅ）に示すメモリセルでは、書き込み時、ＦＮ電流の密度が、図１０（Ｆ）に示すメモリセルに比べて高くなる。なお、曲率半径Ｒが大きくなるにつれ、書き込み時にトンネル酸化膜５を通過するＦＮ電流の密度は、少しずつ低下していくが、図１０（Ｆ）に示すメモリセルに比べると、常に高い状態にある。このように、図１０（Ａ）〜（Ｅ）に示すメモリセルでは、書き込み時にＦＮ電流の密度が高まる、という作用がある。ゆえに書き込み特性は向上し、結果として、上記したように書き込み速度が向上する、あるいは書き込み電圧ＶＰＰを低下できる、という重要な効果を得ることができる。
【０１０６】
一方、消去時においては、図１０（Ａ）〜（Ｅ）に示すメモリセルは、曲率半径Ｒが大きくなるにつれ、ＦＮ電流の密度は、図１０（Ｆ）に示すメモリセルに比べて徐々に低くなってくる。これは、上記した通り、書き込み時とは逆に、消去時には、平坦部分２２１にかかる電界Ｅflatが、境界部分２２２にかかる電界Ｅedgeよりも大きくなり、ＦＮ電流が、主に平坦部分２２１を通過するためである。
【０１０７】
図１１は、基板〜浮遊ゲート間のエネルギバンド図である。図１１は、消去時に、境界部分２２２に生ずるエネルギバンドを示している。
【０１０８】
以上の観点から、消去特性の劣化を抑制しつつ、効率良く書き込み特性を向上させるための第１の策とし、素子領域４に、丸められた境界部分２２２とともに平坦部分２２１を形成し、かつ平坦部分２２１に、ある程度の幅を持たせる。この第１の策を具体化するためには、平坦部分２２１に、ある程度の幅を持たせるため、曲率半径Ｒの上限を規定するのが良い。以下、曲率半径Ｒの上限規定の一例である。
【０１０９】
一つのメモリセルの素子領域４の幅をＷ、曲率半径の最小値をＲとしたとき、
【数２２】
の式を満たすように、曲率半径Ｒ（最小値）を設定する。なお、式中のＷは、厳密には曲率半径Ｒの方向と略同一水平方向についての素子領域４の、浮遊ゲート６と対向する部分の幅で定義され、図１０に示すメモリセルでは、チャネル幅に相当する。（４）式に示す１／３という値は、境界部分２２２を通過するＦＮ電流Ｉedgeの電流量と、平坦部分２２１を通過するＦＮ電流Ｉflatの電流量とが、ちょうど逆転する付近に対応している。図８には、電流量が逆転したときの曲率半径Ｒが、曲率半径Ｒcritとして示されている。素子領域４の幅（SDG Width ）が０．２μｍのときには、曲率半径Ｒcritは、６５〜６７ｎｍのところにある。したがって、曲率半径Ｒが、（４）式を満足する範囲内にあれば、消去特性の劣化を抑制しつつ、効率良く書き込み特性を向上させることができる。なお、図８には、素子領域４の幅（SDG Width ）が０．４μｍ、および４μｍのときの曲率半径Ｒcritは示されていないが、その曲線から、曲率半径Ｒが、素子領域４の幅の１／３程度のとき、ＦＮ電流Ｉedgeの電流量と、ＦＮ電流Ｉflatの電流量とが逆転する、と推測できる。
【０１１１】
また、消去特性の劣化を抑制しつつ、効率良く書き込み特性を向上させるための第２の策とし、消去時に、トンネル酸化膜５を通過する単位時間当たりの電荷量を、なるべく多くする。第２の策を具体化するためには、トンネル酸化膜５を通過する電荷の量（単位時間当たり）の下限を規定するのが良い。以下、単位時間当たりの通過電荷の量規定の一例である。
【０１１２】
浮遊ゲート６から基板１へ電子を放出する時の電位差（または平均電界）を等しいことを条件に、トンネル酸化膜５を通過する単位時間当たりの電荷の量をＪ（Ｒ）とし、特に曲率半径Ｒ＝０のとき（例えば図１０（Ｆ）に示すメモリセル）、トンネル酸化膜５を通過する単位時間当たりの電荷の量をＪ（Ｒ＝０）としたときに、
【数２３】
の式を満足するように、通過電荷の量を設定する。（５）式に示すように、消去時に、通過電荷の量が半減しないことを規定することによって、データの一括消去動作に要する合計時間の増加は、実用上、問題のない程度に抑えることができる。これは、データの一括消去動作では、データの消去工程だけでなく、オーバーイレーズを防ぐために、消去選択されたメモリセルのデータを全て統一するデータの書き込み工程があるためである。この発明に係るメモリセルでは、上記したように、書き込み速度を向上できるので、書き込み工程に要する時間を短縮することができる。したがって、単位時間当たりの通過電荷の量が、（５）式を満足する範囲内にあれば、データの一括消去動作の時間の増加は、ほとんど、実用上、問題のない程度に抑えることができる。
【０１１４】
以上、曲率半径Ｒ（最小値）の上限について説明した。次に、曲率半径Ｒの下限について説明する。
【０１１５】
図９に示すように、曲率半径Ｒが小さくなるにつれ、電界集中の度合いが高まってきて、上記した書き込み速度の向上、あるいは書き込み電圧ＶＰＰを下げることができる、という効果を、顕著に得ることができる。しかしながら、電界集中の度合いが高まり過ぎると、絶縁破壊時間ｔBDが急激に悪化し、実使用に耐えることができない程、メモリセルの寿命が短くなることが予想される。
【０１１６】
以上の観点から、書き込み特性の向上を最大限に引き出しつつ、実使用に耐えられるような寿命を持つメモリセルを得ることが望ましい。このためには、曲率半径Ｒの下限を規定するのが良い。以下、曲率半径Ｒの下限規定の一例である。
まず、曲率半径Ｒの値を変えたとき、電界Ｅedgeと電界Ｅflatとの関係を、
【数２４】
の式を満たすようにする。（６）式に示すように、電界Ｅedgeを、電界Ｅflatの１．５倍以下とすることによって、絶縁破壊時間ｔBDの悪化は、最低限度に止めることができる。
【０１１８】
さらに（６）式は、（１）式より、下記の式のように変形することができる。
【０１１９】
【数２５】
（７）式によれば、書き込み特性の向上を最大限に引き出しつつ、実使用に耐えられるような寿命を持つメモリセルを得るための、曲率半径Ｒの下限が規定される。なお、ここでは、トンネル酸化膜５の膜厚が境界部分２２２において、多少不均一である場合でも、式中の膜厚ｔを、素子領域４の平坦部分２２１上における値に設定して何等差支えない。
【０１２１】
図１２はメモリセルの断面図で、（Ａ）図は曲率半径Ｒが上限のときの断面図、（Ｂ）図は曲率半径Ｒが下限のときの断面図である。
【０１２２】
図１２（Ａ）、（Ｂ）に示すメモリセルの素子領域４の幅（チャネル幅）は、全て０．２１μｍ、トンネル酸化膜５の膜厚は８ｎｍである。このようなサイズのメモリセルでは、（４）式から、曲率半径Ｒの上限は７０ｎｍ（図１２（Ａ））、また、（７）式から、曲率半径Ｒの下限は６．５ｎｍ（図１２（Ｂ））となる。なお、一般に曲率半径の最小値Ｒは、メモリセルのチャネル幅やトンネル酸化膜５の膜厚に応じ、３〜１００ｎｍの範囲内で、所望の書き込み特性／消去特性が得られる上限規定、および下限規定を満足するように設定されれば良い。メモリセルのチャネル幅やトンネル酸化膜５の膜厚などは、微細化の要求を損わない範囲で様々に変化される。このようにメモリセルのチャネル幅やトンネル酸化膜５の膜厚が様々に変化されても、曲率半径の最小値Ｒが３ｎｍ〜１００ｎｍ以下の範囲内となるような形状に丸めることで、前記素子領域の上端部の形状を、微細化の要求を損なうことなく、実使用に耐え得るものとすることができる。
【０１２３】
また、曲率半径Ｒの下限は次のようにも規定できる。曲率半径Ｒの値を変えたとき、境界部分２２２を通過する単位時間当たりの電荷量をＱedge（Ｒ）と、平坦部分２２１を通過する単位時間当たりの電荷量をＱflat（Ｒ）との関係を、
【数２６】
の（８）式を満たすようにする。このことによって、絶縁破壊時間ｔBDの悪化は、最低限度に止めることができる。
【０１２５】
すなわち、図６は、境界部分２２２と平坦部分２２１の電流比の曲率半径依存性を示す図であるが。単位時間当たりの通過電荷量は、実は電流と同意である。この図により、曲率半径Ｒが非常に小さくなると、通過電荷量の比が１０5 を越える。これ以上の比になると、境界部分２２２に多量の電流が流れ、絶縁破壊時間までの時間が非常に短くなり、実使用に耐えられなくなる。
【０１２６】
次に、この発明の第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを説明する。
【０１２７】
図１３は、この発明の第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの断面図である。
【０１２８】
実際のメモリセルでは、境界部分２２２の曲率は一定ではなく、ひずんでいるものがある。例えば図１３に示すように、平坦部分２２１の他に、曲率の小さい境界部分２２２1 と、曲率の大きい境界部分２２２2 とが存在するものがある。このようなメモリセルにおいて、平坦部分２２１の電界をＥ0 、境界部分２２２1 の電界をＥ1 、境界部分２２２2 の電界をＥ2 とすると、以下に示す式が成り立つ。
【０１２９】
【数２７】
（９）式に示すように、トンネル酸化膜５中で、電界が最も集中する部分は、境界部分２２２1 であるから、境界部分２２２1 の曲率半径Ｒ1 を、上記した実施の形態の通りの範囲に合わせておけば、境界部分２２２がひずんでいても、問題はない。つまり、複数の曲率半径Ｒ1 、Ｒ2 が存在するときには、曲率半径の小さい方（Ｒ1 ）を、上限規定（４）式および下限規定（７）式などに規定される範囲内に収めれば良い。
【０１３１】
次に、この発明の第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを説明する。
【０１３２】
図１４は、この発明の第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの断面図である。
【０１３３】
上記第１、第２の実施の形態では、埋め込み型の素子分離領域３と、これら素子分離領域３により区画される素子領域４との境界を、境界部分２２２とし、これら境界部分２２２に挟まれた部分を平坦部分２２１と定義した。しかし、電界を集中させるための構造は、このような構造に限らず他の構造とすることもできる。
【０１３４】
第３の実施の形態では、平坦部分と電界が集中される曲面部分とを、曲率半径Ｒの大きさで決定する。なぜならば、電界を集中できる部分と、その集中の度合いは、曲率半径Ｒの大きさによって決定されるからである。
【０１３５】
第３の実施の形態では、平坦部分と電界が集中される曲面部分とを、次の式から定義する。
【０１３６】
まず、電界が集中される曲面となる領域は、曲率半径Ｒの値が、
【数２８】
また、平坦部分となる領域は、曲率半径Ｒの値が、
【数２９】
（１０）式および（１１）式による定義からは、この発明が、埋め込み型の素子分離を用いたセルだけでなく、ＬＯＣＯＳ型の素子分離を用いたセルで、素子領域４に凹凸がある形状にも適用できることが分かる。以下、第３の実施の形態に係る２種類のメモリセルについて説明する。
【０１３９】
図１４は、この発明の第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの第１のメモリセルの断面図である。
【０１４０】
図１４に示すように、埋め込み型の素子分離領域３と、これら素子分離領域３により区画される素子領域４との境界に、境界部分２２２が存在する。しかしながら、境界部分２２２には、丸められた境界部分２２２だけではなく、平坦部分２２１Ｖが存在する。また、境界部分２２２間には、平坦部分２２１Ｈが存在する。
【０１４１】
図１５は、この発明の第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの第２のメモリセルの断面図である。
【０１４２】
図１５に示すように、ＬＯＣＯＳ型の素子分離領域３´と、これら素子分離領域３´により区画される素子領域４との境界には、丸められた境界部分２２２は存在しない。代わりに、素子領域４のほぼ中心に、突出部分２２３が存在する。この突出部分２２３のコーナーは、曲率半径Ｒの曲面となっている。
【０１４３】
図１４および図１５に示すように、平坦部分と電界が集中される曲面部分とは、素子領域４の曲率の大きさによって互いに区別することができる。また、電界が集中される曲面部分の曲率は、上記した曲率半径Ｒによって、決定されれば良い。
【０１４４】
次に、この発明を適用できるＥＥＰＲＯＭについて説明する。
【０１４５】
図１６は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【０１４６】
図１６に示すように、ＮＡＮＤ型ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択ゲートと、互いに直列接続されたメモリセル群と、ソース線側選択ゲートとが、直列に接続される。この発明に係るメモリセルは、上記第１〜第３の実施の形態により説明したように、ＮＡＮＤ型ＥＥＰＲＯＭに用いられるのが、特に好ましい。しかしながら、この発明に係るメモリセルは、ＮＡＮＤ型だけでなく、例えばＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型などにも用いることができる。
【０１４７】
図１７は、ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、（Ａ）図は選択ゲートが無い場合の回路図、（Ｂ）図は選択ゲートが有る場合の回路図である。
【０１４８】
図１７（Ａ）に示すように、ＮＯＲ型ＥＥＰＲＯＭでは、ビット線ＢＬとビット線ＢＬに直交する方向に延びるソース線ＶＳとの間に、一つのメモリセルが直列に接続される。あるいは、図１７（Ｂ）に示すように、ビット線ＢＬとビット線ＢＬに直交する方向に延びるソース線ＶＳとの間に、ビット線側選択ゲートと、一つのメモリセルとが直列に接続される。
【０１４９】
図１８は、他のＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、（Ａ）図はグランドアレイ型の回路図、（Ｂ）図は交互グランドアレイ型の回路図である。
【０１５０】
図１８（Ａ）および（Ｂ）に示すＮＯＲ型ＥＥＰＲＯＭは、グランドアレイ型と呼ばれているものである。グランドアレイ型ＥＥＰＲＯＭでは、ビット線ＢＬと、ビット線ＢＬに並行するソース線ＶＳとの間に、一つのメモリセルが直列に接続される。また、図１８（Ａ）に示すグランドアレイ型では、ビット線ＢＬとソース線ＶＳとがそれぞれ固定であるが、図１８（Ｂ）に示す交互グランドアレイ型ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとをそれぞれ切り換えることができるようになっている。
【０１５１】
図１９は、ＤＩＮＯＲ（DIvided NOR ）型ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【０１５２】
図１９に示すように、ＤＩＮＯＲ型ＥＥＰＲＯＭでは、一つのサブビット線ＢＬと、複数のソース線ＶＳとの間に、メモリセルが並列に接続される。サブビット線ＢＬは、ビット線側選択ゲートを介して、ビット線ＢＬに接続される。
【０１５３】
図２０は、ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【０１５４】
図２０に示すように、ＡＮＤ型ＥＥＰＲＯＭでは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択ゲートと、互いに並列接続されたメモリセル群と、ソース線側選択ゲートとが、直列に接続される。
【０１５５】
この発明に係るメモリセルは、図１６に示すＮＡＮＤ型に限らず、図１７〜図２０に示すＮＯＲ型、グランドアレイ型、ＤＩＮＯＲ型、ＡＮＤ型にも使用することができる。
【０１５６】
なお、ＮＯＲ型、グランドアレイ型、ＤＩＮＯＲ型、ＡＮＤ型では、書き込み時、基板ホットエレクトロンを用いることがある。このような基板ホットエレクトロン方式による書き込みにおいても、境界部分２２２において、より強い電界が発生するので、ＦＮ電流方式による書き込みと同様、書き込み速度の向上を期待できる。
【０１５７】
次に、この発明の第５の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１５８】
図２１は、この発明の第４の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図、図２２〜図３３は、図２１に示す22−22線に沿う断面を、主要な製造工程の順に示した断面図である。
【０１５９】
まず、図２２に示すように、Ｐ型シリコン基板１の表面を酸化し、犠牲酸化膜（ＳｉＯ2 ）２１を形成する。次いで、犠牲酸化膜２１の上に窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積し、シリコン窒化膜２３を形成する。次いで、窒化膜２３の上にホトレジストを塗布する。次いで、塗布されたホトレジストを露光／現像し、将来、トランジスタが形成される素子領域を被覆したホトレジストパターン２５を形成する。
【０１６０】
次いで、図２３に示すように、ホトレジストパターン２５をマスクに用いて、窒化膜２３、犠牲酸化膜２１を順次エッチングし、さらに露出した基板１をエッチングし、トレンチ２を基板１に形成する。次いで、ホトレジストパターン２５を剥離する。
【０１６１】
次いで、図２４に示すように、トレンチ２の内壁表面を酸化する。この酸化は、犠牲酸化膜２１とトレンチ２の側壁とが互いに接する境界部分２２２を丸めるために行う。この酸化は、例えば酸化温度を１０００℃以上とした、一般に高温酸化と呼ばれるプロセスを利用するとともに、酸化雰囲気を希釈雰囲気とすると良い。希釈雰囲気とは、酸素（Ｏ2 ）濃度が、比較的薄いことをいう。これにより、トレンチ２の内壁表面が、高温でゆっくりと酸化され、境界部分２２２を丸めやすくなる。また、図中、参照符号３１は、酸化によって形成されたシリコン酸化膜（ＳｉＯ2 ）を示している。
【０１６２】
次いで、図２５に示すように、基板１の上方に二酸化シリコン（ＳｉＯ2 ）を堆積し、シリコン酸化膜３３を形成する。この工程により、トレンチ２は、酸化膜３３によって埋め込まれる。
【０１６３】
次いで、図２６に示すように、酸化膜３３をポリッシング（またはエッチバック）し、酸化膜３１の表面を平坦にする。酸化膜３は、例えば窒化膜２３の表面が露出されるまで、ポリッシングされ、トレンチ２の内部を埋め込む形状にされる。以下、トレンチ２の内部を埋め込む形状の酸化膜３３は、図２などに対応させて素子分離領域３と示す。
【０１６４】
次いで、図２７に示すように、まず、窒化膜２３を除去する。窒化膜２３は、等方性エッチングによって除去される。この等方性エッチングには、窒化シリコンのエッチング速度が、二酸化シリコンのエッチング速度よりも速いエッチャントが用いられる。なお、窒化膜２３は、例えばＲＩＥ法などの異方性エッチングによって除去されても良い。次いで、犠牲酸化膜２１を除去する。犠牲酸化膜２１は、図２４を参照した工程によって得た境界部分２２２の丸みを破壊しないために、等方性エッチングによって除去される。この等方性エッチングには、二酸化シリコンのエッチング速度が、シリコンのエッチング速度よりも速いエッチャントが用いられる。これにより、基板１の表面が露出された素子領域４と、基板１の表面が酸化膜３３により被覆された素子分離領域３とが完成する。
【０１６５】
次いで、図２８に示すように、露出した基板１の表面（素子領域４）を酸化し、選択ゲートを構成するトランジスタ（および図示せぬ周辺回路を構成するトランジスタ）のゲート酸化膜として最適な膜厚を持つゲート酸化膜（ＳｉＯ2 ）３５を形成する。
【０１６６】
次いで、図２９に示すように、基板１の上方にホトレジストを塗布する。次いで、塗布されたホトレジストを露光／現像し、選択ゲート（および図示せぬ周辺回路）が形成される領域を被覆したホトレジストパターン３７を形成する。次いで、ホトレジストパターン３７をマスクに用いて、ゲート酸化膜３５を除去し、メモリセルが形成される領域において、基板１の表面を露出させる。ゲート酸化膜３５は、図２７を参照した工程と同様、図２４を参照した工程によって得た境界部分２２２の丸みを破壊しないために、等方性エッチングによって除去される。この等方性エッチングには、二酸化シリコンのエッチング速度が、シリコンのエッチング速度よりも速いエッチャントを用いると良い。さらに、この工程においては、素子分離領域３を構成する二酸化シリコンの表面部分の一部をエッチングする。そして、基板１の表面を素子分離領域３の表面から突出させる。特に丸みを有した境界部分２２２が素子分離領域３から露出されるように突出させる。なお、素子分離領域３は全て除去せずに、将来、メモリセルどうしを絶縁するために必要な部分は、トレンチ２の内部に残す。
【０１６７】
次いで、図３０に示すように、露出した基板１の表面（素子領域４）を酸化し、メモリセルを構成するトランジスタ（および図示せぬ周辺回路を構成するトランジスタ）のトンネル酸化膜として最適な膜厚を持つトンネル酸化膜（ＳｉＯ2 ）５を形成する。トンネル酸化膜５は、データの書き込み／消去の際、トンネル電流が通過する絶縁膜となる。例えばこの実施の形態では、トンネル酸化膜５を、基板１の表面に沿って、ゲート酸化膜３５よりも薄く形成し、その膜厚を、電荷の通過を可能にする値に設定する。電荷の通過を可能にする膜厚は、一定のものではなく、周知のように、電界のかかり方によって変化する。
【０１６８】
次いで、図３１に示すように、基板１の上方に、シリコンを堆積し、第１層ポリシリコン膜４１を形成する。次いで、ポリシリコン膜４１に、不純物を注入し、シリコンに導電性を持たせる。この不純物の注入は、必要に応じて行われる。例えばシリコンが、不純物が含有されながら堆積されるようにすれば、不純物の注入の必要はない。
【０１６９】
次いで、図３２に示すように、ポリシリコン膜４１の上に、ホトレジストを塗布し、塗布されたホトレジストを露光／現像し、図示せぬホトレジストパターンを形成する。図示せぬホトレジストパターンには、将来、制御ゲート（ワード線）に沿って隣接するメモリセルどうしで、浮遊ゲートを分離するためのスリットに対応した開孔が設けられている。次いで、図示せぬホトレジストパターンをマスクに用いて、ポリシリコン膜４１をエッチングし、上記制御ゲートに沿って隣接するメモリセルどうしで、浮遊ゲートを分離するためのスリット４３を、ポリシリコン膜４１に形成する。
【０１７０】
次いで、図３３に示すように、ポリシリコン膜４１の上に、二酸化シリコン（ＳｉＯ2 ）、窒化シリコン（Ｓｉ3 Ｎ4 ）、二酸化シリコン（ＳｉＯ2 ）を順に堆積し、二酸化シリコン／窒化シリコン／二酸化シリコンからなる積層絶縁膜７を形成する。この種の積層絶縁膜７は、一般に、ＯＮＯ膜と呼ばれるので、以下、積層絶縁膜をＯＮＯ膜７と称する。ＯＮＯ膜７は、将来、制御ゲートと浮遊ゲートどうしを絶縁しつつ、制御ゲートを、浮遊ゲートを介して基板１と容量結合させる膜となる。次いで、ＯＮＯ膜７の上に、シリコンを堆積し、第２層ポリシリコン膜４７を形成する。次いで、ポリシリコン膜４７に、不純物を注入し、シリコンに導電性を持たせる。この不純物の注入は、必要に応じて行われる。例えばシリコンが、不純物が含有されながら堆積されるようにすれば、不純物の注入の必要はない。次いで、ポリシリコン膜４７の上に、ホトレジストを塗布し、塗布されたホトレジストを露光／現像し、図示せぬホトレジストパターンを形成する。図示せぬホトレジストパターンは、制御ゲートおよび選択ゲートパターンに対応した形を有している。次いで、図示せぬホトレジストパターンをマスクに用いて、第２層ポリシリコン膜４７、ＯＮＯ膜７、第１層ポリシリコン膜４１を順にエッチングし、図２１に示すような平面パターンを有するビット線側（ドレイン側）選択ゲートＳＧ１、ソース側選択ゲートＳＧ２、制御ゲートＣＧ１〜ＣＧ８（８）、浮遊ゲートＦＧ（６）を形成する。なお、この実施の形態の選択ゲートは、一般に積層型選択ゲートと呼ばれる形を有している。選択ゲートを構成する第１層ポリシリコン膜４１、第２層ポリシリコン膜４７は、図示せぬ領域において、互いに電気的に接続され、互いに同電位とされる。
【０１７１】
次に、この発明の第５の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法を説明する。
【０１７２】
この第５の実施の形態に係る製造方法は、境界部分２２２の丸めかたの他の例に関する。よって、第４の実施の形態に係る製造方法と、特に異なっている工程のみを、図面を参照して説明することにする。
【０１７３】
図３４〜図３６は、主要な製造工程の順に示した断面図である。なお、図３４〜図３６は、図２１に示す22−22線に沿う断面である。
【０１７４】
まず、図２２および図２３に示した製造方法に従って、トレンチ２を基板１に形成する。
【０１７５】
次いで、図３４に示すように、犠牲酸化膜２１をエッチングする。このエッチングは等方性で行い、犠牲酸化膜２１を、トレンチ２の側壁から後退させる。この等方性エッチングには、二酸化シリコンのエッチング速度が、シリコンのエッチング速度よりも速いエッチャントが用いられる。
【０１７６】
次いで、図３５に示すように、シリコンの平滑化エッチングをかける。境界部分２２２は、この平滑化エッチングによって、緩やかに丸められる。境界部分２２２の丸め量、すなわち、曲率半径Ｒの大きさは、平滑化エッチングの量によって、調節することができる。ここで、平滑化エッチングとは、シリコンの角をとるエッチングのことで、例えば等方性エッチングが用いられる。
【０１７７】
次いで、図３６に示すように、トレンチ２の内壁表面を酸化する。この酸化は、例えば酸化温度を１０００℃以上とした、一般に高温酸化と呼ばれるプロセスを利用するとともに、酸化雰囲気を希釈雰囲気とすると良い。次いで、基板１の上方に二酸化シリコン（ＳｉＯ2 ）を堆積し、シリコン酸化膜３３を形成し、トレンチ２を、酸化膜３３によって埋め込む。
【０１７８】
以下、図２６〜図３３に示した製造方法に従って、図２１に示すような平面パターンを有するＮＡＮＤ型ＥＥＰＲＯＭを形成する。
【０１７９】
図３７は、この発明の実施の形態に係るメモリセルを、分解して示した斜視図である。
【０１８０】
図３７に示すように、上記第１〜第５の実施の形態により説明したメモリセルは、シリコン基板１の表面に区画されている素子領域４が、素子分離領域３から突出されている。さらに突出した素子領域４と素子分離領域３との境界に沿った境界部分２２２には、トンネル酸化膜５が絶縁破壊されない範囲でトンネル電流が集中するように丸められ、曲面とされている。さらに消去特性を劣化させないために、境界部分２２２間には、平坦部分２２１が設けられ、曲面と曲面とを平面で繋ぐ。そして、素子領域４の表面を、曲面と平面とで構成されるようにする。トンネル酸化膜５は、曲面と平面とで構成される素子領域４の表面に沿って形成されている。浮遊ゲート６は、トンネル酸化膜５を介し、曲面と平面とで構成される素子領域４の表面に対向するように形成されている。ＯＮＯ膜７および制御ゲート８は順次、浮遊ゲート６の表面を覆うように形成されている。
【０１８１】
このような構成を有する上記第１〜第５の実施の形態により説明したメモリセルによれば、トンネル酸化膜５を、曲面と平面とで構成される素子領域４の表面に沿って形成し、浮遊ゲート６を、トンネル酸化膜５を介し、曲面と平面とで構成される素子領域４の表面に対向させることで、トンネル電流を、トンネル酸化膜５中に偏在して流すことができる。
【０１８２】
まず、基板１側から浮遊ゲート６に電子を注入する際には、トンネル電流が、主にトンネル酸化膜５の曲面部分に対向した部分を介して流れ、トンネル電流が曲面部分に集中される。トンネル電流が集中する曲面部分では、制御ゲート８〜基板間１に印加される書き込み電圧ＶＰＰを、図３８に示したような従来のメモリセルと同等としたとき、従来のメモリセル以上に強いトンネル電流が流れる。強いトンネル電流が流れることで、書き込み速度を向上できる。また、書き込み速度を、従来のメモリセルと同等としたときには、従来のメモリセル以上に書き込み電圧を低下できる。
【０１８３】
また、浮遊ゲート６から基板１側に電子を放出する際には、トンネル電流が、主にトンネル酸化膜５の平面部分に対向した部分を介して流れる。このため、素子領域４に、曲面部分の他に平面部分を、上記したように、ある程度設けておくことで、消去特性の劣化を抑制することができる。
【０１８４】
【発明の効果】
以上、説明したように、この発明によれば、制御ゲート〜基板間に印加される書き込み電圧を、従来のメモリセルと同等としたときには、従来のメモリセル以上に書き込み速度が向上する、および書き込み速度を、従来のメモリセルと同等としたときには、従来のメモリセル以上に書き込み電圧を低下できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図。
【図２】図２は断面図で、（Ａ）図は図１中の２Ａ−２Ａ線に沿う断面図、（Ｂ）図は図１中の２Ｂ−２Ｂ線に沿う断面図。
【図３】図３は基板〜浮遊ゲート間に生ずる電界を示す図で、（Ａ）図は図２（Ａ）に示す基板〜浮遊ゲート間に生ずる電気力線を示す図、（Ｂ）図は図２（Ａ）に示す基板〜浮遊ゲート間のエネルギバンド図。
【図４】図４は電界Ｅedgeと電界Ｅflatとの比の曲率半径依存性を示す図。
【図５】図５はＦＮ電流の電界依存性を示す図。
【図６】図６は書き込み時のＦＮ電流ＩflatとＦＮ電流Ｉedgeとの比の曲率半径依存性を示す図。
【図７】図７はＦＮ電流の電界依存性を示す図。
【図８】図８は消去時のＦＮ電流ＩflatとＦＮ電流Ｉedgeとの比の曲率半径依存性を示す図。
【図９】図９は書き込み時／消去時のＦＮ電流密度の曲率半径依存性を示す図。
【図１０】図１０（Ａ）〜（Ｆ）はそれぞれメモリセルの断面図。
【図１１】図１１は基板〜浮遊ゲート間のエネルギバンド図。
【図１２】図１２はメモリセルの断面図で、（Ａ）図は曲率半径Ｒが上限のときの断面図、（Ｂ）図は曲率半径Ｒが下限のときの断面図。
【図１３】この発明の第２の実施の形態に係るメモリセルの断面図。
【図１４】この発明の第３の実施の形態に係る第１のメモリセルの断面図。
【図１５】この発明の第３の実施の形態に係る第２のメモリセルの断面図。
【図１６】図１６はＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図。
【図１７】図１７はＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、（Ａ）図は選択ゲートが無い場合の回路図、（Ｂ）図は選択ゲートが有る場合の回路図。
【図１８】図１８は他のＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図で、（Ａ）図はグランドアレイ型の回路図、（Ｂ）図は交互グランドアレイ型の回路図。
【図１９】図１９はＤＩＮＯＲ（DIvided NOR ）型ＥＥＰＲＯＭのメモリセルアレイの回路図。
【図２０】図２０はＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの回路図。
【図２１】図２１はこの発明の第４の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの平面図。
【図２２】図２２はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２３】図２３はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２４】図２４はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２５】図２５はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２６】図２６はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２７】図２７はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２８】図２８はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図２９】図２９はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３０】図３０はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３１】図３１はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３２】図３２はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３３】図３３はこの発明の第４の実施の形態に係るメモリセルの一製造工程における断面図。
【図３４】図３４はこの発明の第５の実施の形態に係るメモリセルの一製造工程における断面図。
【図３５】図３５はこの発明の第５の実施の形態に係るメモリセルの一製造工程における断面図。
【図３６】図３６はこの発明の第５の実施の形態に係るメモリセルの一製造工程における断面図。
【図３７】図３７はこの発明の実施の形態に係るメモリセルを、分解して示した斜視図。
【図３８】従来のメモリセルの断面図。
【符号の説明】
１…Ｐ型シリコン基板、
２…トレンチ、
３…素子分離領域、
４…素子領域、
５…トンネル酸化膜、
６…浮遊ゲート、
７…ＯＮＯ膜、
８…制御ゲート、
９…Ｎ型拡散層、
２２１…平坦部分、
２２２…境界部分。
Claims (3)
- 半導体基板と、前記基板に設けられた素子分離領域と、前記素子分離領域により分離されたメモリセルを形成するための素子領域と、前記素子領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子領域に容量結合される制御ゲートとを含む、電気的に情報の書き替えが可能なメモリセルを複数配列してなるメモリセルアレイを具備し、
前記素子領域は、前記浮遊ゲートに対し、曲率を持って対向する一対の凸状の曲面部分と、平坦に対向する平坦部分とを有しながら、前記浮遊ゲートに向かって突出した形状を有し、
前記素子領域における一対の凸状の曲面部分の曲率半径の最小値をＲ、前記トンネル絶縁膜の膜厚をｔとしたときに、前記最小値Ｒと前記膜厚ｔとの間で、
かつ、前記素子領域のチャネル幅をＷとしたときに、前記最小値Ｒと前記チャネル幅Ｗとの間に、
- 半導体基板と、前記基板に設けられた素子分離領域と、前記素子分離領域により分離されたメモリセルを形成するための素子領域と、前記素子領域上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートおよび前記トンネル絶縁膜を介して前記素子領域に容量結合される制御ゲートとを含む、電気的に情報の書き替えが可能なメモリセルを複数配列してなるメモリセルアレイを具備し、
前記素子領域は、前記浮遊ゲートに対し、曲率を持って対向する一対の凸状の曲面部分と、平坦に対向する平坦部分とを有しながら、前記浮遊ゲートに向かって突出した形状を有し、
前記素子分離領域は、前記半導体基板に設けられたトレンチ内に埋め込み形成されるとともに、この上方で前記浮遊ゲートは、その端部が前記トレンチ内に埋め込まれて最下面を形成しており、前記素子領域の全表面が、前記浮遊ゲートの最下面を越えて突出した形状を有し、
前記素子領域における一対の凸状の曲面部分の曲率半径の最小値をＲ、前記トンネル絶縁膜の膜厚をｔとしたときに、前記最小値Ｒと前記膜厚ｔとの間で、
かつ、前記素子領域のチャネル幅をＷとしたときに、前記最小値Ｒと前記チャネル幅Ｗとの間に、
- 前記メモリセルは、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型のうちのいずれか一つが用いられていることを特徴とする請求項１及び請求項２いずれか一項に記載の不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17041196A JP3710880B2 (ja) | 1996-06-28 | 1996-06-28 | 不揮発性半導体記憶装置 |
| US08/884,555 US5889304A (en) | 1996-06-28 | 1997-06-27 | Nonvolatile semiconductor memory device |
| KR1019970028330A KR100289976B1 (ko) | 1996-06-28 | 1997-06-27 | 불휘발성반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17041196A JP3710880B2 (ja) | 1996-06-28 | 1996-06-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022403A JPH1022403A (ja) | 1998-01-23 |
| JP3710880B2 true JP3710880B2 (ja) | 2005-10-26 |
Family
ID=15904435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17041196A Expired - Fee Related JP3710880B2 (ja) | 1996-06-28 | 1996-06-28 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5889304A (ja) |
| JP (1) | JP3710880B2 (ja) |
| KR (1) | KR100289976B1 (ja) |
Families Citing this family (75)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3424898B2 (ja) * | 1997-09-17 | 2003-07-07 | 松下電器産業株式会社 | 不揮発性半導体記憶装置の書き換え方法 |
| US6266280B1 (en) * | 1998-06-30 | 2001-07-24 | Hyundai Electronics Industries Co., Ltd. | Method of programming nonvolatile semiconductor device at low power |
| JP3725708B2 (ja) | 1998-09-29 | 2005-12-14 | 株式会社東芝 | 半導体装置 |
| JP4105353B2 (ja) * | 1999-07-26 | 2008-06-25 | 財団法人国際科学振興財団 | 半導体装置 |
| US6198658B1 (en) * | 1999-10-08 | 2001-03-06 | Hyundai Electronics America, Inc. | High density flash memory architecture with columnar substrate coding |
| US6376877B1 (en) * | 2000-02-24 | 2002-04-23 | Advanced Micro Devices, Inc. | Double self-aligning shallow trench isolation semiconductor and manufacturing method therefor |
| JP4592193B2 (ja) * | 2001-02-06 | 2010-12-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6369422B1 (en) | 2001-05-01 | 2002-04-09 | Atmel Corporation | Eeprom cell with asymmetric thin window |
| JP2003068894A (ja) * | 2001-08-29 | 2003-03-07 | Sharp Corp | 半導体記憶装置およびその形成方法 |
| KR100475081B1 (ko) * | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | Sonos형 eeprom 및 그 제조방법 |
| CN100438045C (zh) * | 2003-01-22 | 2008-11-26 | Nxp股份有限公司 | 制造半导体器件阵列的方法 |
| JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| DE10320874B4 (de) * | 2003-05-09 | 2014-01-09 | Qimonda Ag | Integrierter Halbleiterspeicher mit einem Transistor verringerter Gate-Oxiddicke |
| JP3845073B2 (ja) | 2003-05-27 | 2006-11-15 | 株式会社東芝 | 半導体装置 |
| US7812375B2 (en) | 2003-05-28 | 2010-10-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| KR100843244B1 (ko) | 2007-04-19 | 2008-07-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US6909151B2 (en) * | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| DE10333549B3 (de) * | 2003-07-23 | 2005-01-13 | Infineon Technologies Ag | Charge-Trapping-Speicherzelle |
| TWI253746B (en) * | 2003-10-24 | 2006-04-21 | Fujitsu Ltd | Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same |
| EP1704595A2 (de) * | 2003-12-19 | 2006-09-27 | Infineon Technologies AG | Steg-feldeffekttransistor-speicherzellen-anordnung und herstellungsverfahren |
| US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| KR100520846B1 (ko) * | 2004-05-11 | 2005-10-12 | 삼성전자주식회사 | 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법 |
| US7579280B2 (en) * | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| JP4759944B2 (ja) | 2004-07-07 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| TWI246166B (en) * | 2004-07-08 | 2005-12-21 | Powerchip Semiconductor Corp | Flash memory cell and fabricating method thereof |
| JP2006041354A (ja) * | 2004-07-29 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7250651B2 (en) * | 2004-08-19 | 2007-07-31 | Infineon Technologies Ag | Semiconductor memory device comprising memory cells with floating gate electrode and method of production |
| US7233201B2 (en) * | 2004-08-31 | 2007-06-19 | Micron Technology, Inc. | Single-ended pseudo-differential output driver |
| US7422946B2 (en) * | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| KR100645053B1 (ko) | 2004-12-28 | 2006-11-10 | 삼성전자주식회사 | 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법 |
| US7518196B2 (en) * | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) * | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| TWI259585B (en) * | 2005-03-21 | 2006-08-01 | Powerchip Semiconductor Corp | Split gate flash memory and manufacturing method thereof |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) * | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| JP2007027502A (ja) * | 2005-07-19 | 2007-02-01 | Renesas Technology Corp | 半導体装置 |
| US7402875B2 (en) * | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US7560335B2 (en) | 2005-08-30 | 2009-07-14 | Micron Technology, Inc. | Memory device transistors |
| US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US20070090416A1 (en) * | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US20070090408A1 (en) * | 2005-09-29 | 2007-04-26 | Amlan Majumdar | Narrow-body multiple-gate FET with dominant body transistor for high performance |
| JP2007115773A (ja) * | 2005-10-18 | 2007-05-10 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| KR100731069B1 (ko) | 2005-12-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법 |
| JP2007251132A (ja) * | 2006-02-16 | 2007-09-27 | Toshiba Corp | Ｍｏｎｏｓ型不揮発性メモリセル、不揮発性メモリおよびその製造方法 |
| JP4817984B2 (ja) * | 2006-06-20 | 2011-11-16 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| KR100764745B1 (ko) | 2006-08-31 | 2007-10-08 | 삼성전자주식회사 | 반원통형 활성영역을 갖는 반도체 장치 및 그 제조 방법 |
| JP2008071827A (ja) * | 2006-09-12 | 2008-03-27 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| KR100810414B1 (ko) * | 2006-10-31 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 제조 방법 |
| US7851848B2 (en) * | 2006-11-01 | 2010-12-14 | Macronix International Co., Ltd. | Cylindrical channel charge trapping devices with effectively high coupling ratios |
| US8642441B1 (en) * | 2006-12-15 | 2014-02-04 | Spansion Llc | Self-aligned STI with single poly for manufacturing a flash memory device |
| US20080157225A1 (en) * | 2006-12-29 | 2008-07-03 | Suman Datta | SRAM and logic transistors with variable height multi-gate transistor architecture |
| US20080197402A1 (en) * | 2007-02-16 | 2008-08-21 | Samsung Electronics Co., Ltd. | Methods of Forming Nonvolatile Memory Devices and Memory Devices Formed Thereby |
| KR100869232B1 (ko) | 2007-06-14 | 2008-11-18 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
| US7968407B2 (en) | 2007-06-14 | 2011-06-28 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor memory devices |
| JP2009016615A (ja) * | 2007-07-05 | 2009-01-22 | Toshiba Corp | 半導体記憶装置 |
| JP2009049287A (ja) | 2007-08-22 | 2009-03-05 | Funai Electric Advanced Applied Technology Research Institute Inc | スイッチング素子、スイッチング素子の製造方法及びメモリ素子アレイ |
| KR20090047774A (ko) * | 2007-11-08 | 2009-05-13 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| EP2070533B1 (en) * | 2007-12-11 | 2014-05-07 | Apoteknos Para La Piel, s.l. | Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis |
| JP2008193107A (ja) * | 2008-02-18 | 2008-08-21 | Toshiba Corp | 半導体装置の製造方法 |
| KR20090091560A (ko) * | 2008-02-25 | 2009-08-28 | 삼성전자주식회사 | 플래쉬 메모리 소자 및 그 제조방법 |
| JP5491705B2 (ja) * | 2008-05-22 | 2014-05-14 | 株式会社東芝 | 半導体装置 |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| KR20100081633A (ko) | 2009-01-06 | 2010-07-15 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그의 제조방법 |
| US20120286344A1 (en) * | 2011-05-12 | 2012-11-15 | Lee Changhyun | Non-volatile memory devices and methods of forming the same |
| JP5624567B2 (ja) * | 2012-02-03 | 2014-11-12 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155172A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| JPH0878542A (ja) * | 1994-08-31 | 1996-03-22 | Toshiba Corp | 不揮発性半導体装置 |
| JPH0888285A (ja) * | 1994-09-17 | 1996-04-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1996
- 1996-06-28 JP JP17041196A patent/JP3710880B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-27 US US08/884,555 patent/US5889304A/en not_active Expired - Fee Related
- 1997-06-27 KR KR1019970028330A patent/KR100289976B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5889304A (en) | 1999-03-30 |
| KR980006412A (ko) | 1998-03-30 |
| KR100289976B1 (ko) | 2001-10-24 |
| JPH1022403A (ja) | 1998-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3710880B2 (ja) | 不揮発性半導体記憶装置 | |
| US5949101A (en) | Semiconductor memory device comprising multi-level logic value of the threshold voltage | |
| US7282762B2 (en) | 4F2 EEPROM NROM memory arrays with vertical devices | |
| KR101764626B1 (ko) | 수직 메모리에서의 부동 게이트 메모리 셀들 | |
| US7166513B2 (en) | Manufacturing method a flash memory cell array | |
| US6891262B2 (en) | Semiconductor device and method of producing the same | |
| KR100636064B1 (ko) | 반도체 기억 장치 | |
| US20190355824A1 (en) | Split-gate flash memory, method of fabricating same and method for control thereof | |
| US7492002B2 (en) | Non-volatile memory device with a select gate electrode and a control gate electrode formed on a floating gate | |
| JP4762118B2 (ja) | 不揮発性半導体記憶装置 | |
| US5434813A (en) | Semiconductor memory device and manufacturing method of the same | |
| JP2000311992A5 (ja) | ||
| JP2007519257A (ja) | Ｈｉｇｈ−Ｋ材料とゲート間プログラミングとを使用する不揮発性メモリ・セル | |
| JP2001085546A (ja) | 不揮発性半導体記憶装置及びその消去方法 | |
| KR20070099549A (ko) | 높은 결합률을 갖는 자체-정렬 트랜치 채우기 | |
| US20060063331A1 (en) | Nonvolatile memory devices with trenched side-wall transistors and method of fabricating the same | |
| JP2008530771A (ja) | 多重データを保存するための電気的に書換え可能な非揮発性メモリセル及びその製造方法 | |
| JP2008098313A (ja) | 半導体記憶装置 | |
| US20080142870A1 (en) | Nonvolatile semiconductor memory | |
| JP3762385B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH1154633A (ja) | 不揮発性半導体記憶装置 | |
| US20080048244A1 (en) | Nonvolatile memory, nonvolatile memory array and manufacturing method thereof | |
| US20090321806A1 (en) | Nonvolatile memory with floating gates with upward protrusions | |
| JPH0878542A (ja) | 不揮発性半導体装置 | |
| JP2005149617A (ja) | 不揮発性半導体メモリ装置およびその動作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050715 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050811 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090819 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |