KR20070099549A - 높은 결합률을 갖는 자체-정렬 트랜치 채우기 - Google Patents
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Abstract
고밀도 집적회로 내에 활성 영역을 분리시키기 위해 자체-정렬 트랜치 채우기가 제공된다. 깊고 좁은 트랜치는 활성 영역들 사이에서 기판 안으로 에칭된다. 이 트랜치는 실리콘 다이옥사이드와 같은 적당한 유전체를 성장시킴으로써 채워진다. 옥사이드는 트랜치를 채우기 위해 기판으로부터 성장하고 그리고 상기 트랜치보다 더 큰 폭 및 깊이의 옥사이드를 제공하기 위해 기판 안으로 성장한다. 예를 들어 NAND 타입 플래시 메모리 시스템에 대한 저장 소자들은 NAMD 스트링 활성 영역을 형성하기 위해 에칭의 일부로서 또는 이후에 상기 트랜치를 형성하기 위해 기판을 에칭함으로써 제조될 수 있다. 이것은 분리 트랜치들 사이에 NAND 스트링 활성 영역의 정렬을 확실하게 할 수 있다. 유전체 성장 프로세스는 자기-제한적이기 때문에, 에칭 프로세스로부터 만들어진 개방 영역은 상기 활성 영역들 사이에서 유지될 수 있다. 이후 형성된 게이트간 유전체 층과 제어 게이트 층은 제어 게이트들과 플로팅 게이트들 사이에 측벽 결합을 제공하기 위해 개방 영역을 채울 수 있다.
트랜치, 자체 정렬, 결합률, 활성 영역
Description
본 발명의 실시예들은 비휘발성 메모리와 같은 고밀도 반도체 디바이스 및 고밀도 반도체 디바이스 내의 활성 영역과 컴포넌트들을 분리시키는 시스템 및 방법에 관한 것이다.
집적 회로는 공통 기판을 공유하는 다수의 분리된 디바이스를 전기적으로 연결함으로써 구성된다. 다수의 디바이스들이 공통 기판 상에 또는 공통 기판 내에 형성되는 경우, 분리 기술(isolation technology)을 사용하여 개별적인 디바이스들을 분리시키는 것이 필요하다. 집적 회로의 밀도가 계속 증가함에 따라, 디바이스들을 분리시키기 위해 가용한 공간은 감소하는 경향이 있다. 감소된 디바이스의 크기로 인해, 디바이스 간 기생 전류 및 전하가 더 문제가 될 수 있으며, 집적 회로 제조에 있어 분리 기술이 매우 중요한 요소가 된다.
예를 들어, 플래시 메모리와 같은 비휘발성 반도체 메모리 디바이스들 내에서, 많은 개별 저장 소자들은 메모리 어레이를 형성하기 위해 공통 기판으로부터 구성된다. 이러한 개별 저장 소자들은 분리 기술을 사용하여 서로 분리되어야 한다. 플래시 메모리 시스템의 일 실시예에서, NAND 구조가 사용된다. NAND 구조는 두 개의 선택 게이트들 사이에 샌드위치(sandwich)된, 직렬로 배열된 다수의 트랜지스터들을 포함한다. 선택 게이트들과 직렬로 배열된 트랜지스터들은 NAND 스트링(string)으로 언급된다. 분리 기술은 일반적으로 디바이스 제조 프로세스 동안 사용되어 공통 기판을 공유하는 인접 NAND 스트링들 사이에 전기적 분리를 제공한다.
NAND 플래시 메모리 및 다른 타입의 반도체 디바이스 내에서 디바이스들을 분리하기 위한 수많은 기술이 존재한다. LOCOS(LOCal Oxidation of Silicon) 기술에서, 옥사이드는 기판 표면 상에서 성장되거나 증착되며, 이후 상기 옥사이드 층 위에 나이트리드 층이 증착된다. 소정의 분리 영역을 노출시키고 소정의 활성 영역을 덮기 위해 이 층들을 패터닝(patterning) 한 이후, 트랜치(trench)는 이 층들 및 기판의 일부분 안으로 에칭된다. 그 다음 옥사이드는 상기 노출된 영역 상에서 성장된다. 성장된 옥사이드는 일반적으로 활성 영영들 안으로의 옥사이드의 침식(encroachment)(종종 새부리(bird's beak)로 언급됨)을 일으키는 증착된 나이트리드 아래에서 성장한다. 이러한 침식은 실리콘 내에 스트레스(stresses)를 일으키고 결국은 결함(defect)을 발생시킨다. 더욱이, 침식은 디바이스 구성을 위한 가용한 활성 영역을 감소시키고, 이것은 집적 회로 내에서 달성될 수 있는 밀도를 제한한다. 더욱이, LOCOS 기술은 정렬 문제를 일으킬 수 있는데, 이것은 디바이스의 플로팅 게이트(floating gate)를 제조하는데 사용되는 전도성 층과 같은 층들을 형성하기 전에 트랜치가 형성되기 때문이다.예를 들어, 후속적으로 형성되는 플로팅 게이트 물질은 두 개의 소정 트랜치들 사이에 적당하게 정렬할 수 없다.
활성 영역 안으로 침식을 감소시키기 위해 SWAMI(SideWAll-Masked Isolation)와 같은 기술을 사용함으로써 이러한 프로세스들을 개선할 수 있다. SWAMI에서, 옥사이드의 침식 및 새부리의 형성을 감소시키기 위해, 옥사이드를 형서하기 전에, 나이트리드가 트랜치 벽 상에 형성된다. 이러한 프로세스가 종래 LOCOS를 개선시키고 있지만, 트랜치 내의 나이트리드가 산화 동안 활성 영역 안으로 침식을 일으키며 일어난다. 이 기술은 또한 트랜치의 구석(corners)에서 과도한 스트레스를 가져오는데, 이것은 그 영역 내에 옥사이드 성장이 억제되기 때문이다. 더욱이, 트랜치들은 앞서 언급된 정렬 문제를 일으키는 디바이스 제조 전에 형성된다.
따라서, 앞서 확인된 종래 기술에서의 단점을 극복하고, 고밀도 반도체 집적 회로 내에서 효과적으로 디바이스들을 분리시킬 수 있는 분리 기술이 필요하다.
고밀도 집적 회로 내의 활성 영역들을 분리시키기 위한 자체-정렬 트랜치 채우기가 제공된다. 깊고 좁은 트랜치가 활성 영역들 사이에서 기판 안으로 에칭된다. 이 깊고 좁은 트랜치는, STI(Shallow Trench Isolation)와 같은 다른 기술들에 의해 요구되는 만큼 많은 측면 기판 영역을 점유하지 않고, 활성 영역들 사이에 효과적인 분리 영역을 형성할 수 있다. 이 트랜치는 실리콘 다이옥사이드(dioxide)와 같은 적당한 유전체를 성장시킴으로써 채워진다. 이 유전체는 상기 트랜치를 채우기 위해 기판으로부터 성장하고 그리고 상기 트랜치보다 더 큰 폭 및 깊이의 유전체를 제공하기 위해 기판 안으로 성장한다. 예를 들어, NAND 타입의 플래시 메모리 시스템에 대한 저장 소자들은, NAND 스트링 활성 영역들을 형성하기 위해 에칭의 일부로서 또는 에칭 이후, 트랜치를 형성하기 위해 상기 기판을 에칭함으로써 제조될 수 있다. 이 기술은 종래 기술(예를 들어, LOCOS)과 대조를 이루고, 종래 기술에서는 트랜치가 NAND 스트링 활성 영역과 같은 디바이스 활성 영역 전에 형성된다. 이것은 분리 트랜치들 사이의 NAND 스트링 활성 영역들의 정렬을 확실하게 할 수 있다. 유전체 성장 프로세스는 자기-제한적(self-limiting)이기 때문에, 에칭 프로세스로부터 만들어진 개방 영역은 스택(stack)들 사이에서 유지될 수 있다. 후속적으로 형성된 게이트 간 유전체 층 및 제어 게이트 층은 개방 영역을 채울 수 있어 제어 게이트들과 플로팅 게이트들 사이의 측벽 결합(sidewall coupling)을 제공할 수 있다. 트랜치들을 채우기 위해 증착을 사용하는 종래 기술에 있어서, NAND 스트링 활성 영역들 사이의 영역은 트랜치에 대해 증착되는 유전체로 채워지고, 그래서 제어 게이트는 수직 방향으로 단지 플로팅 게이트 위에 놓인다. 이러한 종래 구성에서는 측벽 결합이 있을 수 없다.
일 실시예에서, 비휘발성 메모리 디바이스를 제조하는 방법이 제공되며, 이 방법은 기판 위에 제 1 유전체 층을 형성하는 단계, 그리고 상기 제 1 유전체 층 위에 제 1 전도성 층을 형성하는 단계를 포함한다. 이러한 층들을 형성한 이후에, 상기 방법은, 상기 제 1 전도성 층의 제 1 부분과 상기 전도성 층의 제 2 부분 사이에서 상기 기판 내에 트랜치를 정의하기 위해, 상기 제 1 전도성 층, 상기 제 1 유전체 층, 및 상기 기판의 적어도 일부분을 통과하여 에칭함으로써 계속된다. 상기 트랜치는 유전체 물질을 성장시킴으로써 채워진다. 그 다음으로 상기 방법은 상기 제 1 전도성 층 위에 제 2 유전체 층을 형성하고, 그리고 상기 제 2 유전체 층 위에 제 2 전도성 층을 형성함으로써 계속된다.
또 다른 실시예에서, 비휘발성 메모리 디바이스가 제공되고, 상기 비휘발성 메모리 디바이스는 기판과 상기 기판 위에 형성된 제 1 유전체 층과, 집적 회로의 저장 소자들의 제 1 그룹에 대한 플로팅 게이트들을 형성하기 위해 세분화되는 제 1 부분 및 상기 집적 회로의 저장 소자들의 제 2 그룹에 대한 플로팅 게이트들을 형성하기 위해 세분화되는 제 2 부분을 갖는 제 1 전도성 층과, 그리고 상기 제 1 전도성 층의 상기 제 1 부분과 상기 제 2 부분 사이에서 상기 기판 내에 에칭된 트랜치를 포함한다. 이 트랜치는 성장된 유전체로 채워진다. 이 회로는 또한 상기 제 1 전도성 층의 상기 제 1 부분 및 상기 제 2 부분 위에 형성된 제 2 유전체 층과, 그리고 상기 제 2 유전체 층 위에 형성된 제 2 전도성 층을 포함한다. 상기 제 2 전도성 층은 저장 소자들의 상기 제 1 그룹 및 저장 소자들의 상기 제 2 그룹에 대한 제어 게이트들을 형성한다. 상기 제 2 층은 상기 집적 회로의 워드 라인을 형성하기 위해 세분화된다.
또 다른 실시예에서, 비휘발성 메모리를 제조하는 방법이 제공되고, 상기 비휘발성 메모리를 제조하는 방법은 제 1 NAND 스트링 활성 영역과 제 2 NAND 스트링 활성 영역 사이에서 기판 안에 분리 트랜치를 형성하는 단계를 포함한다. 상기 제 1 NAND 스트링 활성 영역과 상기 제 2 NAND 스트링 활성 영역은 각각 제 1 유전체 부분과 제 1 전도성 부분을 포함한다. 상기 제 1 NAND 스트링 활성 영역 및 상기 제 2 NAND 스트링 활성 영역의 상기 제 1 유전체 부분과 상기 제 1 전도성 부분은 상기 분리 트랜치 전에 형성된다. 상기 방법은 또한 상기 제 1 NAND 스트링 활성 영역을 상기 제 2 NAND 스트링 활성 영역으로부터 분리시키기 위해, 성장된 유전체 물질로 상기 트랜치를 채우는 단계를 포함한다.
본 발명의 다른 특징, 양상 및 목적은 본 명세서와 도면 및 특허청구범위를 검토함으로써 알 수 있다.
도 1은 NAND 스트링의 평면도이다.
도 2는 도 1에 도시된 NAND 스트링의 등가 회로도이다.
도 3은 세 개의 NAND 스트링을 도시한 회로도이다.
도 4는 본 발명의 일 실시예에 따라 제조될 수 있는 플래시 메모리 셀의 일 실시예의 2차원 블록도이다.
도 5는 본 발명의 일 일시예에 따라 제조될 수 있는 두 개의 NAND 스트링의 네 개의 워드 라인 긴 부분들의 쌍을 도시한 3차원 도면이다.
도 6A 내지 도 6H는 본 발명의 일 실시예에 따른 제조 프로세스의 다양한 단계에서의 일 실시예에 따른 NAND 스트링 스택을 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 플래시 메모리 셀들을 제조하는 방법의 순서도이다.
도 8은 본 발명을 실시하는데 사용될 수 있는 메모리 시스템의 일 예를 나타낸 블록도이다.
도 9는 메모리 어레이의 체계(organization)의 예를 도시한다.
도 10은 비휘발성 메모리 디바이스들을 프로그래밍하기 위한 프로세스의 일 실시예를 나타낸 순서도이다.
도 11은 비휘발성 메모리 디바이스들을 판독하기 위한 프로세스의 일 실시예를 도시한 순서도이다.
도 1은 하나의 NAND 스트링를 도시한 평면도이다. 도 2는 그 등가 회로이다. 실시예에 따른 트랜치 분리 기술이 설명을 목적으로 비휘발성 플래시 메모리 및 NAND 타입 메모리에 관하여 제공된다. 그러나, 본 발명의 기술분야에서 통상의 기술을 가진 자들은 설명되는 이 기술이 이러한 것에만 한정되는 것이 아니라 다양한 타입의 집적 회로들을 제조하기 위한 많은 제조 프로세스에서 이용될 수 있다는 것을 알 수 있다.
도 1 및 도 2에서 도시된 NAND 스트링은 직렬로 연결되고 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 샌드위치된 네 개의 트랜지스터(100, 102, 104, 및 106)를 포함한다. 선택 게이트(120)는 NAND 스트링을 비트 라인(126)에 연결한다. 선택 게이트(122)는 NAND 스트링을 소스 라인(128)에 연결한다. 트랜지스터(100, 102, 104, 및 106) 각각은 제어 게이트와 플로팅 게이트를 포함한다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 포함한다. 제어 게이 트(100CG)는 워드 라인(WL3)에 연결되고, 제어 게이트(102CG)는 워드 라인(WL2)에 연결되고, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되고, 그리고 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다.
주의할 것으로서, 도 1 및 도 2가 NAND 스트링 내에 네 개의 메모리 셀들을 보여주고 있지만, 네 개의 트랜지스터를 사용하는 것은 단지 예시로서 제공되는 것이다. NAND 스트링은 네 개의 메모리 셀보다 더 적거나 혹은 네 개의 메모리 셀보다 더 많은 메모리 셀을 가질 수 있다. 예를 들어, 일부 NAND 스트링은 여덟 개의 메모리 셀, 16 메모리 셀, 32 메모리 셀, 등을 포함할 수 있다.
NAND 구조를 사용하는 플래시 메모리 시스템에 대한 일반적인 구조는 몇 개의 NAND 스트링을 포함한다. 예를 들어, 도 3은 많은 NAND 스트링을 갖는 메모리 어레이의 세 개의 NAND 스트링(202, 204, 및 206)을 보여준다. 도 3의 NAND 스트링들 각각은 두 개의 선택 트랜지스터들과 네 개의 메모리 셀들을 포함한다. 각 스트링은 그 선택 트랜지스터(예를 들어, 선택 트랜지스터(230) 및 선택 트랜지스터(250))에 의해 소스 라인에 연결된다. 선택 라인(SGS)은 소스 사이드 선택 게이트를 제어하는데 사용된다. 다양한 NAND 스트링들이 선택 트랜지스터(220, 240, 등)에 의해 각각의 비트 라인에 연결되며, 이것은 선택 라인(SGD)에 의해 제어된다. 각 워드 라인(WL3, WL2 WL1, 및 WL0)은 셀들의 열을 형성하는 각 NAND 스트링 상의 하나의 메모리 셀의 제어 게이트에 연결된다. 예를 들어, 워드 라인(WL2)은 메모리 셀(224, 244, 및 252)에 대한 제어 게이트에 연결된다. 도시된 바와 같이, 각 비트 라인과 각 NAND 스트링은 메모리 셀들의 어레이의 열(column)을 포함할 수 있다. NAND 구조에서, 관련 저장 소자들과 개별 NAND 스트링들은 분리 기술을 사용하여 서로 분리될 필요가 있다.
도 4는 실시예들에 따라 제조될 수 있는, 도 1 내지 도 3에 도시된 바와 같은 플래시 메모리 셀의 일 실시예의 2-차원 블록도이다. 도 4의 메모리 셀은 P-기판, N-웰(well), 및 P-웰을 포함하는 3중 웰을 포함한다. P-기판 및 N-웰은 도면을 간단히 하기 위해 도 4에서는 도시되지 않았다. P-웰(320) 내에, N+ 도핑 영역(324)이 존재하고, 이것은 메모리 셀에 대한 소스/드레인 영역의 역할을 한다. N+ 도핑 영역(324)이 소스 영역 또는 드레인 영역으로 표시되는 것은 다소 임의적이다. 따라서, N+ 도핑 소스/드레인 영역(324)은 소스 영역, 드레인 영역, 또는 둘 모두를 나타내는 것으로 고려될 수 있다.
N+ 도핑 영역(324) 사이에 채널(322)이 존재한다. 채널(322) 위에 제 1 유전체 영역 또는 층(330)이 존재한다. 유전체 층(330) 위에 메모리 셀의 플로팅 게이트를 형성하는 전도성 영역 또는 층(332)이 존재한다. 플로팅 게이트는, 판독 또는 바이패스(bypass) 동작과 관련된 저전압 동작 조건 하에서, 제 1 유전체 층(330)에 의해 채널(322)로부터 전기적으로 절연/분리된다. 플로팅 게이트(332) 위에 제 2 유전체 영역체 영역 또는 층(334)이 존재한다. 유전체 층(334) 위에 메모리 셀의 제어 게이트를 형성하는 제 2 전도성 층(336)이 존재한다. 다른 실시예에서, 다양한 층들이 상기 설명된 층들 안에 산재(intersperse)될 수 있거나 상기 설명된 층들에 더해질 수 있다. 예를 들어, 하드 마스크(hard mask)와 같은 추가적인 층들이 제어 게이트(336) 위에 놓여 질 수 있다. 유전체(330), 플로팅 게이트(332), 유전 체(334) 및 제어 게이트(336)는 함께 스택을 형성한다. 메모리 셀들의 어레이는 이러한 스택들을 많이 가질 수 있다.
터널링(tunneling) 기반의 EEPROM(Electrically Erasable Programmable Read-Only Memory) 또는 플래시 메모리 디바이스 내에 프로그래밍을 하는 경우, 프로그램 전압은 일반적으로 제어 게이트에 인가되고, 그리고 비트 라인은 접지(ground)된다. 채널로부터의 전자들은 유전체(330)를 가로질러 전자 터널로서 플로팅 게이트 안으로 주입된다. 유전체(330)는 종종 터널 유전체 또는 터널 옥사이드로 언급된다. 전자들이 플로팅 게이트(332) 내에 축적되는 경우, 플로팅 게이트는 음으로 대전(charge)되고, 그리고 메모리 셀의 임계 전압(threshold voltage)은, 하나 이상의 데이터 비트의 저장소를 나타내기 위해 미리 결정된 임계 전압 분포들 중 하나까지 상승 된다. 일반적으로, 제어 게이트에 인가된 프로그램 전압은 일련의 펄스들로서 인가된다. 이 펄스들의 크기는 소정의 스텝 크기만큼 각각 연속적인 펄스로 증가 된다.
앞서 설명된 바와 같이, 반도체-기반의 집적 회로를 구성하는 경우, 개별 디바이스들 사이를 분리해야 할 필요가 있다. 플래시 메모리의 경우, 도 4에 도시된 바와 같은 선택 메모리 셀들을 저장소 어레이의 다른 메모리 셀들과 전기적으로 분리할 필요가 있다. 도 5는 더 큰 플래시 메모리 어레이의 부분으로서 제조될 수 있는 두 개의 일반적인 NAND 스트링(302 및 304)의 3차원 블록도이다. 도 5는 스트링(302 및 304) 상의 네 개의 메모리 셀들을 도시한다. 그러나, 네 개의 메모리 셀보다 많거나 적은 메모리 셀들이 사용될 수 있다. NAND 스트링의 메모리 셀들 각각 은 도 4에 관하여 상기 설명된 바와 같이 스택을 갖는다. 도 5는 또한 P-웰(320) 아래의 N-웰(326), NAND 스트링을 따르는 비트 라인 방향, 및 NAND 스트링에 수직인 워드 라인 방향을 도시한다. N-웰(336) 아래의 P-타입 기판은 도 5에서 도시되지 않았다. 일 실시예에서, 제어 게이트들은 워드 라인들을 형성한다. 워드 라인을 가로지르는 전도성 층(336)의 연속적인 층이 형성되는데, 이것은 그 워드 라인 상의 각 디바이스에 대해 공통 워드 라인 또는 제어 게이트를 제공하기 위해서이다.
도 5에 도시된 바와 같이 NAND 스트링을 포함하여, NAND 기반의 비휘발성 메모리 시스템을 제조하는 경우, 인접 스트링들 사이를 전기적으로 분리시킬 필요가 있다. 예를 들어, NAND 스트링(302)은 독립적인 전기적 특징을 갖는 별개의 디바이스를 제공하기 위하여 NAND 스트링(304)으로부터 전기적으로 분리되어야 한다. NAND 스트링(304) 상의 메모리 셀로부터 NAND 스트링(302) 상의 메모리 셀들의 분리는, 일반적으로 인접 메모리 셀들 사이의 기생 전류 및 전하를 억제하거나 막기 위해 스트링들 사이에 전기적 장벽을 제공함으로써 달성된다.
도 5에 도시된 실시예에 있어서, NAND 스트링(302)은 개방 영역 혹은 보이드(void)(306)에 의해 NAND 스트링(304)으로부터 분리된다. 일반적인 NAND 구성에서, 유전체 물질은 인접 NAND 스트링들 사이에 형성되고, 그리고 개방 영역(306)의 그 위치에 존재한다. 앞서 설명된 바와 같이, 많은 종래 기술들은 예를 들어 LOCOS 프로세스를 사용하여 각 메모리 셀에 대한 스택들을 형성하기 전에 유전체 분리 영역을 형성하는 것을 포함한다.
전기적 분리를 제공하는 능력은 종종 필드 스레시홀드(field threshold)에 의해 측정된다. 이 필드 스레시홀드는 특별한 분리 기술이 견딜 수 있는 전하 혹은 전류의 양을 나타낸다. 예를 들어, 분리 영역은 10 볼트 필드 스레시홀드를 제공할 수 있어, 양단 간의 10 볼트의 전하를 견딜 수 있다. 많은 현대의 비휘발성 플래시 메모리 디바이스에서, 회로 내의 전하 레벨은 계속 증가하고 있다. 디바이스 치수가 감소함에 따라, 채널 영역에 대한 플로팅 게이트의 영향은 감소할 수 있다. 이러한 작은 치수를 갖는 비휘발성 플래시 메모리 디바이스를 적당하게 프로그래밍하기 위해, 높은 프로그램 전압이 제어 게이트에 인가된다. 예를 들어, 많은 비휘발성 플래시 메모리 디바이스에 있어서, 20 볼트 또는 그 이상의 프로그램 전압이 인가될 수 있다. 따라서, NAND 스트링들 사이에, 디바이스 내에 존재하는 최대 예측 전압 레벨과 같거나 그보다 큰 필드 스레시홀드 레벨을 제공할 필요가 있다. 디바이스들 내에 전하 레벨이 더 높아지는 것에 더하여, 디바이스 치수의 감소는, 디바이스들을 분리시키기 위한 디바이스 내의 영역이 더 작다면, 디바이스들 사이의 전기적 분리를 더 어렵게 한다. 도 5를 보면, NAND 스트링(302 및 304)이 서로 함께 점점 더 가깝게 제조됨에 따라, 그 들 사이의 효과적인 분리를 제공하는 것이 더 어렵다.
도 6A 내지 도 6H는 일 실시예에 따라 집적 회로 내의 활성 영역들 사이에 분리 영역을 형성하기 위한 연속 프로세스를 도시한다. 도 7은 도 6A 내지 도 6H에서 도시된 바와 같이 비휘발성 메모리 디바이스의 제조 동안 분리 영역을 형성하기 위한 프로세스를 도시한 순서도이다. 도 6A 내지 도 6H 및 도 7은 NAND 플래시 메모리 디바이스에 관한 특정 예를 도시한다. 그러나, 본 발명의 기술분야에서 통상 의 기술을 가지는 자들은 본 명세서에서 설명된 기술들이 여러 타입의 반도체 디바이스에 대해 쉽게 확장될 수 있으며 수많은 타입의 제조 프로세스와 통합될 수 있다는 것을 알 수 있다. 도 6A 내지 도 6H에서, 비트 라인 방향은 페이지에 관해서 페이지의 안과과 밖을 향하는 방향이고, 반면에 워드 라인 방향은 페이지에 관해서 왼쪽에서 오른쪽으로 향하는 방향이다.
도 6A는 기판(300)을 도시하며, 이 기판(300) 상에 그리고 이 기판(300) 내에 다수의 비휘발성 NAND-타입 플래시 메모리 디바이스가 제조될 수 있다. 기판(300)은 일반적인 기판을 나타내기 위해 사용되지만, 다양한 실시예들에 있어 적절하게 그 안에 형성된 P-웰 및/또는 N-웰을 포함할 수도 있다. 예를 들어, P-웰 및 N-웰은 도 4 및 도 5에 도시된 바와 같이 기판(300) 내에 형성될 수 있다.
도 7의 단계(402)에서, 기판(300)을 포함하는 삼중 웰의 주입 및 관련 어닐링이 수행된다. 삼중 웰의 주입 및 어닐링 이후에, 유전체 층(330)은 단계(404)에서 기판(300) 위에 형성된다. 유전체(330)는 저장 소자들의 터널 옥사이드를 형성할 수 있다. 유전체 층(330)은 다양한 실시예들에 있어서 옥사이드 또는 다른 적당한 유전체 물질을 포함할 수 있다. 유전체 층(330)은 공지된 화학적 기상 증착(Chemical Vapor Deposition, CVD) 프로세스, 금속 유기 CVD 프로세스, 물리적 기상 증착(Physical Vapor Deposition, PVD) 프로세스, 원자 층 증착(Atomic Layer Deposition, ALD) 프로세스를 사용하여 증착될 수 있고, 열 산화 프로세스를 사용하여 성장될 수 있고, 혹은 또 다른 적당한 프로세스를 사용하여 형성될 수 있다. 일 실시예에 있어서, 유전체(330)의 두께는 약 70-100 옹스트롬(angstroms)이다. 그러나, 본 발명의 여러 실시예들에 따라서는 더 두껍거나 더 얇은 층들이 사용될 수 있다. 추가적으로(그리고 임의적으로), 유전체 층(330)을 형성하기 위해, 다른 물질들이 유전체 위에 증착될 수 있고, 유전체 아래에 증착될 수 있고, 혹은 유전체 내에 통합될 수 있다.
단계(406)에서, 제 1 전도성 층(332)(예를 들어, 폴리실리콘)이 터널 옥사이드 층의 상부에 증착된다. 제 1 전도성 층(332)은 제조되는 스트링의 메모리 디바이스에 대한 플로팅 게이트를 포함한다. 일 실시예에서, 전도성 층(332)은 상기 설명된 바와 같이 공지된 프로세스들을 사용하여 증착된 폴리실리콘이다. 다른 실시예에서, 다른 전도성 물질들이 사용될 수 있다. 일 실시예에서, 전도성 층(332)의 두께는 약 500 옹스트롬이다. 그러나, 500 옹스트롬보다 더 두껍거나 더 얇은 전도성 층들이 실시예에 따라 사용될 수 있다.
플로팅 게이트 층을 증착시킨 후에, 나이트리드 층(340)은 단계(408)에서 증착되고, 그리고 단계(410)에서 옥사이드 층(342)이 증착된다. 이러한 옥사이드 층 및 나이트리드 층은 이후 수행되는 다양한 단계들에 대한 희생적인(sacrificial) 층의 역할을 한다. 옥사이드 층 및 나이트리드 층 모두는 공지된 프로세스를 사용하여 형성될 수 있고, 그리고 각 층은 약 400 옹스트롬의 두께를 가질 수 있다. 그러나, 이러한 층들 각각의 두께는 다양한 실시예에 따라서는 400 옹스트롬 보다 크거나 작을 수 있다. 층(330, 332, 340, 및 342)은 복수의 디바이스들을 형성하는데 사용되는 예비적(preliminary) NAND 스트링 활성 영역 층이다. 복수의 NAND 스트링은 이러한 층들을 출발 층으로 사용하여 구성될 수 있다.
층(330, 332, 340, 및 342)이 형성된 이후, 하드 마스크가 옥사이드 층(342) 위에 증착되어(단계(412)), 디바이스의 개별 NAND 스트링들을 정의하는 프로세스를 시작할 수 있고, 이 옥사이드 층 위에 하드 마스크를 증착시킨 이후, NAND 스트링이 될 영역 위에 포토레지스트의 스트립(strip)을 형성하기 위해, 포토리소그래피가 사용될 수 있다. 포토레지스트의 스트립들을 형성한 이후, 노출된 마스크 층들이 예를 들어 비등방성 플라즈마 에칭을 사용하여 에칭될 수 있다.
단계(414)에서, 옥사이드 층, 나이트리드 층, 및 플로팅 게이트 층이 개별 NAND 스트링 활성 영역(380, 382, 및 384)을 형성하기 위해 포토레지스트와 마스크를 사용하여 에칭된다. 이러한 프로세스의 결과는 도 6B에서 도시된다. 도 6B는 메모리 디바이스에 대한 개별 NAND 스트링이 될 세 개의 개별 예비적 NAND 스트링 활성 영역을 형성하기 위한 에칭 이후의, 플로팅 게이트 층(332), 나이트리드 층(340), 및 옥사이드 층(342)을 도시한다. 이 세 개의 NAND 스트링 활성 영역들은 워드 라인 방향에서 서로 인접해 있다.
NAND 스트링 활성 영역을 정의한 이후, 옥사이드 층은 각각 정의된 스트링에 대한 측벽 스페이서들의 형성을 시작하기 위해, 노출된 표면 상에 증착된다(단계(416)). 옥사이드를 증착시킨 이후, 각 NAND 스트링에 대한 제 1 측벽 스페이서 층(344)을 형성하기 위해 기판(300)으로부터 다시 에칭된다. 유전체(330)는 또한 스페이서의 바깥쪽 및 예비적 활성 영역 사이 내에서의 기판(300)의 이러한 영역들을 노출시키기 위해 에칭된다. 도 6C는 증착되고 에칭된 이후의 옥사이드 스페이서 층(344)을 도시한다.
옥사이드 스페이서 층(344)을 증착시키고 그리고 에칭한 이후, 나이트리드 층은 마찬가지로 제 2 측벽 스페이서 층(346)을 형성하기 위해 증착되고 에칭된다(단계(418)). 도 6C는 또한 나이트리드 스페이서 층(346)을 형성하기 위한 증착 및 에칭 이후의 스택을 도시한다. 더불어, 층(344 및 346)은 각 NAND 스트링 스택의 각 측벽 상에 측벽 스페이서를 형성한다. 측벽 스페이서들은, 메모리 디바이스 내의 인접 NAND 스트링들 사이에 형성되는 트랜치의 폭을 좁게 하기 위해 수행되는 트랜치 에칭 단계에 대한 마스크의 역할을 한다. 예를 들어, NAND 스트링 활성 영역(380) 상의 측벽 스페이서 및 NAND 스트링 활성 영역(382) 상의 인접 측벽 스페이서는 활성 영역들(380 및 382) 사이에 트랜치를 정의하는 데 사용된다.
측벽 스페이서들을 형성한 이후에, 인접 NAND 스트링들 사이에 분리 영역 형성을 시작하도록, 좁고 깊은 트랜치가 기판(300) 안으로 에칭된다(단계(420)). 도 6D는 트랜치(350)를 형성하기 위한 에칭 이후의 기판을 도시한다. 트랜치(350)는 인접 NAND 스트링 활성 영역들 사이에서 에칭된다. 이 트랜치는 트랜치의 하부를 향해 더 좁아지는 경사진 벽을 갖는다. 에칭 전의 측벽 스페이서(층(344 및 346))의 형성으로 인해, 트랜치의 폭은 종래 기술을 사용하여 형성된 트랜치에 비하여 더 좁을 수 있다. 일 실시예에서, 트랜치(230)는 상부에서 약 300 옹스트롬의 폭과 약 2,000 옹스트롬의 깊이를 갖는다. 그러나, 본 발명의 기술분야에서 통상의 기술을 가지는 자들은 또한 다른 치수의 디바이스들이 다양한 실시예들에 따라 구성될 수 있다는 것을 이해할 수 있다. 도 6D에 도시된 바와 같이, 옥사이드 층(342)은 에칭 프로세스에 대한 희생적인 층의 역할을 한다. 옥사이드 층(342)의 두께는 에 칭 프로세스 동안 감소된다.
좁은 트랜치를 형성함으로써, NAND 스트링들의 간격을 더 가깝게 할 수 있어, 전체 디바이스 치수 크기를 감소시킬 수 있다. 매우 깊은 트랜치가 사용되기 때문에, 높은 필드 스레시홀드가 얻어질 수 있고, 반면에 좁은 트랜치 폭을 유지할 수 있다. 도 6A 내지 도 6H에 도시된 바와 같이, 트랜치를 사용하여 분리 영역에 의해 달성될 수 있는 필드 스레시홀드의 양은 트랜치의 폭/높이 비율에 의해 정의되는 가로세로 비율(aspect ratio)에 따라 다르다. 여러 실시예들에 따르면, 디바이스 치수 크기를 줄이기 위해 깊고 좁은 트랜치가 사용되며, 반면에 적당한 가로세로 비율이 또한 유지된다. 따라서, 높은 필드 스레시홀드는 디바이스 치수를 감소시키면서 유지될 수 있다. 앞서 설명된 바와 같이, 측벽 스페이서(층(344 및 346))를 사용함으로써 좁은 트랜치를 형성할 수 있고, 반면에 마스크의 역할을 할 수도 있다. 옥사이드 및 나이트리드 층은 인접 나이트리드 스페이서 층들 사이에 에칭을 한정시키기는 역할을 한다. 트랜치의 상부는, 각 옥사이드 스페이서 층 및 각 나이트리드 층의 폭에 두 배와 같은 양에 의해, 인접 NAND 스트링들 사이의 공간보다 더 좁다.
주의할 사항으로서, 트랜치(350)를 에칭하기 전에 플로팅 게이트 층(332)을 형성함으로써, 종래 기술(플로팅 게이트 층을 형성하기 전에 분리 영역을 형성함)에서 존재할 수 있는 오정렬(mis-alignment) 문제를 피할 수 있다. 플로팅 게이트 층이, 트랜치를 형성하기 위해 먼저 형성되고 기판과 함께 에칭되기 때문에, 트랜치는 인접 NAND 스트링 상의 메모리 셀들의 플로팅 게이트들 사이에 적당하게 정렬 된다. 트랜치가 먼저 형성되는 종래 기술에서, 소정의 분리 영영들 사이에 플로팅 게이트 층을 적당하게 형성하기 위해 세심한 주의가 필요했다. 부정확한 성장 및 증착 프로세스는 플로팅 게이트가 분리 영역들 사이에 적당하게 위치되지 않도록 할 수 있다. 본 명세서의 실시예들에 따르면 이러한 경우는 없는데, 왜냐하면 플로팅 게이트를 형성한 이후에 에칭함으로써, 플로팅 게이트가 정확하게 트랜치들 사이 안에 위치되기 때문이다.
트랜치(350)를 형성한 이후에, 트랜치는, 트랜치의 하부 및 측면으로부터 옥사이드 또는 다른 적당한 유전체 물질(예를 들어, 나이트리드)을 열적으로 성장시킴으로써 (그리고/또는 증착시킴으로써) 채워져, 실질적으로 성장된 옥사이드로 트랜치를 채운다(단계(422)). 이 트랜치는 실리콘 기판으로부터 옥사이드를 성장시키기 위한 공지된 열 성장(thermal growth) 기술을 사용하여 채워질 수 있다. 예를 들어, 실리콘 기판을 혼합물을 함유하고 있는 산소에 노출시키는 것은 실리콘의 산화를 일으키고, 그리고 트랜치 안에 실리콘-다이옥사이드를 형성시킨다. 실리콘-다이옥사이드는 트랜치의 하부와 트랜치의 측벽들 각각 모두로부터 성장한다. 이 성장 프로세스는 자기-제한적이다. 이 트랜치는 초기에 그 부분에서 더 좁은 폭으로 인해 하부로부터 채워지고, 그리고 옥사이드가 성장됨에 따라 점진적으로 하부 및 측면으로부터 채워진다. 이것은 프로세스가 자기-제한적이 되도록 한다. 트랜치가 하부 및 측면으로부터 채워짐에 따라, 후속 성장은 채워지지 않은 노출된 부분에 집중되어 빠르게 이루어진다. 따라서, 트랜치 채우기 옥사이드의 균일한 성장이 예측될 수 있다. 일 실시예에서, 단계(422)는 화학적 기상 증착 및 옥사이드 성장의 조합을 포함할 수 있다. 예를 들어, 작고 얇은 옥사이드 층은, 실리콘 기판 및 후속적으로 성장된 옥사이드 사이에 완충물(cushion)을 형성하기 위해, 트랜치의 측벽 및 하부를 따라 증착될 수 있다. 트랜치의 벽 및 하부를 따라서 이 얇은 층을 형성한 후에, 옥사이드는 앞서 설명된 바와 같이 트랜치를 완전히 채우기 위해 성장될 수 있다.
트랜치의 모양 때문에 그리고 자기-제한적인 성장 프로세스를 사용하기 때문에, 트랜치가 증착 프로세스를 사용하여 채워지는 경우 일반적으로 존재하는 트랜치 하부 가까이에서의 키홀 보이드(keyhole void)(옥사이드 내의 홀)가 없다. 옥사이드가 성장하고 그리고 먼저 하부로부터 트랜치를 채우기 때문에, 종래 기술에서의 프로세스와 같이 트랜치의 상부에서의 부적절한 옥사이드 증착으로 인해, 보이드가 생성되지 않는다.
도 6E는 트랜치(350) 내의 옥사이드(352)를 열적으로 성장시킨 것의 결과를 도시한다. 옥사이드(352)는 트랜치(350) 각각을 채우고, 그리고 트랜치의 상부를 넘어 확장하는데 대략 제 1 전도성 층(330)의 하부 레벨까지 확장한다. 주의할 사항으로서, 실리콘 다이옥사이드의 최종 폭 및 깊이는 원래 에칭된 트랜치(350)보다 더 넓고 더 깊다. 최종 폭 및 깊이는, 트랜치의 측벽 및 하부로부터 트랜치 안으로 성장한 실리콘 다이옥사이드로 인한 것이고, 또한 트랜치의 측벽 및 하부로부터 기판(300) 자체로 성장한 실리콘 다이옥사이드로 인한 것이다. 설명된 바와 같이, 이것은 결과적으로 기판 안으로 에칭된 초기 트랜치보다 더 넓고 더 깊은 옥사이드가 생기게 한다. 예를 들어, 각 트랜치의 상부에서의 옥사이드의 폭은 인접 NAND 스트 링 활성 영역들 사이의 공간 모두를 실질적으로 포괄하도록 확장한다. 도 6D에 되시된 트랜치의 상부를 정의하기 위해 300 옹스트롬의 폭이 에칭되는 일 실시예에 있어서, 트랜치의 상부에서의 유효 옥사이드 폭은 옥사이드를 성장시킨 이후 약 600 옹스트롬에 도달할 수 있다. 추가적으로, 2000 옹스트롬 깊이의 트랜치가 약 2200 옹스트롬까지 옥사이드 성장에 의해 확장될 수 있다.
성장된 옥사이드로 분리 트랜치(350)를 형성하고 채운 이후에. 습식 에칭 프로세스가 나이트리드 층(340), 옥사이드 층(342)의 남아있는 어떤 부분, 그리고 옥사이드 층(344) 및 나이트리드 층(346)으로 형성된 측 벽을 제거하기 위해 사용된다(단계(424)). 단계(424)는 도 6F에 도시된 바와 같이, 각 NAND 스트링 활성 영역의 플로팅 게이트 층의 상부 및 측면을 노출시킨다.
플로팅 게이트 층(332)을 노출시킨 이후에, 단계(426)에서, 제 2 유전체 층이 플로팅 게이트 층(332)의 에칭된 부분들 사이 안에 그리고 에칭된 부분들 위에 형성된다. 제 2 유전체 층은 각 스트링의 개별 저장 디바이스에 대한 게이트 간 유전체를 형성한다. 일 실시예에 따르면, 제 2 유전체 층은 다수의 개별 유전체 물질 층으로 형성된다. 예를 들어 도 6G에 도시된 바와 같이, 유전체 층은 제 1 옥사이드 층(362), 제 2 나이트리드 층(360), 및 제 3 옥사이드 층(364)(옥사이드 층(364)은 나이트리드 층(360)의 바깥쪽에 도시되지만, 도면에 도시된 어떤 실질적인 두께는 없음)으로 형성될 수 있다. 산소/질소/산소(Oxygen/Nitrogen/Oxygen) 층으로 구성된 유전체는 종종 ONO 유전체로 언급된다. 제 2 유전체 층의 전체 깊이는 대략 290 옹스트롬이 될 수 있다. 예를 들어, 옥사이드 층(362)은 약 120 옹스트롬 이 될 수 있고, 나이트리드 층(360)은 약 120 옹스트롬이 될 수 있으며, 그리고 제 2 옥사이드 층(364)은 약 50 옹스트롬이 될 수 있다. 다른 실시예에 있어서, 제 2 유전체 층은 290 옹스트롬 보다 더 크거나 또는 더 작을 수 있고, 그리고 개별 층들은 특정 치수보다 더 크거나 더 작을 수 있으며, 대안적인 물질로 형성될 수 있다. 일 실시예에서, 옥사이드 층 및 나이트리드 층 각각을 화학적 기상 증착과 같은 프로세스를 사용하여 증착함으로써 유전체 층이 형성된다. 이 유전체 층은 공지된 고밀도화 기술을 사용하여 고밀도화될 수 있다. 120 옹스트롬 옥사이드, 120 옹스트롬 나이트리드, 및 50 옹스트롬 옥사이드 층의 조합은 약 140 옹스트롬의 유효 ONO 두께를 갖는다.
제 2 유전체 층을 형성한 이후에, 제 2 전도성 층(370)은 단계(428)에서의 구조의 노출된 영역 위에 증착된다. 일 실시예에서, 전도성 층(370)은 폴리-실리콘이고, 그리고 다수의 비휘발설 메모리 셀에 대한 제어 게이트를 형성한다. 일 실시에에서, 폴리-실리콘 층(370)은 제 2 유전체 층의 상부로부터 약 2000 옹스트롬의 깊이까지 증착된다. 도 6H에 도시된 바와 같이, 폴리-실리콘 층(370)은 유전체 층(370) 위에 증착되고, 또한 각 NAND 스트링의 플로팅 게이트들 사이의 영역(366)을 채우기 위해, 인접 NAND 스트링 활성 영역들 사이 안에 증착된다. 예를 들어, 폴리-실리콘 층(370)은 NAND 스트링 활성 영역(380)과 NAND 스트링 활성 영역(382) 사이의 영역을 채운다. 제어 게이트 층은 세 개의 측면 즉, 플로팅 게이트의 상부 및 양쪽 측벽 상의 플로팅 게이트 층을 둘러싼다(그리고 제 2 유전체 층에 의해 제어 게이트 층으로부터 분리된다). 제어 게이트로부터 플로팅 게이트까지의 최종 결 합력(coupling force)은 세 개의 결합 요소를 포함한다. 제 1 요소는 제어 게이트 층의 하부와 플로팅 게이트 층의 상부 사이의 결합으로부터 유도된다. 제 2 요소 및 제 3 요스는 제어 게이트 층의 측벽 부분과 스택의 플로팅 게이트의 두 개의 측벽 사이의 결합으로부터 유도된다.
제 1 플로팅 게이트 층은 트랜치를 형성하기 전에 증착되기 때문에, 플로팅 게이트는 앞서 설명된 바와 같이 두 개의 트랜치들 상이에서 정렬된다. 이로 인해, 제 2 유전체 층은 각 플로팅 게이트 위에 자체-정렬되고, 따라서 각각 형성된 셀에서 일관된 결합을 제공한다. 트랜치를 형성하기 위해, 플로팅 게이트 층을 관통하여 그리고 기판 안으로 에칭이 이루어지기 때문에, 플로팅 게이트의 일관된 이격(spacing) 및 정렬을 만들 수 있다. 따라서, 제어 게이트 층은 각 플로팅 게이트 주위에 일관적으로 형성되고, 이것은 각 디바이스에 대해 일관된 결합 특성을 이끌어 낸다. 플로팅 게이트 층이 잘못 정렬되는 종래 선행 기술에 있어서, 후속적으로 형성된 제어 게이트 층은 각 플로팅 게이트 주위에 일관적으로 형성될 수 없다. 이로 인해 셀들 간의 결합 특성이 서로 다르다.
이 시점에서, 실시예들에 따른, 트랜치 분리 기술을 사용함으로써 달성되는 몇가지 추가적인 특징들에 살펴보는 것이 유용하다. 도 6G에 도시된 바와 같이, 제 2 유전체 층을 형성한 이후에 NAND 스트링 활성 영역들 각각의 사이에 틈(366)이 존재한다. 트랜치를 채우기 위해 화학적 기상 증착을 사용하는 종래 기술에 있어서, 옥사이드는 트랜치 안으로 증착되고, 또한 다른 어떤 노출된 층 위에 증착된다. 예를 들어, 만약 트랜치 안에 화학적으로 증착된 옥사이드로 트랜치를 채우기 전에, 플로팅 게이트 층(332)이 증착된다면, 옥사이드는 도 6E 및 도 6F에서 도시된 바와 같이 트랜치를 채우고, 또한 트랜치의 상부 위로 확장하고, 그리고 플로팅 게이트 층(332) 각각 위로 확장한다. 옥사이드는 도 6G에 도시된 바와 같이 영역(366)과 같은 틈 영역을 채운다. 이러한 프로세스는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)를 사용하여, 증착된 옥사이드를 평탄화 하고 그리고 적어도 플로팅 게이트 층(332)의 높이까지 증착된 옥사이드(그리고 다른 어떤 물질)를 다시 에칭한다. 화학적 기계적 연마 프로세스는 선택적으로 스택 사이의 에칭을 할 수 없다. 따라서, 옥사이드의 상부는 플로팅 게이트 층(332)의 상부와 같은 정도이고 대등하다. 따라서, 도 6G에 도시된 바와 같이 NAND 스트링들 사이에 어떠한 틈도 생성될 수 없다. 제 2 유전체 층(예를 들어, 층(360, 362, 및 364))의 후속 증착은 단지 플로팅 게이트 층의 상부에 이러한 유전체 층을 증착한다. 따라서, 후속적으로 증착된 제어 게이트 층은, 도 6H에 도시된 바와 같이, 플로팅 게이트들 사이 안에서가 아니라, 단지 플로팅 게이트 위로 확장한다. 각각의 플로팅 게이트에 대한 제어 게이트의 영향은 층들 각각의 대향 표면(opposing surface) 영역에 의해 조절되기 때문에, 이것은 달성가능한 결합률을 제한한다. 제어 게이트로부터 플로팅 게이트로의 결합력은 단지 한 방향(제어 게이트 층의 하부로부터 플로팅 게이트 층의 상부로)으로 확장한다. 따라서, 이러한 경우에 결합률은 단지 제어 게이트의 하부 표면 면적 및 플로팅 게이트의 상부 표면 면적에 비례한다. 이 결합률은 플로팅 게이트 층의 두께(지면에 관하여 상부에서 하부까지)에의해 영향을 받지 않거나 또는 플로팅 게이트 층의 두께로부터 이득을 볼 것이다.
그러나, 도 6H에 도시된 실시예들에 있어서, 폴리-실리콘 층은 플로팅 게이트 층 위에 증착되고, 또한 플로팅 게이트 층의 인접 부분들 사이 안에 증착된다. 따라서, 플로팅 게이트에 대한 제어 게이트의 제어는 상부 대 하부 결합률로 인해 플로팅 게이트의 상부의 상부 표면 면적에 의해 조절되고, 그리고 측벽 결합률로 인해 폴리-실리콘 층(370)의 두께에 의해 조절된다.
예를 들어, 만약 에칭 이후에 플로팅 게이트 층(332)의 각 부분이 λ의 폭과 두께 T를 가지고 있다면, 제어 게이트가 수직 방향에서 단지 플로팅 게이트 위에 놓이는 선행 기술에서 달성되는 결합은 λ와 곱해지는 어떤 상수와 같다. 그러나, 만약 본 발명의 실시예들에 따른 기술들이, 도 6H에 도시된 바와 같이, 제어 게이트 층이 플로팅 게이트 층 위에 형성되고 또한 개별 NAND 스트링 활성 영역들 사이에 형성되도록 사용된다면, 결합은 측벽 결합에 의해 강화된다. 측벽 결합은 또한 두께(T)와 곱해지는 동일한 상수와 같다. 두 개의 측면으로부터 결합이 존재하기 때문에, 전체 측벽 결합은 2T와 곱해지는 상수와 같다. 전체 결합이 측벽 및 상부 결합 값과 같기 때문에, 전체 결합률은 선행 기술에서와 같이 단지 λ와 곱해지는 것이라기보다는 λ + 2T와 곱해지는 상수와 같다.
제어 게이트 층(370)을 증착한 이후에, 활성 영역들은 서로 분리되는 워드 라인들을 형성하기 위해 세분화될 수 있다. 단계(430)에서, 마스크 층은 제어 게이트 층(370) 상에 증착될 수 있고, 그리고 포토리소그래피는 NAND 스트링(워드 라인 방향으로 형성됨)에 수직한 포토레지스트의 스트립들을 형성하는데 사용된다. 단계(432)에서, 마스크 및 아래에 놓인 층들의 노출된 부분들은, 다양한 층들을 에칭 하고 그리고 제어 게이트 층, 게이트 간 유전체 층, 및 플로팅 게이트 층들을 세분화 함으로서 개별 워드 라인들을 형성하기 위해, 플라즈마 에칭, 이온 밀링(ion miiling), 순수한 물리적 에칭인 이온 에칭, 혹은 다른 적당한 프로세스를 사용하여 에칭될 수 있다. 제어 게이트 층의 에칭된 부분들은 개별 워드 라인들을 형성한다. 일 실시예에서, 터널 유전체 층에 도달할 때까지 에칭이 수행된다. 또 다른 실시예에서는, 기판에 도달할 때까지 에칭은 터널 유전체를 관통하여 계속된다.
도 8은 본 발명의 실시하는 데 사용될 수 있는 플래시 메모리 시스템의 일 실시예의 블록도이다. 메모리 셀 어레이(502)는 열 제어 회로(504), 행 제어 회로(506), c-소스 제어 회로(510) 및 p-웰 제어 회로(508)에 의해 제어된다. 어레이(502)는 도 6 및 도 7에서 설명된 실시예에 따라 제조된 하나 이상의 메모리 셀을 포함할 수 있다. 열 제어 회로(504)는 메모리 셀 어레이(502)의 비트 라인에 연결되어 메모리 셀 내에 저장된 데이터를 판독하고, 프로그램 동작 동안 메모리 셀의 상태를 결정하고, 그리고 프로그램밍 및 소거를 촉진하거나 억제하기 위해 비트 라인의 퍼텐셜(potential) 레벨을 제어한다. 행 제어 회로(506)는 워드 라인에 연결되어 워드 라인들 중 하나를 선택하고, 판독 전압을 인가하고, 열 제어 회로(504)에 의해 제어되는 비트 라인 퍼텐셜 레벨과 결합된 프로그램 전압을 인가하고, 그리고 소거 전압을 인가한다. C-소스 제어 회로(510)는 메모리 셀에 연결된 공통 소스 라인(도 6에서 "C-소스"로 명명됨)을 제어한다. P-웰 제어 회로(508)는 p-웰 전압을 제어한다.
메모리 셀 내에 저장된 데이터는 열 제어 회로(504)에 의해 판독되고, 데이 터 입력/출력 버퍼(512)를 통해 외부 I/O 라인에 출력된다. 메모리 셀 내에 저장된 프로그램 데이터는 외부 I/O 라인을 통해 데이터 입력/출력 버퍼(512)에 입력되고, 그리고 열 제어 회로(504)에 전달된다. 외부 I/O 라인은 제어기(518)에 연결된다.
플래시 메모리 디바이스를 제어하기 위한 명령 데이터는 제어기(518)에 대한 입력이다. 명령 데이터는 플래시 메모리에 어떤 동작이 요구되었는지를 알려준다. 입력 명령은, 열 제어 회로(504), 행 제어 회로(506), c-소스 제어(510), p-웰 제어 회로(508), 및 데이터 입력/출력 버퍼(512)를 제어하는 상태 머신(516)에 전달된다. 상태 머신(516)은 또한 준비/작업중(READY/BUSY) 또는 통과/실패(PASS/FAIL)와 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.
제어기(518)는 개인용 컴퓨터, 디지털 카메라, 또는 PDA(Personal Digital Assistant), 등과 같은 호스트 시스템에 연결되거나 또는 이러한 것들과 연결 가능하다. 이것은 메모리 어레이(502)에 데이터를 저장하는 것, 메모리 어레이(502)로 부터 데이터를 판독하는 것, 그리고 이러한 데이터를 제공하거나 수신하는 것과 같은 명령을 개시하는 호스트와 통신한다. 제어기(518)는 이러한 명령을 명령 회로(514)에 의해 해석되고 실행될 수 있는 명령 신호로 변환하고, 명령 회로(514)는 상태 머신(516)과 통신한다. 제어기(518)는 일반적으로 메모리 어레이에 라이팅(writing)되거나 메모리 어레이로부터 판독되는 사용자 데이터에 대한 버퍼 메모리를 포함한다.
하나의 예시적 메모리 시스템은 제어기(518)를 포함하는 하나의 집적 회로와 하나 이상의 집적 회로 칩을 포함하는데, 상기 집적 회로 칩 각각은 메모리 어레이 와 그 관련 제어, 입력/출력 및 상태 머신 회로를 포함한다. 시스템의 메모리 어레이와 제어기 회로를 하나 이상의 집적 회로 칩 상에 함께 통합시키는 경향이 있다. 메모리 시스템은 호스트 시스템의 일부로서 매입(embed) 될 수 있거나, 또는 호스트 시스템 안으로 제거가능하게 삽입되는 메모리 카드(또는 다른 패키지(package)) 내에 포함될 수 있다. 이러한 카드는 전체 메모리 시스템(예를 들어, 제어기를 포함함)을 포함할 수 있거나, 또는 관련 주변 회로를 갖는 단지 메모리 어레이(들)(호스트 내에 매입되는 제어기 또는 제어 기능을 갖음)을 포함할 수 있다. 따라서, 제어기는 호스트 내에 매입될 수 있거나 제거가능한 메모리 시스템 내에 포함될 수 있다.
도 9를 참조하며, 메모리 셀 어레이(502)의 예시적 구조가 설명된다. 일 예로서, 1,024 블록으로 구분된 NAND 플래시 EEPROM이 설명된다. 각 블록 내에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에서, 블록은 동시에 소거되는 셀의 최소 단위이다. 이 예에서는, 각 블록 내에는 짝수 개의 열과 홀수 개의 열로 나누어진 8,512 열이 있다. 비트 라인은 또한 짝수 개의 비트 라인(BLe)과 홀수 개의 비트 라인(BLo)으로 나누어진다. 도 9는 NAND 스트링을 형성하기 위해 일렬로 연결된 네 개의 메모리 셀들을 보여준다. 비록 네 개의 셀들이 각 NAND 스트링 내에 포함되는 것으로 도시되지만, 네 개보다 더 많거나 더 적은 개수(예를 들어, 16, 32, 또는 다른 개수)가 사용될 수 있다. NAND 스트링의 한 단자는 제 1 선택 트랜지스터(선택 게이트로도 언급됨)(SGD)를 통해 대응하는 비트 라인에 연결되고, 그리고 다른 단자는 제 2 선택 트랜지스터(SGS)를 통해 c-소스에 연결된다.
일 실시예의 판독 및 프로그래밍 동작 동안, 4,256 메모리 셀이 동시에 선택된다. 선택된 메모리 셀은 동일한 워드 라인(예를 들어, WL2-i)을 가지고, 그리고 동일한 종류의 비트 라인(예를 들어, 짝수 개의 비트 라인)을 갖는다. 따라서, 532 바이트의 데이터가 동시에 판독되거나 프로그래밍 될 수 있다. 동시에 판독되거나 프로그래밍 되는 이 532 바이트의 데이터는 논리적 페이지(logical page)를 형성한다. 따라서, 이 예에서, 한 블록은 적어도 여덟 페이지를 저장할 수 있다. 각 메모리 셀이 두 비트의 데이터를 저장하는 경우(예를 들어, 다수-레벨 셀), 한 블록은 16 페이지를 저장한다.
판독 및 검증 동작에 있어서, 선택된 블록의 선택 게이트(SGD 및 SGS)는 일 또는 그 이상의 선택 전압까지 상승 되고, 그리고 선택된 블록의 선택되지 않은 워드 라인(예를 들어, WL0, WL1, 및 WL3)은 트랜지스터들이 통과 게이트로 동작하도록 판독 통과 전압(예를 들어, 4.5 볼트)까지 상승 된다. 선택된 블록의 선택된 워드 라인(예를 들어, WL2)은 기준 전압에 연결되고, 그 기준 전압의 레벨은 관련 메모리 셀의 임계 전압이 이러한 레벨 위에 있는지 아래에 있는지 여부를 결정하기 위해 각 판독 및 검증 동작에 대해 특정된다. 예를 들어, 하나의 비트 메모리 셀의 판독 동작에 있어서, 선택된 워드 라인(WL2)은 접지되고, 그래서 임계 전압이 0V보다 더 높은지 여부가 검출된다. 하나의 비트 메모리 셀의 검증 동작에 있어서, 선택된 워드 라인(WL2)은 예를 들어 2.4V에 연결되고, 그래서 프로그래밍 진행함에 따라 임계 전압이 2.4V에 도달했는지 안했는지 여부가 검증된다. 소스 및 p-웰은 판독 및 검증 동안 영 볼트에 있다. 선택된 비트 라인(BLe)은 예를 들어, 0.7V 레 벨까지 미리-충전된다. 만약 임계 전압이 판독 및 검증 레벨보다 더 높다면, 관련된 비트 라인(BLe)의 퍼텐셜 레벨은 관련된 비-전도성 메모리 셀로 인해 높은 레벨을 유지한다. 반면에, 만약 임계 전압이 판독 혹은 검증 레벨보다 더 낮다면, 관련 비트 라인(BLe)의 퍼텐셜 레벨은 전도성 메모리 셀로 인해 낮은 레벨 예를 들어, 0.5V보다 더 적은 레벨로 감소한다. 메모리 셀의 상태는 비트 라인에 연결되고 최종 비트 라인 전압을 감지하는 감지 증폭기에 의해 검출된다. 메모리 셀이 프로그래밍되는지 또는 소거되는지 여부 사이의 차이는, 순 음의 전하가 플로팅 게이트 내에 저장되어 있는가 아닌가에 달려있다. 예를 들어, 만약 음의 전하가 플로팅 게이트 내에 저장되어 있다면, 임계 전압은 더 높고, 그리고 트랜지스터는 동작 강화 모드 내에 있을 수 있다.
하나의 예로서 메로리 셀을 프로그래밍하는 경우, 드레인 및 p-웰은 0 볼트를 수신하고 반면에 제어 게이트는 증가하는 크기를 갖는 일련의 프로그래밍 펄스를 수신한다. 일 실시예에서, 일련의 펄스들의 크기는 7 볼트로부터 20 볼트의 범위 내에 있다. 다른 실시예에서, 일련의 펄스들의 범위는 다를 수 있는데, 예를 들어 7 볼트보다 더 높은 시작 레벨을 가질 수 있다. 메모리 셀의 프로그래밍 동안, 검증 동작이 프로그래밍 펄스들 사이의 기간 동안 수행된다. 즉, 병렬로 프로그래밍 되는 셀 그룹의 각 셀의 프로그래밍 레벨은, 프로그래밍 레벨이 검증 레벨(이 레벨까지 프로그래밍 됨)에 도달했는지 또는 검증 레벨을 초과했는지 여부를 결정하기 위해서, 각 프로그래밍 펄스 사이에서 판독된다. 프로그래밍을 검증하는 한가지 수단은 특정 비교 포인트(compare point)에서 전도성을 시험하는 것이다. 충분 히 프로그래밍 되었다고 검증된 셀들은, 예를 들어 NAND 셀에서, 이러한 셀들에 대한 프로그래밍 프로세스를 종료하도록 모든 후속 프로그래밍 펄스에 대해 비트 라인 전압을 0에서 Vdd(예를 들어, 2.5 볼트)로 올림으로써, 잠겨지다(lock out). 어떤 경위에는 펄스 수가 제한되고(예를 들어, 20 펄스), 그리고 만약 소정의 메모리 셀이 마지막 펄스에 의해 충분히 프로그래밍 되지 않는다면, 에러(error)로 가정된다. 어떤 실시예들에서, 메모리 셀들은 프로그래밍 전에 (블록 또는 다른 유닛 내에서) 소거된다.
도 10은 비휘발성 메모리 시스템을 프로그래밍하기 위한 방법을 설명하는 순서도이다. 본 발명의 기술분야에서 통상의 지식을 가지는 자들에게는 명백한 바와 같이, 특정 응용 혹은 실시예에 따라, 다양한 단계들이 수정될 수 있고, 더해질 수 있고, 또는 제거될 수 있으며, 반면에 이러한 것은 개시되는 본 발명의 범위 및 사상 내에 있는 것이다. 다양한 실시예들에서, 메모리 셀들은 (블록 혹은 다른 유닛 내에서) 프로그래밍 전에 소거된다. 도 10의 단계(650)에서 (그리고 도 8을 참조하여), 데이터 로드 명령은 제어기(518)에 의해 발행되고, 명령 회로(514)로 입력되어, 데이터가 데이터 입력/출력 버퍼(512)로 입력되도록 한다. 입력 데이터는 명으로서 인식되고, 그리고 명령 회로(514)로 입력된 도시되지는 않았지만 명령 래치(latch) 신호를 통해 상태 머신(516)에 의해 래치된다. 단계(652)에서, 페이지 어드레스를 지정하는 어드레스 데이터는 제어기(518)로부터 행 제어기(506)에 입력된다. 입력 데이터는 페이지 어드레스로서 인식되고, 그리고 상태 머신(516)을 통해 래치되고, 명령 회로(514)로 입력된 어드레스 래치 신호에 의해 영향을 받는다. 단계(654)에서, 532 바이트의 프로그램 데이터는 데이터 입력/출력 버퍼(512)로 입력된다. 유의할 사항으로서, 532 바이트의 프로그램 데이터는 설명된 특별한 실시예에 한정되는 것으로 다른 실시예들은 다른 다양한 크기의 프로그램 데이터를 요구하거나 사용한다. 이 데이터는 선택된 비트 라인에 대한 레지스터 내에 래치될 수 있다. 어떤 실시예들에서, 데이터는 또한 검증 동작 동안 사용되도록 선택된 비트 라인에 대한 제 2 레지스터 내에 래치된다. 단계(656)에서, 프로그램 명령은 제어기(318)에 의해 발행되고, 그리고 데이터 입력/출력 버퍼(512)에 입력된다. 명령은 명령 회로(514)에 입력된 명령 래치 신호를 통해 상태 머신(316)에 의해 래치된다.
단계(658)에서, 선택된 워드 라인에 인가된 Vpgm 프로그래밍 펄스 전압 레벨은 시작 펄스(예를 들어, 12 볼트)로 초기화되고, 그리고 상태 머신(516)에 의해 관리되는 프로그램 카운터(Program Counter, PC)는 0에서 초기화된다. 단계(660)에서, 프로그램 전압(Vpgm) 펄스는 선택된 워드 라인에 인가된다. 프로그램되는 메모리 셀을 포함하는 비트 라인은 프로그래밍이 가능하도록 접지되고, 반면에 다른 비트 라인은 Vdd에 연결되어 프로그래밍 펄스의 인가 동안 프로그래밍을 억제한다.
단계(662)에서, 선택된 메모리 셀의 상태는 검증된다. 만약 선택된 셀의 목표 임계 전압이 적당한 레벨(예를 들어, 로직 0 또는 다수-상태 셀의 특별한 상태에 대해 프로그래밍되는 레벨)에 도달한다면, 선택된 셀은 그 목표 상태에 프로그래밍된 것으로서 검증된다. 만약 임계 전압이 그 적당한 레벨에 도달하지 못한다ㄱ고 검출된다면, 그 선택된 셀은 그 목표 상태에 프로그램된 것으로서 검증되지 않 는다. 단계(362)에서 그들의 목표 상태에 프로그래밍된 것으로 검증된 이러한 셀들은 다른 프로그래밍으로부터 배제된다. 단계(664)에서, 프로그래밍되는 모든 셀들이 그들의 대응하는 상태에 프로그래밍된 것으로 검증되었는지 여부가 결정되는데, 예를 들어 이러한 상태를 검출 및 신호를 보내도록 설계된 적당한 데이터 저장 레지스터를 점검함으로써 결정된다. 만약 그렇다면, 프로그래밍 프로세스는 성공적으로 완료되는데, 왜냐하면 선택된 모든 메모리 셀들은 그들의 목포 상태에 프로그래밍되고 검증되기 때문이다. 통과 상태는 단계(666)에서 보고된다. 만약 단계(664)에서, 메모리 셀들 모두가 그렇게 검증된 것은 아니라고 결정된다면, 프로그래밍 프로세스는 계속된다. 단계(668)에서, 프로그램 카운터(PC)는 프로그램 한계 값에 대비되어 점검된다. 프로그램 한계 값의 일 예는 20이다. 만약 프로그램 카운터(PC)가 20보다 작지 않다면, 단계(670)에서, 프로그램 프로세스는 실패로 플래그(flag) 되고, 그리고 실패 상태가 보고된다. 만약 프로그램 카운터(PC)가 20보다 작다면, 단계(672)에서, Vpgm 레벨은 스텝 사이즈(step size) 만큼 증가 되고 프로그램 카운터(PC)는 증가 된다. 단계(672) 이후, 프로세스 다시 단계(660)로 돌아가 그 다음 Vpgm 프로그램 펄스를 인가한다. 성공적인 프로그램 프로세스의 끝에서, 메모리 셀들의 임계 전압은 프로그래밍되는 메모리 셀들에 대한 임계 전압의 하나 또는 그 이상의 분포 내에 있거나 또는 소거되는 메모리 셀들에 대한 임계 전압의 분포 내에 있다.
도 10의 순서도는 바이너리 저장소(binary storage)에 대해 적용될 수 있는 단일-통과 프로그래밍 방법을 도시한 것이다. 예를 들어, 다수-레벨 저장소에 대해 적용될 수 있는 2-통과 프로그래밍 방법에 있어서, 다수 프로그래밍 또는 검증 단계는 순서도의 단일 반복 내에서 사용될 수 있다. 단계(660-672)는 프로그래밍 동작의 각 통과에 대해 수행될 수 있다. 먼저 제 1 통과에서, 하나 또는 그 이상의 프로그램 펄스가 인가될 수 있고, 그리고 그 결과는 셀이 적당한 중간 상태에 있는지를 결정하기 위해 검증될 수 있다. 제 2 통과에서, 하나 또는 그 이상의 프로그램 펄스가 인가될 수 있고, 그리고 그 결과는 셀이 적당한 최종 상태에 있는지를 결정하기 위해 검증될 수 있다.
도 11은 어레이(502) 내에서 메모리 셀을 판독하기 위한 프로세스의 일 실시예를 도시하는 순서도이다. 단계(702)에서, 판독 명령은 호스트로부터 수신되고 상태 머신 내에 저장된다. 단계(704)에서, 어드레스가 수신되고 저장된다. 도 11의 프로세스는 소거된 상태 및 세 가지 프로그래밍된 상태를 가진, 네 가지 상태 메모리 셀을 가정한다. 따라서, 일 실시예에서, 메모리 셀 내에 저장된 데이터를 판독하기 위해 세 개의 판독 동작이 수행된다. 만약 메모리가 여덟 가지 상태를 가진다면, 일곱 개의 판독 동작이 수행되고; 만약 메모리가 열여섯 가지 상태를 가진다면, 열다섯 개의 판독 동작이 수행되는 등이다. 단계(706)에서, 제 1 판독 동작이 수행된다. 상태(0)와 상태(1) 사이의 임계 전압과 등가인 제 1 판독 비교 포인트가 선택된 워드 라인에 인가되고, 그리고 각 비트 라인 상의 감지 증폭기는, 선택된 워드 라인과 대응하는 비트 라인의 교차점에서의 셀이 온(on)인지 또는 오프(off)인지에 관해 바이너리(binary) 결정을 한다. 만약 셀이 온(on)으로 검출된다면, 상태(0)에 있는 것으로 판독되고, 만약 그렇지 않다면, 셀이 상태(1), 상태(2), 또는 상태 (3)에 있는 것이다. 달리 말하면, 만약 메모리 셀의 임계 전압이 제 1 판독 비교 포인트보다 더 크다면, 메모리 셀은 소거 상태(0)에 있는 것으로 가정된다.
단계(708)에서, 제 2 판독 동작이 수행된다. 상태(2)와 상태(1) 사이의 임계 전압과 등가인 제 2 판독 비교 포인트가 선택된 워드 라인에 인가되고, 그리고 각 비트 라인 상의 감지 증폭기는, 선택된 워드 라인과 그 대응하는 비트 라인의 교차점에서의 셀이 온인지 또는 오프인지에 관해 바이너리 결정을 한다. "오프" 비트 라인은 대응하는 메모리 셀이 상태(0)에 있는지 또는 상태(1)에 있는지를 표시한다. "온" 비트 라인은 대응하는 메모리 셀이 상태(2)에 있는지 또는 상태(3)에 있는지를 표시한다.
단계(710)에서, 제 3 판독 명령이 수행된다. 상태(3)와 상태(2) 사이의 임계 전압과 등가인 제 3 판독 비교 포인트가 선택된 워드 라인에 인가되고, 그리고 각 비트 라인 상의 감지 증폭기는, 선택된 워드 라인과 그 대응하는 비트 라인의 교차점에서의 셀이 온인지 또는 오프인지에 관해 바이너리 결정을 한다. "오프" 비트 라인은 대응하는 메모리 셀이 상태(0)에 있는지, 상태(1)에 있는지, 또는 상태(2)에 있는지를 표시한다. "온" 비트 라인은 대응하는 메모리 셀이 상태(3)에 있는 것을 표시한다. 상기 설명된 세 개의 연속 단계 동안 얻어지는 정보는 래치 내에 저장된다. 디코더(decoder)는 각 셀의 상태를 찾기 위해 세 개의 판독 동작의 결과를 결합하는데 사용된다. 예를 들어, 상태(1)는 다음 세 개의 판독 결과의 결과이다: 단계(706)에서 온, 단계(708)에서 오프, 단계(710)에서 오프. 판독 동작의 상기 절차는, 도 5에 도시된 검증 파형 시퀀스(sequence)에 대응하여 반대로 될 수 있다. 다른 판독 프로세스들이 또한 본 발명과 함께 사용될 수 있다고 것에 유의해야 한다.
앞서 설명된 본 발명의 상세한 설명은 예시 및 설명을 목적으로 제시된 것이다. 이것은 본 발명을 정확히 개시된 형태에만 꼭 한정하려는 것이 아니다. 상기 설명의 관점에서 보면 많은 수정 및 변형이 가능하다. 상기 설명된 실시예들은 본 발명의 원리와 그 실용적인 응용을 가장 잘 설명하기 위해 선택되었고, 그럼으로써 본 발명의 기술분야에서 숙련된 기술을 갖는 자들로 하여금 특별히 고려되는 사용에 적합하게 본 발명을 다양한 실시예들 내에서 그리고 다양한 수정을 하여 가장 잘 이용할 수 있도록 하기 위해 선택되었다. 본 발명의 범위는 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.
Claims (31)
- 비휘발성 메모리 디바이스를 제조하는 방법에 있어서,기판 위에 제 1 유전체 층을 형성하는 단계와;상기 제 1 유전체 층 위에 제 1 전도성 층을 형성하는 단계와;상기 제 1 전도성 층의 제 1 부분과 상기 제 1 전도성 층의 제 2 부분 사이에서 상기 기판 내에 트랜치를 정의하기 위해, 상기 제 1 전도성 층, 상기 제 1 유전체 층, 및 상기 기판의 적어도 일부분을 통과하여 에칭하는 단계와, 여기서 상기 에칭하는 단계는 상기 제 1 전도성 층을 형성하는 단계 이후에 수행되고;상기 트랜치를 채우기 위해 유전체 물질을 성장시키는 단계와;상기 제 1 전도성 층 위에 제 2 유전체 층을 형성하는 단계와; 그리고상기 제 2 유전체 층 위에 제 2 전도성 층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 제 1 전도성 층의 상기 제 1 부분은 상부 및 두 개의 측벽들을 포함하고;상기 제 1 전도성 층의 상기 제 2 부분은 상부 및 두 개의 측벽들을 포함하고; 그리고상기 방법은:상기 제 1 전도성 층의 상기 제 1 부분의 측벽을 따라 제 1 측벽 스페이서를 형성하는 단계와, 그리고상기 제 1 전도성 층의 상기 제 2 부분의 측벽을 따라 제 2 측벽 스페이서를 형성하는 단계를 더 포함하여 구성되며, 상기 제 1 전도성 층의 상기 제 1 부분의 상기 측벽은 상기 제 1 전도성 층의 상기 제 2 부분의 상기 측벽에 인접하고;여기서 상기 제 1 측벽 스페이서를 형성하는 단계와 상기 제 2 측벽 스페이서를 형성하는 단계는 상기 제 1 전도성 층을 에칭하는 단계 이후, 상기 기판의 상기 적어도 일부분을 에칭하는 단계 이전에 수행되는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 2 항에 있어서,상기 에칭하는 단계는 상기 제 1 측벽 스페이서와 상기 제 2 측벽 스페이서 사이에 있는 위치에서 상기 기판을 에칭하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 2 항에 있어서,상기 제 1 측벽 스페이서 및 상기 제 2 측벽 스페이서를 형성하는 단계는:상기 제 1 측벽 스페이서 및 상기 제 2 측벽 스페이서를 위해 옥사이드 층을 형성하는 단계와;상기 옥사이드 층을 에칭하는 단계와;상기 제 1 측벽 스페이서 및 상기 제 2 측벽 스페이서를 위해 나이트리드 층을 형성하는 단계와; 그리고상기 나이트리드 층을 에칭하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 4 항에 있어서,상기 옥사이드 층을 에칭하는 단계는 상기 제 1 유전체 층을 에칭하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 2 항에 있어서,상기 제 1 전도성 층 위에 상기 제 2 유전체 층을 형성하기 전에 상기 제 1 측벽 스페이서 및 상기 제 2 측벽 스페이서를 제거하는 단계와; 그리고상기 제 2 유전체 층의 실질적으로 수직인 부분들을 정의하기 위해 상기 제 1 전도성 층의 상기 제 1 부분 및 상기 제 1 전도성 층의 상기 제 2 부분의 상기 측벽들을 따라 상기 제 2 유전체 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 6 항에 있어서,상기 제 2 전도성 층의 실질적으로 수직인 부분들을 정의하기 위해 상기 제 2 유전체 층의 상기 실질적으로 수직인 부분들을 따라 상기 제 2 전도성 층을 형성 하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 7 항에 있어서,상기 제 2 전도성 층의 상기 실질적으로 수직인 부분들은 상기 트랜치를 채우기 위해 성장된 상기 유전체 물질을 에칭하지 않고 형성되는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 유전체 물질을 성장시키는 단계는 열 산화에 의해 옥사이드를 성장시키는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 유전체 층 물질을 성장시키는 단계는:상기 트랜치를 부분적으로 채우기 위해 옥사이드 층을 증착하는 것과; 그리고상기 트랜치 채우기를 완료하기 위해 옥사이드를 열적으로 성장시키는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 트랜치를 채우기 위해 상기 유전체 물질을 성장시키는 단계는:상기 트랜치를 채우기 위해 상기 기판으로부터 옥사이드를 성장시키는 것과; 그리고상기 기판 안으로 옥사이드를 성장시키는 것을 포함하며, 여기서 상기 성장된 옥사이드의 최종 폭 및 깊이가 상기 에칭된 트랜치의 폭 및 깊이보다 더 큰 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 제 1 전도성 층의 상기 제 1 부분은 비휘발성 저장 소자들의 제 1 스트링의 부분인 상기 집적 회로의 비휘발성 저장 소자들을 위한 플로팅 게이트들을 형성하기 위해 세분화되고;상기 제 1 전도성 층의 상기 제 2 부분은 비휘발성 저장 소자들의 제 2 스트링의 부분인 상기 집적 회로의 비휘발성 저장 소자들을 위한 플로팅 게이트들을 형성하기 위해 세분화되고; 그리고상기 제 2 전도성 층의 적어도 일부분이 상기 제 1 스트링의 제 1 비휘발성 저장 소자 및 상기 제 2 스트링의 제 2 비휘발성 저장 소자를 위한 제어 게이트를 형성하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 12 항에 있어서,상기 제 1 전도성 층의 상기 제 1 부분 및 상기 제 1 전도성 층의 상기 제 2 부분은 상기 제 1 전도성 층을 관통하여 에칭함으로써 얻어지고; 그리고상기 에칭하는 단계는 상기 제 1 유전체 층의 제 1 부분 및 상기 제 1 유전체 층의 제 2 부분을 형성하기 위해 상기 제 1 유전체 층을 에칭하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 1 항에 있어서,상기 방법은 비휘발성 NAND 타입 플래시 메모리 디바이스들의 어레이를 제조하는 것의 일부로서 수행되는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 14 항에 있어서,상기 어레이는 호스트 시스템과 통신하고 있고; 그리고상기 어레이는 상기 호스트 시스템으로부터 제거가능한 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 제 14 항에 있어서,상기 어레이는 호스트 시스템 내에 매입되는 것을 특징으로 하는 비휘발성 메모리 디바이스를 제조하는 방법.
- 비휘발성 메모리 디바이스에 있어서,기판과;상기 기판 위에 형성된 제 1 유전체 층과;집적 회로의 저장 소자들의 제 1 그룹을 위한 플로팅 게이트들을 형성하기 위해 세분화되는 제 1 부분 및 상기 집적 회로의 저장 소자들의 제 2 그룹을 위한 플로팅 게이트들을 형성하기 위해 세분화되는 제 2 부분을 가지는 제 1 전도성 층과;상기 제 1 전도성 층의 상기 제 1 부분과 상기 제 2 부분 사이에서 상기 기판 내의 에칭된 트랜치와, 여기서 상기 트랜치는 성장된 유전체로 채워지고;상기 제 1 전도성 층의 상기 제 1 부분 및 상기 제 2 부분 위에 형성된 제 2 유전체 층과; 그리고상기 제 2 유전체 층 위에 형성된 제 2 전도성 층을 포함하여 구성되며, 상기 제 2 전도성 층은 저장 소자들의 상기 제 1 그룹을 위한 제어 게이트들을 형성하고, 상기 제 2 층은 상기 집적 회로의 워드 라인들을 형성하기 위해 세분화되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
- 제 17 항에 있어서,상기 제 1 전도성 층의 상기 제 1 부분은 상부 및 적어도 하나의 측벽을 포함하고;상기 제 1 전도성 층의 상기 제 2 부분은 상부 및 적어도 하나의 측벽을 포함하고, 상기 제 1 부분의 상기 적어도 하나의 측벽은 상기 제 2 부분의 상기 적어 도 하나의 측벽에 인접하고;상기 제 2 유전체 층은 상기 제 1 전도성 층의 상기 제 1 부분의 상기 상부 및 상기 제 1 전도성 층의 상기 제 2 부분의 상기 상부 위에 형성된 제 1 부분들을 포함하고;상기 제 2 유전체 층은 상기 제 1 전도성 층의 상기 제 1 부분의 상기 적어도 하나의 측벽 및 상기 제 1 전도성 층의 상기 제 2 부분의 상기 적어도 하나의 측벽을 따라 형성된 제 2 부분들을 포함하고; 그리고상기 제 2 전도성 층은 상기 제 2 유전체 층의 상기 제 2 부분들 사이의 영역 내에 더 형성되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
- 제 17 항에 있어서,상기 성장된 유전체의 폭 및 깊이가 상기 트랜치의 폭 및 깊이보다 더 넓고 더 깊도록, 상기 성장된 유전체가 상기 에칭된 트랜치로부터 상기 기판 안으로 확장하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
- 제 17 항에 있어서,저장 소자들의 상기 제 1 그룹은 비휘발성 저장 소자들의 제 1 NAND 스트링이고; 그리고저장 소자들의 상기 제 2 그룹은 비휘발성 저장 소자들의 제 2 NAND 스트링인 것을 특징으로 하는 비휘발성 메모리 디바이스.
- 제 17 항에 있어서,저장 소자들의 상기 제 1 및 제 2 그룹은 비휘발성 저장 소자들의 어레이의 일부이고;상기 어레이는 호스트 시스템과 통신하고;상기 어레이는 상기 호스트 시스템으로부터 제거가능한 것을 특징으로 하는 비휘발성 메모리 디바이스.
- 제 17 항에 있어서,상기 기판은 P-웰 및 N-웰 중 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
- NAND 타입 비휘발성 메모리 제조 방법에 있어서,제 1 NAND 스트링 활성 영역과 제 2 NAND 스트링 활성 영역 사이에서 기판 내에 분리 트랜치를 형성하는 단계와, 상기 제 1 NAND 스트링 활성 영역 및 상기 제 2 NAND 스트링 활성 영역 각각은 제 1 유전체 부분과 제 1 전도성 부분을 포함하고, 상기 제 1 NAND 스트링 활성 영역 및 상기 제 2 NAND 스트링 활성 영역의 상기 제 1 유전체 부분 및 상기 제 1 전도성 부분은 상기 분리 트랜치 전에 형성되고; 그리고상기 제 1 NAND 스트링 활성 영역을 상기 제 2 NAND 스트링 활성 영역으로부 터 분리시키기 위해 상기 트랜치를 성장된 유전체 물질로 채우는 단계를 포함하는 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
- 제 23 항에 있어서,상기 기판 위에 제 1 유전체 층을 형성하고,상기 제 1 유전체 층 위에 제 1 전도성 층을 형성하고,상기 제 1 NAND 스트링 활성 영역의 상기 제 1 유전체 부분 및 상기 제 2 NAND 스트링 활성 영역의 상기 제 1 유전체 부분을 생성하기 위해 상기 제 1 유전체 층을 에칭하고, 그리고상기 제 1 NAND 스트링 활성 영역의 상기 제 1 전도성 부분 및 상기 제 2 NAND 스트링 활성 영역의 상기 제 1 전도성 부분을 생성하기 위해 상기 제 1 전도성 층을 에칭함으로써, 상기 제 1 NAND 스트링 활성 영역 및 상기 제 2 NAND 스트링 활성 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
- 제 24 항에 있어서,상기 제 1 NAND 스트링 활성 영역의 제 1 측벽 상에 제 1 측벽 스페이서를 형성하는 단계와;상기 제 2 NAND 스트링 활성 영역의 제 1 측벽 상에 제 2 측벽 스페이서를 형성하는 단계를 더 포함하고, 상기 제 1 NAND 스트링 활성 영역의 상기 제 1 측벽 은 상기 제 2 NAND 스트링 활성 영역의 상기 제 1 측벽에 인접하는 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
- 제 25 항에 있어서,상기 분리 트랜치를 형성하는 단계는 상기 제 1 측벽 스페이서와 상기 제 2 측벽 스페이서 사이의 위치에서 상기 기판을 에칭하는 것을 포함하는 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
- 제 25 항에 있어서,상기 제 1 NAND 스트링 활성 영역과 상기 제 2 NAND 스트링 활성 영역을 형성하는 단계는 상기 제 1 NAND 스트링 활성 영역의 상기 제 1 측벽과 상기 제 2 NAND 스트링 활성 영역의 상기 제 1 측벽 사이에 개방 영역을 생성하는 것을 포함하는 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
- 제 27 항에 있어서,상기 제 1 NAND 스트링 활성 영역의 상부 및 상기 제 1 측벽 상에 제 2 유전체 층을 형성하는 단계와;상기 제 2 NAND 스트링 활성 영역의 상부 및 상기 제 1 측벽 상에 상기 제 2 유전체 층을 형성하는 단계와, 여기서 상기 제 2 유전체 층을 형성하는 단계는 상기 개방 영역을 부분적으로 채우는 것을 포함하며; 그리고상기 제 2 유전체 층 상에 제 2 전도성 층을 형성하는 단계를 더 포함하며, 여기서 상기 제 2 전도성 층을 형성하는 단계는 상기 개방 영역의 나머지 부분을 채우는 것을 포함하는 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
- 제 28 항에 있어서,상기 NAND 타입 비휘발성 메모리를 위한 복수의 워드 라인들을 정의하기 위해 상기 제 2 전도성 층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
- 제 23 항에 있어서,상기 분리 트랜치를 둘러싸는 상기 기판의 일부분 안으로 상기 유전체 물질을 성장시키는 단계를 더 포함하며, 여기서 상기 유전체 물질의 최종 폭 및 깊이는 상기 분리 트랜치보다 더 넓고 더 깊은 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
- 제 23 항에 있어서,상기 NAND 타입 메모리는 비휘발성 저장 소자들의 어레이를 포함하고;상기 어레이는 호스트 시스템과 통신하고; 그리고상기 어레이는 상기 호스트 시스템으로부터 제거가능한 것을 특징으로 하는 NAND 타입 비휘발성 메모리 제조 방법.
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