JP2000311992A5 - - Google Patents

Description

【書類名】 明細書
【発明の名称】 不揮発性半導体記憶装置
【特許請求の範囲】
【請求項１】 半導体基板と、
前記半導体基板上に形成された素子分離領域と、
前記半導体基板上に形成されたメモリセル部および周辺回路部と
を備えた不揮発性半導体記憶装置において、
前記周辺回路部を構成する、第一の長さを持つ第１のゲート電極部および前記第１のゲート電極部の両側に設けられた拡散層を有する第１のトランジスタと、
前記メモリセル部を構成する、前記第一の長さよりも短い第二の長さを持つ第２のゲート電極部および前記第２のゲート電極部の両側に設けられた拡散層を有する第２のトランジスタと、
前記メモリセル部に形成された前記拡散層に接続されたコンタクトプラグと、
前記第２のトランジスタを覆い、前記第１のトランジスタは覆わないように形成された第１の絶縁膜と
を具備し、
前記第１の絶縁膜はシリコン酸化膜とは異なる、シリコン酸化膜よりも酸化種を通し難い性質を有する材料からなるとともに、前記コンタクトプラグの形成時に前記素子分離領域がエッチングされるのを防止するエッチングストッパとなることを特徴とする不揮発性半導体記憶装置。
【請求項２】 前記第２のゲート電極部は、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた浮遊ゲートと、
前記浮遊ゲート上に設けられたゲート間絶縁膜と、
前記ゲート間絶縁膜上に設けられた、タングステンシリサイド膜を含む制御ゲートと
からなる積層ゲート構造を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】 半導体基板と、
前記半導体基板上に形成されたメモリセル部および周辺回路部と
を具備し、
前記メモリセル部に形成された、データの書き込み消去が可能なメモリセルトランジスタと、
前記周辺回路部に形成された周辺回路トランジスタと
を備えた不揮発性半導体記憶装置であって、
前記メモリセルトランジスタおよび前記周辺回路トランジスタの側面および上面が、シリコンと窒素とを主要構成元素とする絶縁膜によってそれぞれ覆われるとともに、その絶縁膜の表面には酸化膜が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項４】 半導体基板と、
前記半導体基板上に形成された素子分離領域と、
前記半導体基板上に形成されたメモリセル部と、
前記メモリセル部に形成された、データの書き込み消去が可能なメモリセルトランジスタと、
前記メモリセル部に形成された拡散層と、
前記拡散層に接続されたコンタクトプラグと、
前記コンタクトプラグを形成する際の、前記素子分離領域に対するエッチングストッパ絶縁膜と
を備えた不揮発性半導体記憶装置であって、
前記メモリセルトランジスタは前記エッチングストッパ絶縁膜によって覆われ、
前記エッチングストッパ絶縁膜は、シリコンと窒素とを主要構成元素とする絶縁膜であり、
前記エッチングストッパ絶縁膜の表面には酸化膜が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】 前記エッチングストッパ絶縁膜の膜厚が５０ｎｍ以下であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】 前記エッチングストッパ絶縁膜の表面に形成された前記酸化膜は、その厚さが１ｎｍ以上、１０ｎｍ以下であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】 前記エッチングストッパ絶縁膜中の水素濃度が、３×１０ ²¹ ａｔｏｍ／ｃｍ ³ 以下であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項８】 前記エッチングストッパ絶縁膜中の水素濃度は、前記絶縁膜とその絶縁膜の表面に形成された前記酸化膜との界面で小さく、界面から離れるにしたがって次第に濃くなる濃度勾配を持つことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項９】 半導体基板と、
前記半導体基板上に形成されたメモリセル部および周辺回路部と
を具備し、
前記メモリセル部に形成された、データの書き込み消去が可能なメモリセルトランジスタと、
前記周辺回路部に形成された周辺回路トランジスタと
を備えた不揮発性半導体記憶装置であって、
前記メモリセルトランジスタおよび前記周辺回路トランジスタの側壁に、シリコンと窒素とを主要構成元素とする絶縁膜が形成されるとともに、その絶縁膜の表面には酸化膜が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】 前記メモリセル部はさらに選択トランジスタを備え、
前記メモリセルトランジスタの拡散層が、前記選択トランジスタを介して、コンタクトプラグに接続されていることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項１１】 前記絶縁膜の膜厚が５０ｎｍ以下であることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項１２】 前記絶縁膜の表面に形成された前記酸化膜は、その厚さが１ｎｍ以上、１０ｎｍ以下であることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項１３】 前記絶縁膜中の水素濃度が、３×１０ ²¹ ａｔｏｍ／ｃｍ ³ 以下であることを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【請求項１４】 前記絶縁膜中の水素濃度は、前記絶縁膜とその絶縁膜の表面に形成された前記酸化膜との界面で小さく、界面から離れるにしたがって次第に濃くなる濃度勾配を持つことを特徴とする請求項３または９に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関するもので、特に、電荷蓄積層としての浮遊ゲート上に制御ゲートが積層された、いわゆるスタックトゲート構造のメモリセル（セルトランジスタ）を有する半導体メモリに用いられるものである。
【０００２】
【従来の技術】
周知のように、半導体メモリは、セルトランジスタや周辺トランジスタが同一基板上に配設されてなる構成とされている。その一例として、たとえば、データの書き込み・消去が電気的に行われるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が良く知られている。
【０００３】
図１０は、ＥＥＰＲＯＭの１つである、従来の、ＮＡＮＤ型ＥＥＰＲＯＭにおけるセルトランジスタ（含む、選択ゲートトランジスタ）および周辺トランジスタの構成を概略的に示すものである。
【０００４】
以下に、ＮＡＮＤ型ＥＥＰＲＯＭにおけるセルトランジスタおよび周辺トランジスタの構成について、その形成プロセスにしたがって説明する。
【０００５】
すなわち、図１１は、上記した従来のＮＡＮＤ型ＥＥＰＲＯＭにおける、セルトランジスタおよび周辺トランジスタの形成プロセスを示すもので、まず、たとえば同図（ａ）に示すように、シリコン基板１０１の表面にウェル領域および素子分離領域（いずれも図示していない）を形成した後に、上記ウェル領域上にゲート絶縁膜またはトンネル酸化膜となる熱酸化膜１０２を形成する。
【０００６】
そして、メモリセル領域においては、上記熱酸化膜（トンネル酸化膜）１０２上にスタックトゲート構造のゲート電極部１０３を、また、その周辺回路領域においては、上記熱酸化膜（ゲート絶縁膜）１０２上に単一層からなるゲート電極部１０４を、それぞれ形成する。
【０００７】
上記メモリセル領域におけるゲート電極部１０３は、たとえば、電荷蓄積層としての浮遊ゲート電極１０３ａ上に、ゲート間絶縁膜となるＯＮＯ膜（酸化膜／窒化膜／酸化膜）１０３ｂを介して、制御ゲート電極１０３ｃが積層されてなる、周知の構成となっている。
【０００８】
次いで、たとえば同図（ｂ）に示すように、ゲート電極部１０３，１０４の加工ダメージを回復するための後酸化膜１０５を形成する。
【０００９】
次いで、たとえば同図（ｃ）に示すように、それぞれのトランジスタに対し、ソース・ドレイン拡散層を形成するための不純物１０６を打ち込む。
【００１０】
次いで、たとえば同図（ｄ）に示すように、その不純物１０６をアニールによって活性化させて、チャネル領域側に追い込むことにより、ソース・ドレイン拡散層１０６’を形成する。
【００１１】
続いて、層間絶縁膜１０７を埋め込んだ後、上記ゲート電極部１０４につながるコンタクト１０８や配線１０９、および、ソース・ドレイン拡散層１０６’につながるコンタクト１１０やビット線１１１などの形成が行われて、図１０に示した構成の、セルトランジスタおよび周辺トランジスタが形成される。
【００１２】
しかしながら、上記した従来のセルトランジスタおよび周辺トランジスタの場合、不純物１０６を打ち込んだ後のアニールの条件によって、各ソース・ドレイン拡散層１０６’の、ゲート電極部１０３，１０４とのオーバラップ長が左右される。
【００１３】
たとえば、アニールが足らずに、ソース・ドレイン拡散層１０６’がゲート電極部１０３，１０４とオーバラップせず、オフセットになると、その部分が寄生抵抗となって、十分なドレイン電流が得られなくなる。
【００１４】
逆に、アニールが過ぎて、ソース・ドレイン拡散層１０６’がチャネル領域内の深くにまで侵入すると、ショートチャネル効果が顕著になり、ソース・ドレイン間耐圧の低下を招くなど、デバイス特性を劣化させる。
【００１５】
一般に、メモリセルは、周辺トランジスタと比較してゲート長が短い。そのため、ショートチャネル効果が効きやすい。つまり、周辺トランジスタにとって十分なだけのアニールをすると、セルトランジスタや選択ゲートトランジスタはパンチスルーを起こす恐れがある。
【００１６】
ＮＡＮＤ型のＥＥＰＲＯＭの場合、そもそも、メモリセルのソース・ドレイン拡散層１０６’は、直列に配列されたセルの相互を電気的に接続できれば良いので、ゲート電極部１０３としっかりオーバラップさせる必要はない。すなわち、セルトランジスタおよび選択ゲートトランジスタの特性からは、むしろ、不純物１０６を打ち込んだ後のアニールは控えめにするべきだといえる。
【００１７】
また、ゲート加工後の後酸化量についても、本来、加工ダメージを十分に回復できるだけの後酸化は必要だが、後酸化はバーズビーク量を増加させる。ゲート長が短いメモリセルの場合、後酸化によるバーズビーク量の増加（たとえば、図１０のＡ部参照）は、書き込み・消去特性を劣化させるために好ましいものではない。
【００１８】
一方、周辺トランジスタの場合は、ゲート長が比較的長いため、十分に後酸化することが許される（たとえば、図１０のＢ部参照）。
【００１９】
このように、ＮＡＮＤ型のＥＥＰＲＯＭには、ゲート長の異なるトランジスタが存在するが、トランジスタのゲート長に応じて後酸化量や不純物拡散の最適なアニール条件が異なるため、これがプロセスマージンを減少させる一つの大きな要因となっていた。
【００２０】
【発明が解決しようとする課題】
上記したように、従来においては、トランジスタのゲート長に応じて後酸化量や不純物拡散の最適なアニール条件が異なるため、これがプロセスマージンを減少させているという問題があった。
【００２１】
そこで、この発明は、後酸化量や不純物拡散のためのアニール条件を、トランジスタのゲート長に応じて制御でき、装置の高性能化を図ることが可能な不揮発性半導体記憶装置を提供することを目的としている。
【００２２】
また、この発明の目的は、後酸化量や不純物拡散のためのアニール条件を、トランジスタのゲート長に応じて最適化する場合にも、シリコン窒化膜中の水素濃度を低減でき、トンネル酸化膜中での電子トラップ量を減少させることが可能な不揮発性半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に形成された素子分離領域と、前記半導体基板上に形成されたメモリセル部および周辺回路部とを備えた不揮発性半導体記憶装置において、前記周辺回路部を構成する、第一の長さを持つ第１のゲート電極部および前記第１のゲート電極部の両側に設けられた拡散層を有する第１のトランジスタと、前記メモリセル部を構成する、前記第一の長さよりも短い第二の長さを持つ第２のゲート電極部および前記第２のゲート電極部の両側に設けられた拡散層を有する第２のトランジスタと、前記メモリセル部に形成された前記拡散層に接続されたコンタクトプラグと、前記第２のトランジスタを覆い、前記第１のトランジスタは覆わないように形成された第１の絶縁膜とを具備し、前記第１の絶縁膜はシリコン酸化膜とは異なる、シリコン酸化膜よりも酸化種を通し難い性質を有する材料からなるとともに、前記コンタクトプラグの形成時に前記素子分離領域がエッチングされるのを防止するエッチングストッパとなることを特徴とする不揮発性半導体記憶装置が提供される。
【００２４】
この発明の不揮発性半導体記憶装置によれば、周辺トランジスタの領域のみ選択的に酸化できるようになる。これにより、トランジスタのゲート長が異なる場合にも、それぞれのトランジスタに対する、後酸化量や不純物拡散のためのアニール条件を同時に満たすことが可能となるものである。
【００２５】
また、本願発明の一態様によれば、半導体基板と、前記半導体基板上に形成されたメモリセル部および周辺回路部とを具備し、前記メモリセル部に形成された、データの書き込み消去が可能なメモリセルトランジスタと、前記周辺回路部に形成された周辺回路トランジスタとを備えた不揮発性半導体記憶装置であって、前記メモリセルトランジスタおよび前記周辺回路トランジスタの側面および上面が、シリコンと窒素とを主要構成元素とする絶縁膜によってそれぞれ覆われるとともに、その絶縁膜の表面には酸化膜が形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【００２６】
また、本願発明の一態様によれば、半導体基板と、前記半導体基板上に形成された素子分離領域と、前記半導体基板上に形成されたメモリセル部と、前記メモリセル部に形成された、データの書き込み消去が可能なメモリセルトランジスタと、前記メモリセル部に形成された拡散層と、前記拡散層に接続されたコンタクトプラグと、前記コンタクトプラグを形成する際の、前記素子分離領域に対するエッチングストッパ絶縁膜とを備えた不揮発性半導体記憶装置であって、前記メモリセルトランジスタは前記エッチングストッパ絶縁膜によって覆われ、前記エッチングストッパ絶縁膜は、シリコンと窒素とを主要構成元素とする絶縁膜であり、前記エッチングストッパ絶縁膜の表面には酸化膜が形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【００２７】
さらに、本願発明の一態様によれば、半導体基板と、前記半導体基板上に形成されたメモリセル部および周辺回路部とを具備し、前記メモリセル部に形成された、データの書き込み消去が可能なメモリセルトランジスタと、前記周辺回路部に形成された周辺回路トランジスタとを備えた不揮発性半導体記憶装置であって、前記メモリセルトランジスタおよび前記周辺回路トランジスタの側壁に、シリコンと窒素とを主要構成元素とする絶縁膜が形成されるとともに、その絶縁膜の表面には酸化膜が形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【００２８】
この発明の不揮発性半導体記憶装置によれば、シリコン窒化膜中の水素によるトンネル酸化膜への影響を減少できるようになる。これにより、トンネル酸化膜の信頼性が劣化するのを防ぐことが可能となるものである。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３０】
（第一の実施形態）
図１は、本発明の第一の実施形態にかかる不揮発性半導体記憶装置の概略構成を、ＮＡＮＤ型ＥＥＰＲＯＭを例に示すものである。
【００３１】
すなわち、ＮＡＮＤ型ＥＥＰＲＯＭは、たとえば、同一のシリコン基板１１上に、メモリセル領域（セルアレイ）１２と、コア回路部を含む周辺回路領域１３とを有して構成されている。
【００３２】
上記メモリセル領域１２には、たとえば図２に示すように、上記シリコン基板１１の表面に、それぞれ、アイランド状のウェル領域１２ａおよびストライプ状の素子分離領域１２ｂが形成されている。ウェル領域１２ａはカラム方向に設けられ、各ウェル領域１２ａの間に、それぞれ、素子分離領域１２ｂが設けられている。
【００３３】
また、上記ウェル領域１２ａの一部にはソース拡散層２１ａが、上記ウェル領域１２ａの別の一部にはドレイン拡散層２１ｂが形成されている。そして、ソース拡散層２１ａとドレイン拡散層２１ｂの間には、たとえば、１８個のトランジスタ（第２のトランジスタ）が直列に接続されて設けられている。
【００３４】
この場合、１８個のトランジスタのうち、上記ソース拡散層２１ａにつながる選択ゲートトランジスタＳＧＳおよび上記ドレイン拡散層２１ｂにつながる選択ゲートトランジスタＳＧＤを除く、残りの１６個のトランジスタ（ＷＬ０〜ＷＬ１５）ＳＴによって、セルユニットとしてのＮＡＮＤ型メモリセルが構成されている。
【００３５】
各セルトランジスタＳＴは、たとえば図１に示すように、熱酸化膜（トンネル酸化膜）３１、浮遊ゲート電極（電荷蓄積層）３２、ゲート間絶縁膜（ＯＮＯ膜など）３３、制御ゲート電極（ＷＬ０〜ＷＬ１５）３４、および、ソース・ドレイン拡散層２１から構成されている。
【００３６】
この場合、浮遊ゲート電極３２上に、ゲート間絶縁膜３３を介して、制御ゲート電極３４が積層されて、後述する周辺トランジスタのゲート電極部（第１のゲート電極部）のゲート長よりも短い、第２のゲート長からなるスタックトゲート構造のゲート電極部（第２のゲート電極部）３５が形成されている。
【００３７】
ドレイン拡散層２１ｂに接続された選択ゲートトランジスタＳＧＤは、上記したセルトランジスタＳＴのソース・ドレイン拡散層２１の一方がドレイン拡散層２１ｂとなっている以外は、各セルトランジスタＳＴと同様の構成となっている（ソース拡散層２１ａに接続された選択ゲートトランジスタＳＧＳの場合は、ソース・ドレイン拡散層２１の一方がソース拡散層２１ａとなっている）。
【００３８】
なお、ソース・ドレイン拡散層２１は、各セルトランジスタＳＴのゲート電極部３５間に対応する、上記ウェル領域１２ａの表面部にそれぞれ形成されている。
【００３９】
上記各ゲート電極部３５の周囲は、後酸化膜３６を介して、シリコン窒化（ＳｉＮ）膜などからなる第１の絶縁膜３７によって覆われている。すなわち、この第１の絶縁膜３７は、上記トランジスタＳＴ，ＳＧＳ，ＳＧＤのすべてを覆うように、上記メモリセル領域１２上にのみ選択的に設けられている。
【００４０】
そして、その第１の絶縁膜３７上に層間絶縁膜３８が埋め込まれるとともに、この層間絶縁膜３８に対して、上記第１の絶縁膜３７および上記熱酸化膜３１を貫通し、上記ドレイン拡散層２１ｂ（または、ソース拡散層２１ａ）につながるコンタクト３９が形成されている。
【００４１】
さらに、上記層間絶縁膜３８上に、上記コンタクト３９を介して、上記ドレイン拡散層２１ｂにつながるビット線（ＢＬ１，ＢＬ２，〜）４０が、カラム方向に沿って形成されて、たとえば図３に示すような構成のメモリセル・アレイが実現されている。
【００４２】
一方、上記周辺回路領域１３における周辺トランジスタＣＴは、たとえば図１に示すように、熱酸化膜（ゲート絶縁膜）３１、単一層からなるゲート電極部（第１のゲート長を有する第１のゲート電極部）４１、および、ソース・ドレイン拡散層４２，４３から構成されている。
【００４３】
また、上記ゲート電極部４１の周囲は、後酸化膜３６のみによって覆われている。
【００４４】
そして、その後酸化膜３６上に上記層間絶縁膜３８が埋め込まれるとともに、この層間絶縁膜３８に対して、上記後酸化膜３６を貫通し、上記ゲート電極部４１につながるコンタクト４４が形成されている。
【００４５】
さらに、上記層間絶縁膜３８上に、上記コンタクト４４を介して、上記ゲート電極部４１につながる配線４５が形成されている。
【００４６】
図４は、上記した構成のＮＡＮＤ型ＥＥＰＲＯＭにおける、セルトランジスタ（含む、選択ゲートトランジスタＳＧＳ，ＳＧＤ）ＳＴおよび周辺トランジスタＣＴの形成プロセスについて、概略的に示すものである。
【００４７】
まず、たとえば同図（ａ）に示すように、シリコン基板１１の表面にウェル領域および素子分離領域（いずれも図示していない）を形成した後に、上記ウェル領域上にゲート絶縁膜またはトンネル酸化膜となる熱酸化膜３１を形成する。
【００４８】
そして、メモリセル領域１２においては、上記熱酸化膜（トンネル酸化膜）３１上にスタックトゲート構造のゲート電極部（電荷蓄積層としての浮遊ゲート電極３２、ゲート間絶縁膜となるＯＮＯ膜（酸化膜／窒化膜／酸化膜）３３、制御ゲート電極（ワード線ＷＬ０〜ＷＬ１５）３４）３５を、また、その周辺回路領域１３においては、上記熱酸化膜（ゲート絶縁膜）３１上に単一層からなるゲート電極部４１を、それぞれ素子分離領域に直交する方向にストライプ状に形成する。
【００４９】
続いて、ゲート電極部３５，４１の加工ダメージを回復するための後酸化膜３６を形成する。
【００５０】
続いて、それぞれのトランジスタＳＴ，ＳＧＳ，ＳＧＤ，ＣＴに対し、ソース・ドレイン拡散層２１（ソース拡散層２１ａおよびドレイン拡散層２１ｂ），４２，４３を形成するための不純物２１’を打ち込む。
【００５１】
次いで、たとえば同図（ｂ）に示すように、シリコン窒化膜からなる第１の絶縁膜３７を全面に堆積する。なお、この第１の絶縁膜３７としては、シリコン窒化膜に限らず、後の酸化雰囲気でのアニール時に酸化剤（酸化種）を通さないような膜であれば良い。
【００５２】
次いで、たとえば同図（ｃ）に示すように、リソグラフィーによってパターニングしたレジストをマスク（図示していない）として、周辺回路領域１３上に堆積した第１の絶縁膜３７のみを、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）などの方法で剥離する。
【００５３】
次いで、たとえば同図（ｄ）に示すように、導入した不純物２１’を、酸化雰囲気中でのアニールによって活性化させて、各チャネル領域側に追い込むことにより、ソース・ドレイン拡散層２１（ソース拡散層２１ａおよびドレイン拡散層２１ｂ），４２，４３を、それぞれ形成する。
【００５４】
このように、メモリセル領域１２のみに第１の絶縁膜３７をつけた状態において、酸化雰囲気中でアニールする。このとき、周辺回路領域１３上には第１の絶縁膜３７がないので、メモリセル領域１２よりも、酸化剤がシリコン基板１１に多く到達する。そのため、周辺回路領域１３での不純物２１’の拡散が加速され、ソース・ドレイン拡散層４２，４３が十分にゲート電極部４１とオーバラップする。
【００５５】
一方、メモリセル領域１２は、第１の絶縁膜３７で覆われているので、酸化雰囲気中でアニールしても、酸化剤はシリコン基板１１にはほとんど到達しない。このため、不純物２１’は、周辺トランジスタＣＴほどは拡散せず、ショートチャネル効果を抑制できる。
【００５６】
特に、制御ゲート電極３４にタングステンシリサイド（ＷＳｉ）を用いた場合、酸化雰囲気中にてアニールすることによる、ＷＳｉの異常酸化が懸念される。これは、セルトランジスタＳＴなどの、ゲート長の短いところで起こりやすい。しかし、第１の絶縁膜３７でメモリセル領域１２を覆うことによって、酸化剤がゲート電極部３５に到達するのを防止できるようになる結果、ＷＳｉからなる制御ゲート電極３４の異常酸化を阻止することが可能となる。
【００５７】
また、トンネル酸化膜３１に対するバーズビーク量およびゲート電極部３５の側壁における後酸化量は、第１の絶縁膜３７を残存させることによって、第１の絶縁膜３７を剥離した場合に比べて減少できるようになる（書き込み・消去特性の改善）。
【００５８】
つまり、第１の絶縁膜３７の形成／非形成に応じて、後酸化を多くしてゲート電極部４１の加工ダメージを回復したい周辺トランジスタＣＴと、後酸化しすぎるのが好ましくないメモリセル（セルトランジスタＳＴおよび選択ゲートトランジスタＳＧＳ，ＳＧＤ）とで、後酸化量を変えることが可能となる。
【００５９】
以降、層間絶縁膜３８を埋め込んだ後、上記ゲート電極部４１につながるコンタクト４４や配線４５の形成、および、ドレイン拡散層２１ｂ（または、ソース拡散層２１ａ）につながるコンタクト３９やビット線４０などの形成が行われて、図１に示した構成のＮＡＮＤ型ＥＥＰＲＯＭが完成される。
【００６０】
上記したように、周辺トランジスタの領域のみ選択的に酸化できるようにしている。
【００６１】
すなわち、メモリセルの領域のみを第１の絶縁膜によって覆った状態で、酸化雰囲気中でのアニールを行うようにしている。これにより、トランジスタのゲート長が異なる場合にも、それぞれのトランジスタに対する、後酸化量や不純物拡散のためのアニール条件を同時に満たすことが可能となる。したがって、トランジスタのゲート長に応じて、後酸化量や不純物拡散の最適なアニール条件が異なることによるプロセスマージンの減少を抑制でき、装置の高性能化を図る上で非常に有用である。
【００６２】
なお、上記した本発明の第１の実施形態においては、周辺トランジスタのゲート構造部が単一層からなる場合を例に説明したが、これに限らず、たとえばメモリセル領域内の各トランジスタと同様に、ゲート間絶縁膜（インターポリ）を介した２層構造とすることも可能である。この場合、第一層目のゲート電極を引き出して、ゲートコンタクトをとるようにすれば良い。
【００６３】
このような構成によれば、周辺トランジスタのゲート電極部にもゲート間絶縁膜が配置されることにより、ゲート間絶縁膜に対するバーズビーク量を、第１の絶縁膜を残した領域と剥離した領域とで変化させることができるようになる。
【００６４】
また、選択ゲートトランジスタについても、そのゲート電極部の構成を、セルトランジスタのゲート電極部と同一の構成とする場合に限らず、たとえば、ゲート間絶縁膜を有さない構成としても良い。
【００６５】
また、第１の絶縁膜を剥離する場合、すべての周辺トランジスタについて剥離する必要はなく、たとえば、ゲート電極部に対して、ソース・ドレイン拡散層を十分にオーバラップさせたいトランジスタ、または、後酸化を多くしたいトランジスタについてのみ、第１の絶縁膜を剥離するようにしても良い。
【００６６】
また、第１の絶縁膜として用いられるシリコン窒化膜は、一般に、水素を多く含むことやメカニカルな膜ストレスが大きいために、メモリセルのトンネル酸化膜の信頼性を劣化させることが懸念される。
【００６７】
この場合、シリコン窒化膜の堆積後に酸化雰囲気中でアニールすることにより、シリコン窒化膜中の水素を引き抜き、膜質を改善することができる。したがって、メモリセルのトンネル酸化膜の信頼性が劣化するのを抑制する効果が十分に期待できる。
【００６８】
しかしながら、酸化雰囲気中でのアニールを行った後においては、シリコン窒化膜は必要ない。そこで、アニール後にすべてのシリコン窒化膜を剥離するようにすることも可能である。
【００６９】
ここで、第１の絶縁膜は、拡散層のオーバラップ量に選択性を持たせるという役目の他に、拡散層コンタクトのジャンクション・リークを防ぐという効果（いわゆる、エッチングストッパとしての機能）も期待できる。
【００７０】
たとえば図５に示すように、コンタクト３９の形成位置がマスクの合わせずれなどの理由により、素子分離領域１２ｂ上にかかるような場合、コンタクト開孔時のＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に選択性を持たせておくことによって、一旦、エッチングを第１の絶縁膜３７で止めることができる（同図（ａ）参照）。
【００７１】
こうして、第１の絶縁膜３７に達するコンタクト孔（第１のコンタクト孔）３９ａを開孔した後、エッチングの条件を切り換えて第１の絶縁膜３７をエッチングして、ドレイン拡散層２１ｂ（または、ソース拡散層２１ａ）とのコンタクトをとるためのコンタクト孔（第２のコンタクト孔）３９ｂを開孔する（同図（ｂ）参照）。
【００７２】
こうすることによって、素子分離領域１２ｂが大きくエッチングされるのを防止できる。
【００７３】
このように、第１の絶縁膜３７は、拡散層コンタクトのジャンクション・リークを防ぐという効果も期待できるため、酸化雰囲気中でのアニールを行った後にシリコン窒化膜を剥離する場合にも、少なくとも拡散層コンタクトの形成部のシリコン窒化膜は残して剥離するのが良い。
【００７４】
また、上述した本発明の第１の実施形態においては、後酸化膜３６上に、第１の絶縁膜３７を形成するようにしたが、これに限らず、たとえば図６に示すように、後酸化膜３６と第１の絶縁膜３７との間にＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）膜などの、酸化剤を通す第２の絶縁膜５１を形成するようにしても良い。
【００７５】
この場合、第２の絶縁膜５１は、たとえば、第１の絶縁膜３７を剥離する際のストッパとして機能するため、プロセスマージンを広げることが可能となる。
【００７６】
また、ＮＡＮＤ型ＥＥＰＲＯＭに限らず、たとえば図７に示すような構成のメモリセル・アレイを有するＡＮＤ型のＥＥＰＲＯＭや、ＮＯＲ型のＥＥＰＲＯＭなどにも適用できる。
【００７７】
（第二の実施形態）
図８は、本発明の第二の実施形態にかかる不揮発性半導体記憶装置の、セルトランジスタ（含む、選択ゲートトランジスタ）および周辺トランジスタの形成プロセスを概略的に示すものである。なお、ここでは、ＮＡＮＤ型ＥＥＰＲＯＭを例に説明する。
【００７８】
まず、たとえば同図（ａ）に示すように、シリコン基板１１の表面にウェル領域および素子分離領域（いずれも図示していない）を形成した後に、上記ウェル領域上にゲート絶縁膜またはトンネル酸化膜となる熱酸化膜３１を形成する。
【００７９】
そして、メモリセル領域１２においては、上記熱酸化膜（トンネル酸化膜）３１上にスタックトゲート構造のゲート電極部（電荷蓄積層としての浮遊ゲート電極３２、ゲート間絶縁膜となるＯＮＯ膜（酸化膜／窒化膜／酸化膜）３３、制御ゲート電極（ワード線ＷＬ０〜ＷＬ１５）３４）３５を、また、その周辺回路領域１３においては、上記熱酸化膜（ゲート絶縁膜）３１上に単一層からなるゲート電極部４１を、それぞれ素子分離領域に直交する方向にストライプ状に形成する。
【００８０】
続いて、ゲート電極部３５，４１の加工ダメージを回復するための後酸化膜３６を形成する。
【００８１】
続いて、それぞれのトランジスタに対し、ソース・ドレイン拡散層２１（ソース拡散層２１ａおよびドレイン拡散層２１ｂ），４２，４３を形成するための不純物２１’を打ち込む。
【００８２】
次いで、たとえば同図（ｂ）に示すように、シリコン窒化膜からなる第１の絶縁膜３７を、少なくともメモリセル領域１２上に堆積する。
【００８３】
続いて、酸化雰囲気中でのアニールによって、導入した不純物２１’を活性化させる。
【００８４】
その際、たとえば同図（ｃ）に示すように、第１の絶縁膜３７の表面を酸化させて表面酸化膜３７’を形成する。この表面酸化膜３７’は、上記第１の絶縁膜３７の表面での酸化量が、たとえば、１０オングストローム以上〜１００オングストローム以下となるように形成される。
【００８５】
なお、表面酸化膜３７’が形成された上記第１の絶縁膜３７は、その表面側から徐々に水素濃度が高くなるような濃度勾配をもつ。
【００８６】
こうして、シリコン窒化膜中の水素によるトンネル酸化膜への影響を減少させた状態で、不純物２１’を各チャネル領域側に追い込むことにより、たとえば同図（ｄ）に示すように、ソース・ドレイン拡散層２１（ソース拡散層２１ａおよびドレイン拡散層２１ｂ），４２，４３を、それぞれ形成する。
【００８７】
以降、層間絶縁膜３８を埋め込んだ後、上記ゲート電極部４１につながるコンタクト４４や配線４５の形成、および、ドレイン拡散層２１ｂ（または、ソース拡散層２１ａ）につながるコンタクト３９やビット線４０などの形成が同様に行われて、ＮＡＮＤ型ＥＥＰＲＯＭ（図示していない）が完成される。
【００８８】
このように、第１の絶縁膜３７の表面に強制的に表面酸化膜３７’を形成させることにより、たとえば図９に示すように、シリコン窒化膜中の水素濃度を低減でき、熱酸化膜（トンネル酸化膜）３１における電子トラップ量ｄＶｇを減少させることが可能となる。
【００８９】
すなわち、層間絶縁膜３８を堆積する前に、第１の絶縁膜３７の表面を酸化させるようにした場合、シリコン窒化膜中の水素濃度を低減でき、熱酸化膜３１中の水素濃度を下げることが可能となる。その結果、熱酸化膜３１における電子トラップ量ｄＶｇを減少させることが可能となって、トンネル酸化膜の信頼性が劣化するのを防止できるものである。
【００９０】
因みに、本図９に示す、トンネル酸化膜中の水素濃度（本発明）は、表面酸化膜３７’を形成しなかった場合（従来）を“１”とした際の、相対値である。
【００９１】
また、電子トラップ量ｄＶｇは、たとえば、ゲートに負電圧を印加し、トンネル酸化膜に０．１Ａ／ｃｍ² 程度の直流の定電流を２０秒間ほど流したときの、その２０秒間におけるゲート電圧の最小値と最大値との差である。この場合、トンネル酸化膜中での電子トラップの発生量が多いほど、ｄＶｇの値は大きくなる。
【００９２】
このような構成によれば、上述したように、第１の絶縁膜を残したままでも、メモリセルのトンネル酸化膜の信頼性が劣化するのを抑制できる。
【００９３】
なお、上述した本発明の第二の実施形態においては、第１の絶縁膜を形成する前に不純物を導入するようにしたが、これに限らず、たとえば第１の絶縁膜を形成した後に不純物を導入するようにすることも可能である。
【００９４】
また、ＮＡＮＤ型のＥＥＰＲＯＭに限らず、ＡＮＤ型やＮＯＲ型のＥＥＰＲＯＭにも同様に適用できる。
【００９５】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００９６】
【発明の効果】
以上、詳述したようにこの発明によれば、後酸化量や不純物拡散のためのアニール条件を、トランジスタのゲート長に応じて制御でき、装置の高性能化を図ることが可能な不揮発性半導体記憶装置を提供できる。
【００９７】
また、この発明によれば、後酸化量や不純物拡散のためのアニール条件を、トランジスタのゲート長に応じて最適化する場合にも、シリコン窒化膜中の水素濃度を低減でき、トンネル酸化膜中での電子トラップ量を減少させることが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】
この発明の第一の実施形態にかかる不揮発性半導体記憶装置の構成を、ＮＡＮＤ型ＥＥＰＲＯＭを例に示す概略断面図。
【図２】
同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける、セルアレイの構成例を示す概略平面図。
【図３】
同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける、セルアレイを概略的に示す回路構成図。
【図４】
同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける、各トランジスタの形成プロセスを説明するために示す工程断面図。
【図５】
同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける、拡散層コンタクトの形成プロセスを説明するために示す工程断面図。
【図６】
同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルの、他の構成例を示す概略断面図。
【図７】
ＡＮＤ型ＥＥＰＲＯＭにおける、セルアレイを概略的に示す回路構成図。
【図８】
この発明の第二の実施形態にかかる不揮発性半導体記憶装置の概略を、ＮＡＮＤ型ＥＥＰＲＯＭを例に示す工程断面図。
【図９】
同じく、ＮＡＮＤ型ＥＥＰＲＯＭにおける特性を、従来技術と比較して示す概略図。
【図１０】
従来技術とその問題点を説明するために、ＮＡＮＤ型ＥＥＰＲＯＭの構成を示す概略断面図。
【図１１】
同じく、従来のＮＡＮＤ型ＥＥＰＲＯＭにおける、各トランジスタの形成プロセスを説明するために示す工程断面図。
【符号の説明】
１１…シリコン基板
１２…メモリセル領域（セルアレイ）
１２ａ…ウェル領域
１２ｂ…素子分離領域
１３…周辺回路領域
２１…ソース・ドレイン拡散層
２１’…不純物
２１ａ…ソース拡散層
２１ｂ…ドレイン拡散層
３１…熱酸化膜（トンネル酸化膜／ゲート絶縁膜）
３２…浮遊ゲート電極（電荷蓄積層）
３３…ゲート間絶縁膜
３４…制御ゲート電極
３５…ゲート電極部（セルトランジスタ／選択ゲートトランジスタ）
３６…後酸化膜
３７…第１の絶縁膜
３７’…表面酸化膜
３８…層間絶縁膜
３９…コンタクト（拡散層コンタクト）
３９ａ…コンタクト孔（第１のコンタクト孔）
３９ｂ…コンタクト孔（第２のコンタクト孔）
４０…ビット線
４１…ゲート電極部（周辺トランジスタ）
４２，４３…ソース・ドレイン拡散層（周辺トランジスタ）
４４…コンタクト（ゲートコンタクト）
４５…配線
５１…第２の絶縁膜
ＳＴ…セルトランジスタ
ＣＴ…周辺トランジスタ
ＳＧＳ…選択ゲートトランジスタ（ソース側）
ＳＧＤ…選択ゲートトランジスタ（ドレイン側）
ＷＬ０〜ＷＬ１５（ＷＬｎ）…ワード線
ＢＬ１，ＢＬ２，〜…ビット線

Images