JP2006173479A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2006173479A
JP2006173479A JP2004366473A JP2004366473A JP2006173479A JP 2006173479 A JP2006173479 A JP 2006173479A JP 2004366473 A JP2004366473 A JP 2004366473A JP 2004366473 A JP2004366473 A JP 2004366473A JP 2006173479 A JP2006173479 A JP 2006173479A
Authority
JP
Japan
Prior art keywords
silicon nitride
nitride film
semiconductor device
manufacturing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004366473A
Other languages
English (en)
Inventor
Hiroyuki Inuzuka
宏行 犬塚
Tsukasa Doi
司 土居
Kazumasa Mitsumune
和正 三宗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2004366473A priority Critical patent/JP2006173479A/ja
Priority to TW094143183A priority patent/TWI284965B/zh
Priority to US11/303,583 priority patent/US20060134865A1/en
Priority to KR1020050124929A priority patent/KR100694608B1/ko
Publication of JP2006173479A publication Critical patent/JP2006173479A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

【課題】
浮遊ゲート構造のメモリセルを備えてなる半導体装置において、制御ゲート電極上にボトムボーダレスコンタクト加工用のエッチングストップ層として、トランジスタの閾値電圧変動を抑制しつつ、歩留りの低下を伴わずに窒化珪素膜を形成できる半導体装置の製造方法を提供する。
【解決手段】
メモリセルの制御ゲート電極１０５上にボトムボーダレスコンタクト加工用のエッチングストップ層として窒化珪素膜１１５を、膜中水素（Ｈ２）濃度が１．５×１０２１〜２．６×１０２１ａｔｏｍｓ／ｃｍ３の範囲内となるように形成する。更に、窒化珪素膜１１５は、減圧ＣＶＤ法を用いて、７００℃以下の温度にて形成する。
【選択図】 図３

Description

本発明は、ボトムボーダレスコンタクト加工用の窒化珪素膜の成膜工程を有する半導体装置の製造方法に関する。
ＬＳＩ（大規模集積回路）の高密度、高集積化に伴い、上層配線メタルと、拡散層や自己整合シリサイド部との間のコンタクトを取るために、上層層間絶縁膜に開口されるコンタクトホールの拡散層または自己整合シリサイド部上でのエッチングストップ層とするために、窒化珪素膜が用いられていた。
図７は、従来の半導体装置（例えば、不揮発性記憶装置）の浮遊ゲート構造のメモリセルにおけるゲート電極構造を示す工程断面図である。尚、図７（Ａ）は、半導体基板２０１（以下、基板２０１と称す）上にゲート酸化膜２０２を介して形成された浮遊ゲート２０３と絶縁膜２０４と制御ゲート２０５からなる浮遊ゲート構造だけを便宜上示す工程断面図である。また、図７（Ｂ）は、図７（Ａ）に示す浮遊ゲート構造に対して、浮遊ゲート２０３と絶縁膜２０４と制御ゲート２０５からなるゲート電極部の側壁にサイドウォール絶縁膜２０８が形成され、ゲート電極部の両側の基板２０１上にソース／ドレイン領域２０７が形成され、制御ゲート２０５とソース／ドレイン領域２０７上に自己整合的にシリサイド２１０，２１３が形成され、サイドウォール絶縁膜２０８とシリサイド２１０，２１３を覆って全面に窒化珪素膜２１５と層間絶縁膜２１６が形成され、更に、ソース／ドレイン領域２０７上のシリサイド２１３に対してコンタクト開口部２１７が形成された状態を示す工程断面図である。図７（Ｂ）において、窒化珪素膜２１５は、コンタクト開口部２１７のエッチングストップ膜として機能する。
このように、層間絶縁膜２１６の下部に窒化珪素膜２１５を設ける構成にすることで上層層間絶縁膜２１６から拡散される水分を遮断し、素子が形成された基板２０１表面へ水分が供給されることを防止し、上層層間絶縁膜２１６へのコンタクトホール２１７の開口時に拡散層２０７または自己整合シリサイド２１０，２１３がオーバーエッチされることを防いでいる。つまり、エッチングストップ膜として窒化珪素膜２１５を用いることで、制御ゲート２０５とソース／ドレイン領域２０７上の自己整合シリサイド２１０に対して同時にコンタクトホールを開口する場合に、層間絶縁膜２１６のエッチング深さが異なるが、層間絶縁膜２１６に対して窒化珪素膜２１５がエッチングされ難い条件を用いることで、窒化珪素膜２１５がエッチングストップ膜として機能して深さの異なるコンタクトホールを開口できる。尚、コンタクトホール開口部分の窒化珪素膜２１５は層間絶縁膜２１６のエッチング後にエッチング除去される。尚、窒化珪素膜２１５をかかるエッチングストップ膜として用いる半導体装置の製造方法については、下記特許文献１に詳細な開示がある。
特開２００４−２２８５８９号公報
従来、上述の窒化珪素膜を形成するのに、例えばプラズマＣＶＤ法、或いは、減圧ＣＶＤ法が用いられていた。ところが、プラズマＣＶＤ法で形成した窒化珪素膜は、膜のステップカバレッジが、減圧ＣＶＤ法で形成した場合は略１００％であるのに対して、微細化が進んだ０．１３μｍ世代以降の半導体デバイスでは５０％以下と低いために、自己整合コンタクト等のボトムボーダレスコンタクト加工用のエッチングストップ膜として必要な膜厚を形成すると、上層の層間絶縁膜の埋め込みが困難となるという問題が生じる。そのために、微細化が進むとステップカバレッジが良好な減圧ＣＶＤ法で窒化珪素膜を形成するのが好ましい。
しかしながら、減圧ＣＶＤ法による窒化珪素膜の形成では、一般的に７６０℃程度の温度に保って成膜されており、成膜中に発生する活性な水素がチャネル領域や拡散層へ拡散していき、トランジスタの閾値電圧が変動し、歩留りの低下を招いてしまうという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、浮遊ゲート構造のメモリセルを備えてなる半導体装置において、制御ゲート電極上にボトムボーダレスコンタクト加工用のエッチングストップ層として、トランジスタの閾値電圧変動を抑制しつつ、歩留りの低下を伴わずに窒化珪素膜を形成できる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上に形成されたソース領域及びドレイン領域を有し、前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域上に順次積層されたゲート絶縁膜と浮遊ゲートと絶縁膜と制御ゲートを有するメモリセルをマトリックス状に配列してなる半導体装置の製造方法であって、前記制御ゲート電極上にボトムボーダレスコンタクト加工用のエッチングストップ層として形成される窒化珪素膜の膜中水素（Ｈ２）濃度が、１．５×１０２１〜２．６×１０２１ａｔｏｍｓ／ｃｍ３の範囲内であることを特徴とする。
上記特徴の半導体装置の製造方法において、前記窒化珪素膜は、前記制御ゲート電極、前記ソース領域、及び、前記ドレイン領域を覆うように形成される。
また、上記特徴の半導体装置の製造方法において、前記窒化珪素膜は、減圧ＣＶＤ法を用いて、７００℃以下の温度にて形成することを特徴とする。更に、前記窒化珪素膜は、１５〜６０ｎｍの膜厚を有することを特徴とする。
更に、上記特徴の半導体装置の製造方法において、前記窒化珪素膜を堆積する前に、前記制御ゲート電極、前記ソース領域、及び、前記ドレイン領域の各表面に選択的に金属サリサイド膜を形成することを特徴とする。
更に、上記特徴の半導体装置の製造方法において、前記窒化珪素膜は、モノシランとアンモニアガスを原料として使用して７００℃以下の温度、より好ましくは、５００℃以上７００℃以下の温度範囲にて形成することを特徴とする。更に、前記窒化珪素膜は、モノシランに対するアンモニアガスの流量比を２５〜１３３の範囲内として形成することが好ましい。
また、上記特徴の半導体装置の製造方法において、前記窒化珪素膜は、ジシランとアンモニアガスを原料として使用して７００℃以下の温度、より好ましくは、５００℃以上６５０℃以下の温度範囲にて形成することを特徴とする。更に、前記窒化珪素膜は、ジシランに対するアンモニアガスの流量比を２５〜３５０の範囲内として形成することが好ましい。
以下、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称す）について、図面に基づいて説明する。本実施形態では、メモリセルとしてフラッシュメモリセルをマトリックス状に配列してなる不揮発性半導体記憶装置（フラッシュメモリ）を、本発明方法の対象となる半導体装置として想定して説明を行う。尚、以下の説明によって本発明方法が限定されるものではない。
先ず、図１及び図２を参照して、本実施形態におけるメモリセルトランジスタの構造、及び、メモリセル以外の周辺回路のトランジスタ構造の一例を説明する。
図１（Ａ）は、図１（Ｂ）の活性化領域１１１を含むワード線となる制御ゲート１０５の延伸方向に垂直なＸ−Ｘ’断面における工程断面図であり、メモリセルをワード線延伸方向に対して垂直な方向に複数繰り返して配列した状態を示す。また、図１（Ｂ）は、図１（Ａ）の浮遊ゲート１０３及び制御ゲート１０５を含むワード線延伸方向と平行なＹ−Ｙ’断面における工程断面図であり、メモリセルをワード線延伸方向に複数繰り返して配列した状態を示す。
図１（Ｂ）に示すように、メモリセルは、Ｐ型シリコン基板１０１上に形成されており、Ｐ型シリコン基板１０１表面はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて活性化領域１１１と素子分離領域１０９に分けられ、また、図１（Ａ）に示すように、活性化領域１１１にはチャネル領域１１２と、チャネル領域１１２の両側に形成されたソース／ドレイン領域１０７が形成されている。また、チャネル領域１１２上には、トンネル酸化膜１０２が形成されており、更に、トンネル酸化膜１０２を覆い、ポリシリコン層から成る浮遊ゲート１０３が形成されている。浮遊ゲート１０３は、酸化膜・窒化膜・酸化膜からなる三層膜（ＯＮＯ膜）１０４で覆われ、その上に、コバルトシリサイド１１０（金属サリサイドに相当）とポリシリコンからなる制御ゲート１０５が、Ｙ−Ｙ’断面と平行で基板１０１表面に対して垂直な方向に浮遊ゲート１０３と自己整合的に形成されている。また、図１（Ａ）に示すように、ソース／ドレイン領域１０７の表面には、酸化膜からなるサイドウォール絶縁膜１０８を隔ててコバルトシリサイド１１３が夫々形成されている。
次に、本半導体装置の周辺回路のトランジスタ構造を、図２に示す工程断面図を参照して説明する。周辺回路トランジスタは、Ｐ型シリコン基板１０１上に形成されており、メモリセルのトンネル酸化膜１０２より厚膜のゲート酸化膜１１４上にコバルトシリサイド１１０とポリシリコンからなるゲート電極１０６を形成した後、チャネル領域１１２の両側に形成されたソース／ドレイン領域１０７が形成されている。更に、ソース／ドレイン領域１０７の表面には、酸化膜からなるサイドウォール絶縁膜１０８を隔ててコバルトシリサイド１１３が夫々形成されている。また、周辺回路トランジスタは、素子分離領域１０９により隣接する他の周辺回路トランジスタ等の活性化領域（図示せず）と絶縁分離されている。尚、図２において、図１のメモリセルと同じ構成要素には同じ符号を付して説明している。また、以下の説明に用いる図３及び図４についても同様である。
図１及び図２に示すように、メモリセルトランジスタ及び周辺回路トランジスタが形成されると、次に、図３及び図４に示すように、メモリセル領域及び周辺回路領域の全面に、例えば枚葉方式の減圧ＣＶＤ装置を用いて、窒化珪素膜からなるエッチングストップ膜１１５を成膜した後、例えば酸化シリコンからなる層間絶縁膜１１６を、エッチングストップ膜１１５を覆って全面的に形成する。引き続き、層間絶縁膜１１６上にレジスト膜（図示せず）を形成して開口部分をパターニングし、自己整合によりコンタクト開口部１１７をエッチングにより形成する。尚、図３は、図１（Ａ）に示すメモリセルトランジスタ上に、エッチングストップ膜１１５と層間絶縁膜１１６を形成し、コンタクト開口部１１７を開口した工程断面図であり、図４は、図２に示す周辺回路トランジスタ上に、エッチングストップ膜１１５と層間絶縁膜１１６を形成し、コンタクト開口部１１７を開口した工程断面図である。
次に、上述の枚葉方式の減圧ＣＶＤ装置を用いた窒化珪素膜１１５の形成方法及びその成膜条件について説明する。
窒化珪素膜に含まれるシリコンガスの原料ガスとしては、モノシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）等を、また、窒素の原料ガスとしては窒素ガス（Ｎ２）やアンモニア（ＮＨ３）を用いることができるが、これらの組み合わせの内、モノシランとアンモニア、または、ジシランとアンモニアの組み合わせは反応効率が最も高く最適であるため、当該組み合わせの何れかを用いる。また、キャリアガスとして窒素ガス（Ｎ２）を用いる。
反応ガスとしてモノシランとアンモニアを組み合わせた場合は、モノシランに対するアンモニアの流量比を２５〜１３３とし、例えば、モノシランの流量を２０ｓｃｃｍ、アンモニアの流量を２０００ｓｃｃｍとする。成膜時の基板温度は、７００℃以下、好ましくは、７００℃以下５００℃以上の温度範囲とし、例えば７００℃とする。
一方、反応ガスとしてジシランとアンモニアを組み合わせた場合は、ジシランに対するアンモニアの流量比を２５〜３５０とし、例えば、ジシランの流量を２０ｓｃｃｍ、アンモニアの流量を７０００ｓｃｃｍとする。成膜時の基板温度は、７００℃以下、好ましくは、７００℃以下５００℃以上、更に好ましくは、６５０℃以下５００℃以上の温度範囲とし、例えば６００℃とする。尚、基板温度は、他の成膜条件に応じて、５００〜７００℃の範囲でできるだけ低い方が望ましい。尚、窒化珪素膜の成膜温度が低くなると膜中水素濃度が高くなるため、基板温度は、５００℃以上が好ましい。以上により、窒化珪素膜の膜中水素（Ｈ２）濃度を後述する所望の濃度にすることができる。
尚、シリサイド層１１０，１１３の形成後に、７００℃以上の高温プロセスを介在させると、シリサイド層の耐熱性の乏しさに起因して各種の問題が生じる。即ち、シリサイド層とシリコン層との再反応によるシリサイド層内の組成変化、アンモニアの熱分解よりシリサイド層との還元反応による組成変化、当該シリサイド層の組成変化に伴う導電率の低下、或いは、シリサイド層内のストレス増加、ボイドの発生等の問題が生じるため、シリサイド層形成後の熱処理、即ち、窒化珪素膜の成膜温度は７００℃以下に抑えるのが好ましい。
また、エッチングストップ膜１１５としての窒化珪素膜の膜厚は１５〜６０ｎｍの範囲が望ましい。コンタクトホール開口時における層間絶縁膜１１６のエッチング時のエッチングストップ膜として十分な膜厚であって、層間絶縁膜１１６をエッチングした後にコンタクトホール１１７内の窒化珪素膜１１５をエッチングしやすいようにするためである。
上述の成膜条件（反応ガスとしてモノシランとアンモニアを組み合わせた場合では成膜時の基板温度が７００℃、また、反応ガスとしてジシランとアンモニアを組み合わせた場合では成膜時の基板温度が６００℃）で減圧ＣＶＤ法により成膜された窒化珪素膜に含まれる膜中水素濃度は、０．０８×１０２１〜１．６×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にあることが分かった。一方、従来のプラズマＣＶＤ法で成膜された窒化珪素膜に含まれる膜中水素濃度は、１．８×１０２１〜３．１６×１０２１ａｔｏｍｓ／ｃｍ３の範囲内にあり、減圧ＣＶＤ法で成膜された場合に比べて高濃度であることが判明した。ここで、成膜中に発生する活性な水素（Ｈ）は拡散層或いはチャネル領域に拡散し、トランジスタの閾値電圧を変動させることを見出した。また、フラッシュメモリとしては水素濃度が一定の許容範囲内にないと歩留りに影響を及ぼすことを見出した。尚、窒化珪素膜の膜中に含まれる水素濃度の測定は、ＴＤＳ及びＦＴ−ＩＲを用いて測定した。
ここで、窒化珪素膜の膜中に含まれる水素濃度と周辺回路Ｐ＋領域の閾値電圧（Ｖｔｈ）及びフラッシュメモリの不良率と関係を示す実験結果につき説明する。図５は、窒化珪素膜の膜中に含まれる水素濃度を変化させたときの水素濃度と周辺回路Ｐ＋領域の閾値電圧（Ｖｔｈ）との関係を示す。図５に示す実験結果から、膜中の水素濃度を１．５×１０２１〜２．６×１０２１ａｔｏｍｓ／ｃｍ３の範囲まで増やしていくと閾値電圧は０．６Ｖ近くまで上昇し、更に、２．６×１０２１〜３．１６×１０２１ａｔｏｍｓ／ｃｍ３の範囲まで増やすと閾値電圧が０．６Ｖから０．５Ｖへと下がる傾向が見られた。
図６は、窒化珪素膜の膜中に含まれる水素濃度を変化させたときの水素濃度とフラッシュメモリの不良率との関係を示す。図６に示す実験結果から、膜中の水素濃度が０．４×１０２１ａｔｏｍｓ／ｃｍ３の時は、不良率が１００％であるのに対し、水素濃度が１．５×１０２１〜２．６×１０２１ａｔｏｍｓ／ｃｍ３の範囲まで増えると不良率は０％近くまで減少する傾向が見られた。更に、膜中の水素濃度を３．１６×１０２１ａｔｏｍｓ／ｃｍ３まで増やすと不良率は３０％近くまで上昇する。
以上の実験結果より、フラッシュメモリは周辺回路Ｐ＋領域のトランジスタの閾値電圧上昇と不良率低減を両立させる窒化珪素膜の膜中に含まれる水素濃度の適正範囲があり、当該水素濃度は、約１．５×１０２１〜２．６×１０２１ａｔｏｍｓ／ｃｍ３の範囲内であるのが望ましいと判明した。従って、本発明方法により窒化珪素膜の膜中に含まれる水素濃度が約１．５×１０２１〜２．６×１０２１ａｔｏｍｓ／ｃｍ３の範囲内に収まるように窒化珪素膜を生成すれば、不揮発性半導体記憶装置の歩留まり向上を可能にすることができる。
以上、本発明方法によれば、不揮発性半導体記憶装置の製造に当って、ボトムボーダレスコンタクト加工用のエッチングストップ層として形成される窒化珪素膜の成膜温度の低温化及び膜中に含まれる水素濃度を制御することによって、周辺回路Ｐ＋領域の閾値電圧変動及び歩留り低下等の問題を確実に回避することができる。更に、ステップカバレッジが良好な減圧ＣＶＤ法で窒化珪素膜を形成することにより、微細化への対応も図れる。
本発明に係る半導体装置の製造方法におけるメモリセルトランジスタの形成過程を説明するための互いに直交する２つの垂直断面における工程断面図 本発明に係る半導体装置の製造方法における周辺回路トランジスタの形成過程を説明するための工程断面図 本発明に係る半導体装置の製造方法におけるメモリセル領域のコンタクトホール形成過程を説明するための工程断面図 本発明に係る半導体装置の製造方法における周辺回路領域のコンタクトホール形成過程を説明するための工程断面図 窒化珪素膜の膜中に含まれる水素濃度を変化させたときの水素濃度と周辺回路Ｐ＋領域の閾値電圧との関係を示すグラフ 窒化珪素膜の膜中に含まれる水素濃度を変化させたときの水素濃度とフラッシュメモリの不良率との関係を示すグラフ 従来の不揮発性半導体記憶装置の浮遊ゲート構造のメモリセルにおけるゲート電極構造及びその製造方法を説明するための工程断面図
符号の説明
１０１： Ｐ型シリコン基板
１０２： トンネル酸化膜
１０３，２０３： 浮遊ゲート
１０４： ＯＮＯ膜（絶縁膜）
１０５，２０５： 制御ゲート
１０６： ゲート電極
１０７，２０７： ソース／ドレイン領域
１０８，２０８： サイドウォール絶縁膜
１０９： 素子分離領域
１１０，１１３： コバルトシリサイド
１１１： 活性化領域
１１２： チャネル領域
１１４： ゲート酸化膜
１１５，２１５： 窒化珪素膜（エッチングストップ膜）
１１６，２１６： 層間絶縁膜
１１７，２１７： コンタクト開口部
２０１： 半導体基板
２０２： ゲート酸化膜
２０４： 絶縁膜
２１０，２１３： シリサイド

Claims (11)

  1. 半導体基板上に形成されたソース領域及びドレイン領域を有し、前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域上に順次積層されたゲート絶縁膜と浮遊ゲートと絶縁膜と制御ゲートを有するメモリセルをマトリックス状に配列してなる半導体装置の製造方法であって、
    前記制御ゲート電極上にボトムボーダレスコンタクト加工用のエッチングストップ層として形成される窒化珪素膜の膜中水素濃度が、１．５×１０２１〜２．６×１０２１ａｔｏｍｓ／ｃｍ３の範囲内であることを特徴とする半導体装置の製造方法。
  2. 前記窒化珪素膜は、前記制御ゲート電極、前記ソース領域、及び、前記ドレイン領域を覆うように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記窒化珪素膜は、減圧ＣＶＤ法を用いて、７００℃以下の温度にて形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記窒化珪素膜は、１５〜６０ｎｍの膜厚を有することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
  5. 前記窒化珪素膜を堆積する前に、前記制御ゲート電極、前記ソース領域、及び、前記ドレイン領域の各表面に選択的に金属サリサイド膜を形成することを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  6. 前記窒化珪素膜は、モノシランとアンモニアガスを原料として使用して７００℃以下の温度にて形成することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
  7. 前記窒化珪素膜は、モノシランとアンモニアガスを原料として使用して、５００℃以上７００℃以下の温度範囲にて形成することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
  8. 前記窒化珪素膜は、モノシランに対するアンモニアガスの流量比を２５〜１３３の範囲内として形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 前記窒化珪素膜は、ジシランとアンモニアガスを原料として使用して７００℃以下の温度にて形成することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
  10. 前記窒化珪素膜は、ジシランとアンモニアガスを原料として使用して、５００℃以上６５０℃以下の温度範囲にて形成することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
  11. 前記窒化珪素膜は、ジシランに対するアンモニアガスの流量比を２５〜３５０の範囲内として形成することを特徴とする請求項９または１０に記載の半導体装置置の製造方法。
JP2004366473A 2004-12-17 2004-12-17 半導体装置の製造方法 Pending JP2006173479A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004366473A JP2006173479A (ja) 2004-12-17 2004-12-17 半導体装置の製造方法
TW094143183A TWI284965B (en) 2004-12-17 2005-12-07 Method of manufacturing a semiconductor device
US11/303,583 US20060134865A1 (en) 2004-12-17 2005-12-14 Method of manufacturing a semiconductor device
KR1020050124929A KR100694608B1 (ko) 2004-12-17 2005-12-17 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004366473A JP2006173479A (ja) 2004-12-17 2004-12-17 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2006173479A true JP2006173479A (ja) 2006-06-29

Family

ID=36596494

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004366473A Pending JP2006173479A (ja) 2004-12-17 2004-12-17 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20060134865A1 (ja)
JP (1) JP2006173479A (ja)
KR (1) KR100694608B1 (ja)
TW (1) TWI284965B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060189167A1 (en) * 2005-02-18 2006-08-24 Hsiang-Ying Wang Method for fabricating silicon nitride film

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
TW415045B (en) * 1999-08-10 2000-12-11 United Microelectronics Corp Manufacture of embedded flash memory
IT1314142B1 (it) * 1999-12-20 2002-12-04 St Microelectronics Srl Dispositivo di memoria non volatile e relativo processo difabbricazione
US6846359B2 (en) * 2002-10-25 2005-01-25 The Board Of Trustees Of The University Of Illinois Epitaxial CoSi2 on MOS devices
JP4653949B2 (ja) * 2003-12-10 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2004228589A (ja) * 2004-03-03 2004-08-12 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US20060134865A1 (en) 2006-06-22
TW200639977A (en) 2006-11-16
KR100694608B1 (ko) 2007-03-13
TWI284965B (en) 2007-08-01
KR20060069348A (ko) 2006-06-21

Similar Documents

Publication Publication Date Title
US7268041B2 (en) Method of forming source contact of flash memory device
US7786004B2 (en) Method of treating an exposed conductive film prior to forming a silicide
US7786013B2 (en) Method of fabricating semiconductor device
US20150294975A1 (en) Semiconductor device and method of manufacturing the same
JP2006286720A (ja) 半導体装置およびその製造方法
JP2009158591A (ja) 半導体装置およびその製造方法
US20120161218A1 (en) Semiconductor device and method for manufacturing the same
JP2006344809A (ja) 半導体装置及びその製造方法
US7320919B2 (en) Method for fabricating semiconductor device with metal-polycide gate and recessed channel
TW201603129A (zh) 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置
US20090140315A1 (en) Semiconductor memory device and method of manufacturing the same
USRE42180E1 (en) Semiconductor device having metal silicide layer on source/drain region and gate electrode and method of manufacturing the same
JPH10223770A (ja) 半導体装置及びその製造方法
US20080251824A1 (en) Semiconductor memory device and manufacturing method thereof
JP2009049235A (ja) 半導体装置およびその製造方法
JP2008166518A (ja) 不揮発性半導体記憶装置
JP2007266499A (ja) 不揮発性半導体メモリ及びその製造方法
JP2006173479A (ja) 半導体装置の製造方法
US8288279B1 (en) Method for forming conductive contact
US20090081847A1 (en) Method of manufacturing nonvolatile semiconductor memory device
WO2024040698A1 (zh) 一种半导体结构的制作方法及其结构
US7767513B2 (en) Method of manufacturing semiconductor device and semiconductor device
JP2008288260A (ja) 半導体装置及びその製造方法
JP4561060B2 (ja) 半導体装置及びその製造方法
KR100972718B1 (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100309