TWI284965B - Method of manufacturing a semiconductor device - Google Patents

Description

1284965 程 製 觸 接 界： 邊法 無方 部之 底置 於裝 用體 一 導 積半 沉 一 1由造 域藉製 領種來 術 一驟 技於步 明 之關之 說 屬明層 丨明 所發矽 ο發 明本化 、 發 氮 九 t 之 【先前技術】 隨著大規模積體電路（LSI )裝置變得愈來愈高密度 且積體化，一氮化矽層已被使用作爲一用於位在上方層間 絕緣層中之接觸孔開口之擴散層，或者作爲在一自行對準 矽化物層上方之蝕刻中止層，以使擴散層及該自行對準砂 化物層與一上方接線金屬相接觸。 圖7係在一製造步驟中在一習知半導體裝置（諸如非 易失性記憶體裝置）中之浮動閘型記憶單元中之一閘電極 結構之截面視圖。詳言之，圖7(A)爲方便而僅顯示在 製造步驟中之該浮動閘結構的截面視圖，該浮動閘結構包 括一浮動閘203、一絕緣層204及一控制閘205，其經由 一閘氧化物層202而被形成在一半導體基板201上（以下 稱之爲基板201)。圖7(B)顯示在製造步驟中之圖7( A )中之浮動閘結構之一狀態的截面視圖，其中一側壁絕 緣層208被形成在由該浮動閘203、絕緣層204及控制閘 2 0 5所構成之該閘電極結構之每一側壁上’源極/汲極區 域2 07被形成在該基板201之閘電極的兩側面上’矽化物 層2 1 0及2 1 3自行對準地分別形成在該控制閘205及該源 極/汲極區域2 0 7上，一氮化矽層2 1 5及一上方層間絕緣 (2) 1284965 層216被形成在該側壁絕緣層208及該矽化物層 213的整個表面上，且位在該源極/汲極區域207 氮化矽層2 1 3具有一接觸開口 2 1 7。在圖7 ( B )中 該氮化矽層2 1 5係作爲用於該接觸開口 2 1 7之蝕刻 〇 該氮化矽層2 1 5被設置在該層間絕緣層2 1 6下 斷水從該上方層間絕緣層2 1 6散佈且防止水被供應 上形成有元件之基板201的一表面。再者，該氮 215防止該擴散層207或該自行對準矽化物層210 在該層間絕緣層2 1 6中該接觸孔2 1 7蝕穿期間被過 。換言之，當該接觸孔藉由蝕刻製程而同時被蝕穿 該控制閘205及該源極/汲極區域207之該自行對 物層210及213中時，可以藉由使該氮化矽層215 蝕刻中止層來蝕刻該自行對準矽化物層2 1 0及2 1 3 等接觸孔被蝕穿成具有不同的深度，此係藉由設定 矽層2 1 5難以被蝕刻至該層間絕緣層2 1 6且該層間 216被蝕刻至不同深度而達成。當該層間絕緣層2] 蝕刻時，氮化矽的部分可從該接觸對準孔移除。一 氮化矽層215作爲一蝕刻中止層來製造一半導體裝 知方法係被揭示在日本專利先行公開公告案第 228589 號中。 傳統上，該氮化矽層通常係藉由一電漿CVD 一低壓CVD技術而被沉積。然而，藉由電漿CVD 沉積之氮化矽層的階差覆蓋率係50%或以下，尤其 210及 上之該 所示的 中止層 方以阻 至於其 化砂層 及213 度蝕刻 於位在 準矽化 作爲該 以使該 該氮化 絕緣層 6已被 種藉由 置之習 2004- 技術或 技術所 係早於 (3) 1284965 〇. 1 3微米世代的先進半導體裝置中，此係相較於覆蓋率幾 乎爲100%之由該低壓CVD技術所沉積的氮化矽層而言。 這係因爲當用於底部無邊界接觸製程之該蝕刻中止層（諸 如自行對準接點配置）被沉積至一所需厚度時，該層間絕 緣層很難以植入所致。因此，有需要藉由低壓CVD技術 沉積該氮化矽層而可獲得高階差覆蓋率，即使當更進一步 微型化時亦然。 然而，藉由該低壓CVD技術的氮化矽層的沉積具有 以下缺點。利用該低壓CVD技術，一氮化矽層大約在 760 °C之溫度下被沉積，且在沉積期間產生的活性氫會擴 散至通道區域及該擴散層。這會造成該電晶體配置之臨限 電壓的變動，且進而導致產量的降低。 【發明內容】 本發明係有鑑於上述的問題而發展出來。本發明之一 目的係要提供一種半導體裝置製造方法，該半導體裝置具 有浮動閘型記憶體單元，其中該氮化矽層被沉積在一控制 閘電極上作爲一用於底部無邊界接觸製程的蝕刻中止層， 同時可抑制電晶體配置之臨限電壓的變動，且不會造成產 量的減少。 爲了達成本發明上述之目的，在此提供一種半導體裝 置製造方法，該半導體裝置包含一記憶體單元矩陣，每一 記憶體單元包括被設置在一半導體基板上之源極及汲極區 域以及一具有被沉積在一被定位於該源極及汲極區域之間 -7 - (4) 1284965 之通道區域上的一閘絕緣層、一浮動閘、另一絕緣層及一 控制閘的層體構造，其中在一被沉積在該控制閘電極上以 作爲用於底部無邊界接觸製程之蝕刻中止層的氮化矽層中 的氯濃度係保持在一從1·5χ1021至2·6χ1021原子/ cm3的 範圍內。 該半導體裝置製造方法可經修改，其中該氮化矽層被 沉積以完全覆蓋該控制閘電極與該源極及汲極區域。 φ 再者，該半導體裝置製造方法可經修改，其中該氮化 矽層係在不高於7〇〇°C之溫度下藉由一低壓CVD技術所 沉積。較佳地，該氮化矽層係被沉積成具有1 5至6 0奈米 之厚度。 再者，該半導體裝置製造方法可經修改，其中在該氮 化矽層被沉積之前，一自行對準金屬矽化物層（metal salicide layer )被選擇性地形成在該控制閘電極與該源極 及汲極區域之表面上。 # 再者，該半導體裝置製造方法可經修改，其中該氮化 矽層係在不高於7〇〇°C之溫度下或較佳地從5 00°C至700°C 之溫度範圍內藉由使用矽甲烷及氨氣的一材料組合而沉積 。更佳地，該氮化矽層係以一範圍從2 5至1 3 3之氨氣對 矽甲烷的流量比而沉積。 該半導體裝置製造方法可經修改，其中該氮化矽層係 在不高於7 〇 〇 °C之溫度下或較佳地從5 0 0 °C至6 5 0 °C之溫 度範圍內藉由使用矽乙烷及氨氣的一材料組合而沉積。更 佳地，該氮化矽層係以一範圍從2 5至3 5 0之氨氣對矽乙 (5) 1284965 烷的流量比而沉積。 【實施方式】 依照本發明之一半導體裝置製造方法（以下稱之爲本 發明方法）將參考相關圖式來予以詳細說明。應瞭解，作 爲本發明之一實施例之由本發明方法所製造之半導體裝置 係一種非易失性半導體儲存裝置（快閃記憶體），其係由 一快閃記憶體單元矩陣所組成。亦應瞭解，本發明方法並 未侷限於以下的說明。 以下首先說明該記憶體單元之電晶體結構及一位在該 記憶體單元以外之其他周圍電路的相關電晶體結構，如圖 1及2所示。 圖1 ( A )係沿著垂直於控制閘1 05 (其作爲包括主 動區域1 1 1之字元線之延伸方向之圖1 ( B )之剖面線X-X ’所取之低壓的截面視圖，其中顯示沿著垂直於該字元線 之延伸方向的方向重複配置的一列記憶體單元。圖1 ( A )係沿著平行於包括浮動閘1 03及該控制閘1 05之字元線 的延伸方向之方向之圖1 ( A )之剖面線Υ- Y所取之低壓 的截面視圖，其中顯示沿著該字元線之延伸方向的方向重 複配置的一列記憶體單元。 如圖1 ( B )所示，該等記憶體單元被形成在一 p-型 矽基板101上。詳言之，主動區域111及該元件分離區域 109藉由一 STI (淺穿渠隔離）技術而被交替地設置在該 P-型矽基板101之上表面。再者，如圖1(A)所示，每 -9- (6) 1284965 一主動區域111倂入一通道區域112及被設置在該通道區 域1 1 2之兩側面的源極/汲極區域1 07。一隧道氧化物層 102被沉積在該通道區域112上，如被覆蓋一主要由多晶 矽層所構成之浮動閘103。該浮動閘103被覆蓋三層薄膜 (ΟΝΟ層）104，其主要係由氧化物層、氮化物層及氧化 物層的三個層體所構成。在頂面處，一由一矽化鈷1 1 〇 ( 相當於一自行對準金屬矽化物（metal salicide))及一多 φ 晶矽所構成之控制閘105被沉積在該ΟΝΟ層104上，俾 沿著垂直於該基板101之上方表面且平行於沿著線Υ-Υ’ 所取之截面的方向而與該浮動閘1 03自行對準。此外，如 圖1 ( A )所示，一矽化鈷1 1 3被沉積在該源極/汲極區 域107之表面上，而藉由氧物層型式之側壁絕緣層108與 兩側面隔離。 在該半導體裝置中之周圍電路的電晶體結構將在下文 中參考圖2的截面視圖來予以說明。該周圍電路之電晶體 φ 結構亦被設置在P-型矽基板101上。詳言之，當一主要 由一砂化銘1 1 0及一多晶i夕所構成之閘電極1 0 6被沉積在 一厚度上比該記億體單元之隧道氧化物層1 02還厚之閘氧 化物層114上時，源極/汲極區域107被設置在該通道區 域1 1 2之兩側面上。一矽化鈷1 1 3接著被沉積在該源極/ 汲極區域107之上方表面，而藉由一側壁絕緣層1〇8與兩 側面隔離。每一周圍電路之電晶體結構亦藉由該元件分離 區域109而與該另一周圍電路之任何其他的主動區域（未 圖示）或該電晶體結構隔離。在圖2中，相同的元件係以 -10- (7) (7)1284965 相同於圖1所示之記憶體單元的元件符號予以標示。在圖 3及4中之相同元件亦可相同符號予以標示，以簡化說明 〇 圖1及2所示之該記憶體單元電晶體結構及該周圍電 路電晶體結構之上述配置係接著進行沉積一由氮化矽所構 成之蝕刻中止層1 1 5於該記憶體單元區域及周圍電路區域 的整個面積上的步驟，其係藉由，例如，一單一晶圓型之 低壓CVD裝置來進行，且沉積一由例如氧化矽製成之層 間絕緣層Π 6於該蝕刻中止層1 1 5上，如圖3及4所示。 然後，一光阻.劑層圖案（未圖示）被沉積在該層間絕緣層 1 1 6上以決定蝕刻區域，且以自行對準方式進行一蝕刻製 程來提供接觸開口 1 1 7。圖3係一低壓截面視圖，其中該 接觸開口 1 1 7係藉由下蝕該層間絕緣層1 1 6至位在圖1 ( A )所不之每一記憶體單元之電晶體結構上的融刻中止層 1 1 5而形成。圖4係一低壓截面視圖，其中另一接觸開口 1 1 7係藉由下蝕該層間絕緣層1 1 6至位在圖2所示之一周 圍電路的電晶體結構上的蝕刻中止層1 1 5。 接下來將說明藉由一單一晶圓型低壓CVD裝置來進 行上述沉積及圖案化該氮化矽層1 1 5的步驟。 一用於沉積該氮化矽層之氣態型式之矽材料及氮材料 可分別爲矽甲烷（SiH4 )或矽乙烷（Si2H6 )以及氮氣或 氨（NH3 )。詳言之，矽甲烷及氨之組合或者矽乙烷及氨 之組合係較佳的，因爲其反應性效率係最佳的。承載氣體 可較佳地爲一氮氣（N2 )。 •11 - (8) 1284965 當選擇矽甲烷及氨之組合時，氨對矽甲烷之流量比係 設定爲25-133。詳言之，當採用2000 seem之氨時，矽甲 院係 2 0 s c c m。 在層體沉積動作期間之溫度係不高於700°C或較佳地 落在500°C至700°C之間的範圍中，且例如爲700°C。 或者，當選擇矽乙烷及氨之組合時，氨對矽乙烷之流 量比係設定爲25-350。詳言之，當採用7000 seem的氨時 ，該矽乙烷係20 seem。在層體沉積動作期間之溫度係不 高於700°C或較佳地落在500°C至7〇〇°C之間的範圍中， 或較佳爲5 00 °C至65 0 °C，且例如爲600 °C。該基板在層體 沉積動作期間的溫度係較佳爲500°C至7〇〇°C之範圍內的 低溫。沉積該氮化矽時的溫度愈低，則在層體中之氫濃度 的增加會愈高。因此，該基板之溫度較佳地設定爲500°C 或更高。因此，在該氮化矽層中之氫（H2)濃度可保持在 所需要的量値，此將在下文中詳述。 在沉積該矽化物層110及113之後採用700°C或更高 的高溫製程的例子中，會因爲矽化物層之較低的熱阻抗而 產生某些問題。例如，在該氮化矽層及該矽層之間的反應 將造成該氮化矽層之成份的改變。詳言之，在該氮化矽層 及熱分解氨之間的反應將會降低導電性或者增加在該氮化 矽層中的應力，因而產生不當的空隙。因此，最好沉積該 氮化矽層時的溫度不會高於700°C。 作爲該蝕刻中止層115之氮化矽層的厚度較佳地從 15奈米至60奈米。藉由具有厚度足以阻止蝕刻通過該層 -12- (9) 1284965 間絕緣層1 1 6的蝕刻中止層1 1 5，該氮化矽層1 1 5可被輕 易地蝕刻以提供該接觸孔Π 7穿過該層間絕緣層1 1 6。 在利用上述條件（具有矽甲烷及氨組成之反應氣體之 700 °C的基板溫度或具有矽乙烷及氨組成之反應氣體之 600°C的基板溫度）而藉由低壓CVD方法沉積層體之後， 在該氮化矽層中之氫濃度被測量出來係保持在從 〇.〇8χ1021至1.6χ1021原子/ cm3的範圍內。相反地，在藉 由習知電漿CVD方法所沉積之氮化矽層中的氫濃度經測 量係在從1.8χ1021至3.16χ1021原子/cm3的範圍內，這是 高於該低壓CVD方法。亦發現在層體沉積期間所產生的 一定量的活性氫（H)會遷移至該擴散層或通道區域，因 而在該電晶體結構之臨限電壓中會產生一變化。亦進一步 發現，當該氫濃度落在允許範圍之外時，快閃記憶體的產 量會降低。在該氮化矽層中之氫濃度的測量係利用TDS 及FT-IR技術來進行。 在該氮化矽層中之氫濃度、在該周圍電路之P +區域 中的臨限電壓（Vth )以及該快閃記憶體之瑕疵比率之間 的關係將由以下實驗結果來說明。圖5顯示當在該氮化矽 層中之氫濃度改變時在該周圍電路之P +區域中的臨限電 壓（Vth )的曲線圖。從圖5中所示之實驗結果可知，當 在該氮化矽層中之氫濃度從1.5χ1021改變至2.6M021原子 /cm3時，該臨限電壓升高至接近0.6V。然後，當在氮化 矽層中之氫濃度從該2·6χ1021進一步增加至3.16χ102]原 子/ cm3時，該臨限電壓從0.6V下降至0.5V。 -13- (10) 1284965 圖6顯示當在該氮化矽層中之氫濃度改變時，該快閃 記憶體之瑕疵率。如圖6所示，當該氫濃度係0 · 4 X 1 021原 子/ cm3時，該瑕疵率係高達100%。當在該氮化矽層中 之氫濃度從1.5 χΙΟ21增加至2.6M021原子/ cm3時，該瑕 疵率係下降至接近爲0%。若在該氮化矽層中之氫濃度進 一步上升至3. 16 χΙΟ21原子/ cm3時，該瑕疵率將上升至 3 0 %附近。 如一系列的實驗證明，在該快閃記憶體中之氮化矽層 中的氫濃度的適當値的存在可實現在該周圍電路p +區域 之臨限電壓中的增加及該快閃記憶體之瑕疵率的降低。該 氫濃度係適於保持在從1·5χ1021至2.6χ102]原子/cm3的 範圍內。當其氮化矽層被沉積成具有從 1.5 χΙΟ21至 2·6χ1021原子/cm3之範圍的氫濃度時，該快閃記憶體或 非易失性半導體裝置便可增加產量。 簡言之，製造一非易失性半導體裝置之本發明方法允 許作爲一被使用在該底部無邊界接觸製程中之蝕刻中止層 的氮化矽層被控制在一較低溫度且將氫濃度保持在一所需 要的範圍，因此可以成功地減少該周圍電路之p +區域之 臨限電壓中的變化且避免產量的減少。再者，採用有助於 增進在該氮化矽層之沉積期間之階差覆蓋率的低壓CVD 技術的方法可以有助於產品的尺寸縮減。 雖然本發明已針對較佳實施例說明如上，然而應瞭解 ，在不違背本發明之精神及範圍的情況下，熟習此項技術 者仍可對該實施例進行各種不同的修飾及替代。因此，本 -14- (11) 1284965 發明應由後附申請專利範圍所界定。 【圖式簡單說明】 圖1係一步驟的截面視圖，其中顯示兩個垂直截面彼 此以一直角相交，以闡釋在依照本發明之一半導體裝置製 造方法中形成一記憶體單元電晶體配置之動作； 圖2係一步驟之截面視圖，其闡釋在依照本發明之半 導體裝置製造方法中形成一周圍電路電晶體配置之動作； 圖3係一步驟之截面視圖，其闡釋在依照本發明之半 導體裝置製造方法中於該記億體單元區域處提供接觸孔之 動作； 圖4係一步驟之截面視圖，其闡釋在依照本發明之半 導體裝置製造方法中於該周圍電路區域處提供接觸孔之動 作； 圖5係一圖表，其中顯示在該氮化矽層中之被改變的 氫濃度與在一周圍電路p +區域中之臨限電壓之間的關係 圖6係一圖表，其中顯示在該氮化矽層中之被改變的 氫濃度與在該快閃記憶體半導體裝置之瑕疵率之間的關係 :及 圖7係一步驟的截面視圖，其闡釋一習知方法在一習 知的非易失性半導體儲存裝置中於浮動閘型之記憶體單元 處形成一閘電極結構的動作。 -15- (12) (12)1284965 【主要元件符號說明】 1 0 1 :基板 102 :隧道氧化物層 1 〇 3 :浮動閘 1 04 : ΟΝΟ 層 1 0 5 :控制閘 1 〇 6 :閘電極 107 :源極/汲極區域 1 〇 8 :側壁絕緣層 109 :元件分離區域 1 1 0 :矽化物層 1 1 1 :主動區域 1 1 2 :通道區域 1 1 3 :矽化鈷 1 1 4 :閘氧化物層 1 1 5 :氮化砂層 1 1 6 :層間絕緣層 1 1 7 :接觸開口 -16-

Claims (1)

1284965 (1) 十、申請專利範圍 1· 一種半導體裝置製造方法，該半導體裝置包含一記 憶體單元矩陣，每一記憶體單元包括被設置在一半導體基 板上之源極及汲極區域以及一具有被沉積在一設於該源極 及汲極區域之間之通道區域上的一閘絕緣層、一浮動閘、 另一絕緣層及一控制閘的層構造，其中 在一被沉積在該控制閘電極上以作爲用於底部無邊界 Φ 接觸製程之蝕刻終止層的氮化矽層中的氫濃度係保持在從 1·5χ1021原子/cm3至2·6χ1021原子/cm3的範圍內。 2 ·如申請專利範圍第1項之半導體裝置製造方法，其 中 該氮化矽層被沉積以完全覆蓋該控制閘電極與該源極 及汲極區域。 3 ·如申請專利範圍第1項之半導體裝置製造方法，其 中 φ 該氮化矽層係在不高於700°C之溫度下藉由一低壓 CVD技術所沉積。 4.如申請專利範圍第1項之半導體裝置製造方法，其 中 該氮化矽層被沉積成具有15奈米至60奈米之厚度。 5 .如申請專利範圍第1項之半導體裝置製造方法，其 中 在該氮化矽層被沉積之前，一自行對準金屬矽化物層 之圖案被選擇性地形成在該控制閘電極及該源極及汲極區 -17- (2) 1284965 域之表面上。 6.如申請專利範圍第1項之半導體裝置製造方法，其 中 該氮化矽層係在不高於700 °C之溫度下藉由使用砂甲 烷及氨氣之材料組合而沉積。 7 ·如申請專利範圍第1項之半導體裝置製造方法，其 中 該氮化矽層係在從500 °C至700 °C之溫度範圍內藉由 使用矽甲烷及氨氣之材料組合而沉積。 8·如申請專利範圍第6或7項之半導體裝置製造方法 ，其中 該氮化矽層係以一範圍從25至133之氨氣對矽甲烷 的流量比而沉積。 9 ·如申請專利範圍第1項之半導體裝置製造方法，其 中 該氮化矽層係在不高於700 °C之溫度下藉由使用矽乙 烷及氨氣之材料組合而沉積。 1 0.如申請專利範圍第1項之半導體裝置製造方法， 其中 該氮化矽層係在從500°C至650 t之溫度範圍內藉由 使用矽乙烷及氨氣之材料組合而沉積。 1 1 ·如申請專利範圍第9或1 0項之半導體裝置製造方 法，其中 該氮化矽層係以一範圍從25至3 5 0之氨氣對矽乙烷 的流量比而沉積 -18-