KR20060069348A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20060069348A
KR20060069348A KR1020050124929A KR20050124929A KR20060069348A KR 20060069348 A KR20060069348 A KR 20060069348A KR 1020050124929 A KR1020050124929 A KR 1020050124929A KR 20050124929 A KR20050124929 A KR 20050124929A KR 20060069348 A KR20060069348 A KR 20060069348A
Authority
KR
South Korea
Prior art keywords
silicon nitride
nitride film
film
semiconductor device
silane
Prior art date
Application number
KR1020050124929A
Other languages
English (en)
Other versions
KR100694608B1 (ko
Inventor
히로유키 이누주카
츠카사 도이
카즈마사 미츠무네
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20060069348A publication Critical patent/KR20060069348A/ko
Application granted granted Critical
Publication of KR100694608B1 publication Critical patent/KR100694608B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명에 의하면, 부유 게이트 타입의 메모리 셀의 매트릭스 형상으로 구성되는 반도체 장치의 제조 방법이 제공되어 제어 게이트 전극상에 버텀 보더레스 컨텍트 가공용 에칭스톱층으로서 질화규소막을 형성하여 트랜지스터 배열의 문턱전압이 변동되지 않도록 억제하여 수율이 감소되지 않도록 할 수 있다. 특히, 질화규소막(115)은 제어 게이트 전극(105)상에 버텀 보더레스 컨텍트 가공용 에칭스톱층으로서 형성되어 그 내부의 수소(H2)의 농도는 1.5×1021~2.6×1021 atoms/㎤의 범위내에 있게 된다. 또한, 질화규소막(115)은 감압 CVD법에 의해 700℃ 이하의 온도에서 형성된다.
반도체 장치, 반도체 장치의 제조 방법

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1은 본 발명에 의한 반도체 장치의 제조 방법에 있어서의 메모리 셀 트랜지스터 배열의 형성 과정을 설명하기 위한 서로 직교하는 2개의 수직단면에 있어서의 공정단면도이다.
도 2는 본 발명에 의한 반도체 장치의 제조 방법에 있어서의 주변회로 트랜지스터 배열의 형성 과정을 설명하기 위한 공정단면도이다.
도 3은 본 발명에 의한 반도체 장치의 제조 방법에 있어서의 메모리 셀 영역의 컨텍트 홀 형성 과정을 설명하기 위한 공정단면도이다.
도 4는 본 발명에 의한 반도체 장치의 제조 방법에 있어서의 주변 회로 영역의 컨텍트 홀 형성 과정을 설명하기 위한 공정단면도이다.
도 5는 변화되는 질화규소막내의 수소농도와 주변회로 p+ 영역의 문턱전압 사이의 관계를 나타내는 그래프이다.
도 6은 변화되는 질화규소막내의 수소농도와 플래시 메모리의 불량율 사이의 관계를 나타내는 그래프이다.
도 7은 종래 비휘발성 반도체 기억 장치내의 부유 게이트 타입의 메모리 셀에 있어서의 게이트 전극 구조를 형성하는 종래 방법을 설명하기 위한 공정단면도이다.
본 발명은 버텀 보더레스 컨텍트 가공(bottom borderless contact process)용 질화규소막(silicon nitride layer)을 형성하는 공정을 통한 반도체 장치의 제조방법에 관한 것이다.
대규모 집적회로(LSI) 장치가 고밀도, 및 고집적화 됨에 따라, 확산층 및 자기정합 실리사이드막(self-aligned silicide layer)과 상층 배선 금속 사이의 접촉을 이루기 위해 상층간 절연막에 개구된 컨텍트 홀(contact hole)의 확산층 또는 자기정합 실리사이드막상에서의 에칭스톱층(etching stop layer)으로서 질화규소막이 사용되고 있다.
도 7은 종래의 반도체 장치(예컨대, 비휘발성 기억장치)의 부유 게이트 타입(floating gate type)의 메모리 셀에 있어서의 게이트 전극 구조를 나타내는 공정단면도이다. 특히, 도 7(a)는 편의상 반도체 기판(이하, 기판이라 칭함)(201)상에 게이트 산화막(202)을 통해 형성된 부유 게이트(203), 절연막(204), 및 제어 게이트(205)를 포함하는 부유 게이트 구조만을 나타내는 공정단면도이다. 도 7(b)는 도 7(a)에 도시된 부유 게이트 구조에 있어서, 부유 게이트(203), 절연막(204), 및 제어 게이트(205)로부터 구성되는 게이트 전극부의 각 측벽에 측벽 절연막(208)이 형성되고, 게이트 전극 양측의 기판(201)상에 소스/드레인 영역(207)이 형성되고, 제어 게이트(205)와 소스/드레인 영역(207)상에 자기정합적으로 실리사이드막(210, 213)이 각각 형성되고, 측벽 절연막(208)과 실리사이드막(210, 213)의 전체면상에 질화규소막(215)과 층간 절연막(216)이 형성되고, 또한, 소스/드레인 영역(207)상의 실리사이드막(213)이 컨텍트 개구부(217)를 갖는 상태를 나타내는 공정단면도이다. 도 7(b)에 도시된 질화규소막(215)은 컨텍트 개구부(217)의 에칭스톱층으로서 기능한다.
층간 절연막(216)의 하부에 형성된 질화규소막(215)은 상층간 절연막(216)으로부터 확산되는 수분을 차단하고, 소자가 형성된 기판(201) 표면에 수분이 공급되는 것을 방지한다. 또한, 질화규소막(215)은 층간 절연막(216)내의 컨텍트 홀(217)의 개구시에 확산층(207) 또는 자기정합 실리사이드막(210, 213)이 오버에칭(over-etching)되는 것을 방지한다. 즉, 에칭 가공에 의해 제어 게이트(205)와 소스/드레인 영역(207)상의 자기정합 실리사이드막(210, 213)에 있어서 동시에 컨텍트 홀이 개구되는 경우에, 층간 절연막(216)의 에칭 깊이가 다르지만, 층간 절연막(216)에 대하여 질화규소막(215)이 에칭되기 어려운 조건을 설정함으로써 질화규소막(215)이 에칭스톱층으로서 기능하여 자기정합 실리사이드막(210, 213)을 에칭하여 깊이가 다른 컨텍트 홀을 개구할 수 있다. 층간 절연막(216)이 에칭됨에 따라, 질화규소 부분은 컨텍트 홀로부터 제거된다. 질화규소막(215)을 에칭스톱층으로서 사용하는 반도체 장치의 종래 제조 방법 중 하나가 일본 특허 공개 제 2004-228589호 공보에 게시되어 있다.
종래, 질화규소막은 일반적으로 플라즈마 CVD법 또는 감압 CVD법에 의해 형성된다. 그러나, 감압 CVD법에 의해 형성된 질화규소막의 스텝 커버리지(step coverage)가 거의 100%인 것에 비해 플라즈마 CVD법에 의해 형성된 질화규소막은 스텝 커버리지에 있어서 특히 0.13㎛ 세대 이후의 진보된 반도체 장치에서 50% 이하이다. 이것에 의해 자기정합 컨텍트 배열 등의 버텀 보더레스 컨텍트 가공용 에칭스톱층이 필요한 두께로 형성되는 경우에 층간 절연막의 충분한 주입이 곤란해지는 문제가 발생한다. 따라서, 미세화가 진행되는 경우에도 높은 스텝 커버리지를 얻을 수 있는 감압 CVD법에 의해 질화규소막이 형성되는 것이 바람직하다.
그러나, 감압 CVD법에 의한 질화규소막의 형성은 다음과 같은 단점을 갖는다. 감압 CVD법을 사용함에 있어서, 질화규소막은 일반적으로 760℃ 정도의 온도에서 형성되고, 막 형성 중에 발생되는 활성 수소가 채널영역과 확산층으로 확산된다. 이것에 의해 트랜지스터 배열의 문턱전압이 변동되어 수율이 감소되는 문제가 있었다.
본 발명은 상기 문제점에 비추어 개발된 것이다. 본 발명의 목적은 트랜지스터 배열에 있어서의 문턱전압의 변동을 억제하고, 수율의 감소를 유발하지 않으면서 제어 게이트 전극상에 버텀 보더레스 컨텍트 가공용의 에칭스톱층으로서 질화규소막이 형성되는, 부유 게이트 타입의 메모리 셀을 구비하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 제조 방법은 각기 반도체 기판상에 형성된 소스 및 드레인 영역을 갖고, 상기 소스 및 드레인 영역 사이에 위치한 채널영역상에 순차 적층된 게이트 절연막, 부유 게이트, 다른 절연막, 및 제어 게이트를 갖는 메모리 셀을 매트릭스 형태로 배열해서 되는 반도체 장치의 제조 방법으로서, 상기 제어 게이트 전극상에 버텀 보더레스 컨텍트 가공용 에칭스톱층으로서 형성되는 질화규소막내의 수소 농도는 1.5×1021 내지 2.6×1021 atoms/㎤의 범위내이다.
상기 반도체 장치의 제조 방법은 질화규소막이 상기 제어 게이트 전극과 소스 및 드레인 영역 전체를 커버하도록 변경될 수 있다.
또한, 상기 반도체 장치의 제조 방법은 질화규소막이 감압 CVD법에 의해 700℃ 이하의 온도에서 형성되는 것으로 변경될 수 있다. 바람직하게는 질화규소막은 15㎚~60㎚의 두께로 형성된다.
또한, 상기 반도체 장치의 제조 방법은 질화규소막이 형성되기 전에 금속 실리사이드막의 패턴이 제어 게이트 전극과 소스 및 드레인 영역의 각 표면상에 선택적으로 형성되는 것으로 변경될 수 있다.
또한, 상기 반도체 장치의 제조 방법은 질화규소막이 700℃ 이하의 온도 또는 바람직하게는 500℃~700℃의 온도에서 모노-실란과 암모늄 가스를 원료로 사용함으로써 형성되는 것으로 변경될 수 있다. 또한, 질화규소막이 모노-실란에 대한 암모늄 가스의 유량비를 25~133의 범위내로 형성되는 것이 더욱 바람직하다.
상기 반도체 장치의 제조 방법은 질화규소막이 다이-실란과 암모늄 가스를 원료로 사용함으로써 700℃ 이하의 온도 또는 바람직하게는 500℃~650℃의 온도에 서 형성되는 것으로 변경될 수 있다. 또한, 질화규소막이 다이-실란에 대한 암모늄 가스의 유량비를 25~350의 범위내로 형성되는 것이 더욱 바람직하다.
본 발명에 의한 반도체 장치의 제조 방법(이하, 본 발명의 방법이라 칭함)이 첨부도면을 참조하여 상세히 설명될 것이다. 본 발명의 제 1 실시형태로서 본 발명의 방법에 의해 제조된 반도체 장치는 플래시 메모리 셀을 매트릭스 형태로 배열하여 구성된 비휘발성 반도체 기억 장치(플래시 메모리)라고 상정하여 설명을 행한다. 또한, 후술되는 설명에 의해 본 발명의 방법이 한정되는 것은 아니다.
도 1 및 도 2를 참조하여 본 실시형태에 있어서의 메모리 셀 트랜지스터 구조와 메모리 셀 이외의 주변회로의 적합한 트랜지스터 구조의 일례를 설명한다.
도 1a는 활성화 영역(111)을 포함하는 워드 라인으로 기능하는 제어 게이트(105)의 연장방향에 수직의 도 1b에 있어서의 X-X′선 공정단면도이고, 워드 라인 연장방향에 대한 수직방향을 따라 메모리 셀이 반복적으로 배열된 상태를 나타낸다. 도 1b는 부유 게이트(103)와 제어 게이트(105)를 포함하는 워드 라인의 연장방향에 평행한 도 1a에 있어서의 Y-Y′선 공정단면도이고, 워드라인의 연장방향을 따라 메모리 셀이 반복적으로 배열된 상태를 나타낸다.
도 1b에 도시된 바와 같이, 메모리 셀은 p형 실리콘 기판(101)상에 형성된다. 특히, 활성화 영역(111)과 소자 분리 영역(109)은 STI(shallow trench isolation)법에 의해 p형 실리콘 기판(101)의 상면에 교대로 형성된다. 또한, 도 1a에 도시된 바와 같이, 각 활성화 영역(111)에는 채널영역(112)과 이 채널영역(112)의 양측에 형성된 소스/드레인 영역(107)이 형성되어 있다. 터널 산화막(102) 은 주로 폴리실리콘층으로 이루어진 부유 게이트(103)로 커버된 채널영역(112)상에 형성된다. 부유 게이트(103)는 주로 산화막, 질화막, 및 산화막으로 이루어진 삼층막(ONO막)(104)으로 커버된다. 상부에는, 코발트 실리사이드막(금속 실리사이드에 상당함)(110)과 폴리실리콘으로 구성된 제어 게이트(105)가 ONO막(104)상에 형성되어 Y-Y′선 단면에 평행하고 기판(101)의 상면에 수직의 방향을 따라 부유 게이트(103)와 자기정합된다. 또한, 도 1a에 도시된 바와 같이, 코발트 실리사이드막(113)은 산화막 형태의 측벽 절연막(108)의 양측으로부터 분리된 각각의 소스/드레인 영역(107)의 표면상에 형성된다.
반도체 장치에 있어서 주변회로의 트랜지스터 구조는 도 2의 단면도를 참조하여 상세히 설명될 것이다. 주변회로의 트랜지스터 구조도 p형 실리콘 기판(101)상에 형성된다. 특히, 주로 코발트 실리사이드막(110)과 폴리실리콘으로 이루어지는 게이트 전극(106)이 메모리 셀의 터널 산화막(102)보다 두꺼운 게이트 산화막(114)상에 형성되는 경우, 소스/드레인 영역(107)은 채널영역(112)의 양측에 형성된다. 이어서, 코발트 실리사이드막(113)은 측벽 절연막(108)에 의해 양측으로부터 분리된 소스/드레인 영역(107)의 상면상에 형성된다. 각 주변회로의 트랜지스터 구조도 다른 활성화 영역(도시되지 않음) 또는 다른 주변회로의 트랜지스터 구조로부터 소자 분리 영역(109)에 의해 분리된다. 도 2에 있어서, 도 1에 도시된 메모리 셀과 동일한 참조번호에 의해 동일한 구성요소를 나타낸다. 도 3 및 도 4에 도시된 동일한 구성요소도 설명의 간략화를 위해 동일한 참조번호로 나타낸다.
도 1 및 도 2에 도시된 메모리 셀 트랜지스터 구조와 주변회로 트랜지스터 구조의 상기 배열이 형성되면, 이어서 도 3 및 도 4에 도시된 바와 같이, 예컨대, 단일 웨이퍼 타입의 감압 CVD 장치를 사용하여 메모리 셀 영역 및 주변회로 영역의 전체면에 질화규소막이 형성된 에칭스톱층(115)을 형성한 후, 예컨대, 산화실리콘으로 이루어지는 층간 절연막(116)을 에칭스톱층(115)상에 형성한다. 이어서, 층간 절연막(116)상에 리지스트막(도시되지 않음)을 형성해 에칭영역을 결정하고, 자기정합에 의해 컨텍트 개구부(117)를 에칭공정에 의해 형성한다. 도 3은 도 1a에 도시된 각 메모리 셀의 트랜지스터 구조상의 에칭스톱층(115) 아래로 층간 절연막(116)을 에칭함으로써 컨텍트 개구부(117)가 형성된 것을 나타내는 공정단면도이다. 도 4는 도 2에 도시된 주변회로의 트랜지스터 구조상의 에칭스톱층(115) 아래로 층간 절연막(116)을 에칭함으로써 다른 컨텍트 개구부(117)가 형성된 것을 나타내는 공정단면도이다.
이어서, 단일 웨이퍼 타입의 감압 CVD 장치에 의해 질화규소막(115)을 형성하고 패터닝하는 상기 공정을 설명할 것이다.
질화규소막을 형성하기 위한 가스 형태의 규소 원료와 질소 원료는 각각 모노-실란(SiH4) 또는 다이-실란(Si2H6)과 질소(N2) 또는 암모늄(NH3)이 될 수 있다. 특히, 모노-실란과 암모늄의 조합 또는 다이-실란과 암모늄의 조합은 반응효율이 최적이기 때문에 바람직하다. 캐리어 가스는 바람직하게는 질소 가스(N2)가 될 수 있다.
모노-실란과 암모늄의 조합이 선택되는 경우, 모노-실란에 대한 암모늄의 유 량비는 25~133으로 설정된다. 특히, 2000 sccm의 암모늄이 선택되는 경우에 모노-실란은 20 sccm으로 한다. 막형성 과정 동안의 온도는 700℃ 이하 또는 바람직하게는 500℃~700℃의 범위내, 예컨대, 700℃이다.
한편, 다이-실란과 암모늄의 조합이 선택되는 경우, 다이-실란에 대한 암모늄의 유량비는 25~350으로 설정된다. 특히, 7000 sccm의 암모늄이 선택되는 경우에 다이-실란은 20 sccm으로 한다. 막형성 과정 동안의 온도는 700℃ 이하 또는 바람직하게는 500℃~700℃의 범위내, 또는 보다 바람직하게는 500℃~650℃의 범위내, 예컨대, 600℃이다. 막형성 과정 동안의 기판의 온도는 500℃~700℃의 범위내에서 낮을수록 바람직하다. 질화규소막의 형성 온도가 낮아지면 막내의 수소농도가 높아진다. 따라서, 기판 온도는 500℃ 이상으로 설정되는 것이 바람직하다. 따라서, 질화규소막내의 수소(H2)농도는 상세히 후술될 바람직한 레벨로 할 수 있다.
실리사이드막(110, 113)의 형성 후에 700℃ 이상에서의 고온 가공이 수반되는 경우, 실리사이드막의 저레벨의 내열성에 기인하여 몇가지 문제가 발생한다. 예컨대, 실리사이드막과 실리콘층 사이의 재반응에 의한 실리사이드막내의 조성변화가 발생한다. 특히, 실리사이드막과 열분해된 암모늄 사이의 감소가 도전율을 감소시키거나 실리사이드막내의 스트레스를 증가시킴으로써 원하지 않는 보이드(void)가 생성될 수 있다. 따라서, 질화규소막이 700℃이하에서 형성되는 것이 바람직하다.
에칭스톱층(115)으로서의 질화규소막의 두께는 15㎚~60㎚의 범위가 바람직하 다. 에칭스톱층(115)이 층간 절연막(116)에 걸친 에칭을 중단하기에 충분한 두께를 가지면, 질화규소막(115)이 용이하게 에칭되어 층간 절연막(116)을 통해 컨텍트 홀(117)을 형성할 수 있다.
상기 조건(모노-실란과 암모늄으로 구성된 반응 가스를 갖는 700℃의 기판 온도 또는 다이-실란과 암모늄으로 구성된 반응 가스를 갖는 600℃의 기판 온도)을 사용한 감압 CVD법에 의해 막을 형성한 후, 질화규소막내의 수소 농도는 0.08×1021~1.6×1021 atoms/㎤의 범위내에 있는 것으로 측정된다. 반면, 종래의 플라즈마 CVD법에 의해 형성된 질화규소막내의 수소농도는 감압 CVD법에 의한 경우에 비해 더 높은 1.8×1021~3.16×1021 atoms/㎤의 범위내에 있는 것으로 측정된다. 막이 형성되는 동안 발생된 모든 활성화 수소(H)가 확산층 또는 채널영역속으로 확산됨으로써 트랜지스터 구조의 문턱전압을 변동시킨다는 것이 발견되었다. 수소농도가 일정 허용범위를 벗어나는 경우 플래시 메모리의 수율이 감소된다는 것도 발견되었다. 질화규소막내의 수소농도는 TDS 및 FT-IR법에 의해 측정하였다.
질화규소막내의 수소농도, 주변회로의 p+영역의 문턱전압(Vth), 및 플래시 메모리의 불량율 사이의 관계가 실험 결과를 토대로 하여 상세히 설명될 것이다. 도 5는 질화규소막내의 수소농도가 변화되는 경우에 주변회로의 p+영역의 문턱전압(Vth)과 수소농도와의 관계를 나타낸다. 도 5에 도시된 실험 결과에 나타난 바와 같이, 질화규소막내의 수소농도가 1.5×1021~2.6×1021 atoms/㎤의 범위내에서 변화되는 경우, 문턱전압이 0.6V 부근까지 상승한다. 또한, 질화규소막내의 수소농도가 2.6×1021~3.16×1021 atoms/㎤의 범위로 증가하는 경우, 문턱전압은 0.6V에서 0.5V로 낮아진다.
도 6은 질화규소막내의 수소농도가 변화되는 경우, 수소농도와 플래시 메모리의 불량율 사이의 관계를 나타낸다. 도 6에 도시된 바와 같이, 수소농도가 0.4×1021 atoms/㎤인 경우, 불량율은 100%만큼 높다. 질화규소막내의 수소농도가 1.5×1021~2.6×1021 atoms/㎤의 범위로 증가되면 불량율은 거의 0%로 하락한다. 질화규소막내의 수소농도가 3.16×1021 atoms/㎤까지 더욱 증가되면 불량율은 30% 부근까지 상승할 것이다.
이상의 실험 결과에 의해 알 수 있듯이, 플래시 메모리에 있어서의 질화규소막내의 바람직한 수소농도의 레벨은 주변회로 p+ 영역에 있어서의 문턱전압의 상승과 플래시 메모리에 있어서의 불량율의 감소 모두를 만족하는 범위내에 존재한다. 수소농도는 1.5×1021~2.6×1021 atoms/㎤의 범위내인 것이 바람직하다. 1.5×1021~2.6×1021 atoms/㎤의 범위내의 수소농도로 질화규소막이 형성되는 경우, 플래시 메모리 또는 비휘발성 반도체 장치의 수율이 향상될 수 있다.
요컨대, 비휘발성 반도체 장치를 제조하는 본 발명의 방법은 버텀 보더레스 컨텍트 가공용 에칭스톱층으로서 작용하는 질화규소막이 저온으로 제어되어 수소농도를 소망의 범위로 유지하도록 함으로써 주변회로 p+ 영역의 문턱전압 변동 및 수 율 저하를 성공적으로 최소화할 수 있다. 또한, 질화규소막이 형성되는 동안 스텝 커버리지 향상에 적합한 감압 CVD법을 사용하는 방법은 제품의 미세화에 도움이 될 수 있다.
비록 본 발명이 바람직한 실시형태에 의하여 설명되었지만, 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 당업자에 의한 다양한 개량과 수정이 가능하다.
본 발명에 의하면, 버텀 보더레스 컨텍트 가공용 에칭스톱층으로서 작용하는 질화규소막이 저온으로 제어되어 수소농도를 소망의 범위로 유지함으로써 주변회로 p+ 영역의 문턱전압 변동 및 수율 저하를 성공적으로 최소화할 수 있으며, 질화규소막이 형성되는 동안 스텝 커버리지 향상에 적합한 감압 CVD법을 사용하는 방법은 제품의 미세화에 도움이 될 수 있다는 효과가 있다.

Claims (11)

  1. 각기 반도체 기판 상에 형성된 소스 및 드레인 영역과, 상기 소스 및 드레인 영역 사이에 배치된 채널영역상에 순차적으로 적층된 게이트 절연막, 부유 게이트, 다른 절연막, 및 제어 게이트로 이루어진 층을 포함하는 메모리 셀을 매트릭스 형상으로 구성된 반도체 장치의 제조 방법으로서,
    버텀 보더레스 컨텍트 가공용 에칭스톱층으로서 제어 게이트 전극상에 형성되는 질화규소막내의 수소농도는 1.5×1021~2.6×1021 atoms/㎤의 범위내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 질화규소막은 상기 제어 게이트 전극과 상기 소스 및 드레인 영역 전체를 커버하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 질화규소막은 감압 CVD법에 의해 700℃ 이하의 온도에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 질화규소막은 15㎚~60㎚의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 질화규소막이 형성되기 전에, 금속 실리사이드막의 패턴이 상기 제어 게이트 전극과 상기 소스 및 드레인 영역의 표면상에 선택적으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 질화규소막은 모노-실란과 암모늄 가스를 원료로 사용함으로써 700℃ 이하의 온도에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 질화규소막은 모노-실란과 암모늄 가스를 원료로 사용함으로써 500℃~700℃의 온도에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 질화규소막은 모노-실란에 대한 암모늄 가스의 유량비가 25~133의 범위내에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 질화규소막은 다이-실란과 암모늄 가스를 원료로 사용함으로써 700℃이하의 온도에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 질화규소막은 다이-실란과 암모늄 가스를 원료로 사용함으로써 500℃~650℃의 온도에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 질화규소막은 상기 다이-실란에 대한 상기 암모늄 가스의 유량비가 25~350의 범위내에서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050124929A 2004-12-17 2005-12-17 반도체 장치의 제조 방법 KR100694608B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00366473 2004-12-17
JP2004366473A JP2006173479A (ja) 2004-12-17 2004-12-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20060069348A true KR20060069348A (ko) 2006-06-21
KR100694608B1 KR100694608B1 (ko) 2007-03-13

Family

ID=36596494

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050124929A KR100694608B1 (ko) 2004-12-17 2005-12-17 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (1) US20060134865A1 (ko)
JP (1) JP2006173479A (ko)
KR (1) KR100694608B1 (ko)
TW (1) TWI284965B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060189167A1 (en) * 2005-02-18 2006-08-24 Hsiang-Ying Wang Method for fabricating silicon nitride film

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
TW415045B (en) * 1999-08-10 2000-12-11 United Microelectronics Corp Manufacture of embedded flash memory
IT1314142B1 (it) * 1999-12-20 2002-12-04 St Microelectronics Srl Dispositivo di memoria non volatile e relativo processo difabbricazione
US6846359B2 (en) * 2002-10-25 2005-01-25 The Board Of Trustees Of The University Of Illinois Epitaxial CoSi2 on MOS devices
JP4653949B2 (ja) * 2003-12-10 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2004228589A (ja) * 2004-03-03 2004-08-12 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
KR100694608B1 (ko) 2007-03-13
US20060134865A1 (en) 2006-06-22
TW200639977A (en) 2006-11-16
TWI284965B (en) 2007-08-01
JP2006173479A (ja) 2006-06-29

Similar Documents

Publication Publication Date Title
US8222684B2 (en) Method of manufacturing a semiconductor integrated circuit using a selective disposal spacer technique and semiconductor integrated circuit manufactured thereby
US6265292B1 (en) Method of fabrication of a novel flash integrated circuit
US7521318B2 (en) Semiconductor device and method of manufacturing the same
US6794708B2 (en) Nonvolatile semiconductor device with floating gate structure
US7560757B2 (en) Semiconductor device with a structure suitable for miniaturization
US20120280325A1 (en) Semiconductor device and method of manufacturing the same
US7608507B2 (en) NAND flash memory devices and methods of fabricating the same
US20080179746A1 (en) Wiring structures of semiconductor devices and methods of forming the same
US20220278214A1 (en) Semiconductor devices with liners and related methods
JP2003179227A (ja) 半導体装置及びその製造方法
KR20030096462A (ko) 반도체 장치 및 그의 제조방법
US20060011971A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US6486506B1 (en) Flash memory with less susceptibility to charge gain and charge loss
US7763931B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
KR100694608B1 (ko) 반도체 장치의 제조 방법
US7067374B2 (en) Manufacturing methods and structures of memory device
JP2014116342A (ja) 半導体装置の製造方法
US6602774B1 (en) Selective salicidation process for electronic devices integrated in a semiconductor substrate
US20090081847A1 (en) Method of manufacturing nonvolatile semiconductor memory device
US20050032310A1 (en) Semiconductor memory device and manufacturing method thereof
KR100985282B1 (ko) 반도체 소자의 게이트 라인 형성방법
KR101102773B1 (ko) 고전압 트랜지스터의 제조방법
JPH06196712A (ja) 半導体記憶装置およびその製法
KR20060070031A (ko) 반도체 소자의 콘택 플러그 형성방법
KR20080020155A (ko) 오믹막 형성 방법 및 이를 이용하여 반도체 소자의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140220

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee