JP2009218421A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 メモリセルトランジスタの制御ゲート電極として金属シリサイド電極を用いても選択トランジスタメモリの特性劣化を抑制できる半導体装置を提供すること。
【解決手段】 選択トランジスタは、半導体基板１１上に設けられたゲート絶縁膜１２ｂと、ゲート絶縁膜１３ｂ上に設けられたポリシリコンゲート電極１３ｂ,１９ｂと、ポリシリコンゲート電極１３ｂ上に設けられ、金属の拡散に対してバリアとなる導電性バリア層３０と、導電性バリア層３０上に設けられたシリサイドゲート電極２５ｂとを備えている。
【選択図】 図２

Description

本発明は、制御ゲート電極として金属シリサイド電極を用いた半導体装置に関する。

近年ＬＳＩの高密度化に伴い、キャパシタ絶縁膜、ゲート絶縁膜は薄膜化の一途をたどっている。薄膜化に伴いリーク電流が上昇するのを避けるため、三次元化など構造を変更することにより対策を図る一方、高誘電率膜などを用いることで物理膜厚を増やし、リーク電流の上昇を抑えることが試みられている。

特に、フラッシュメモリのメモリセルトランジスタにおいては、浮遊ゲート電極と制御ゲート電極との間の電極間絶縁膜として、例えば、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層膜）を用い、高誘電率化を図るとともに、三次元的な構造を適用することが試みられている。

一方、制御ゲート電極として、一般には、ポリシリコン電極が用いられているが（特許文献1）、メモリセル間の距離が縮小するにつれ、ポリシリコン電極の空乏化の問題が顕著となり、三次元構造を用いた構造をとることが困難になるという問題があった。

この問題はメモリセル間が２０ｎｍより小さくなると著しくなる。この空乏化の問題を回避するために、３５ｎｍ世代以降のＮＡＮＤ型フラッシュメモリでは、制御ゲート電極として、金属シリサイド電極を用いることが検討されている。

しかし、制御ゲート電極として金属シリサイド電極を用いたフラッシュメモリのプロセスは確立されておらず、また、プロセス的に有利なメモリ構造も提案されていない。
特開２００５−２６５８９号公報

本発明の目的は、メモリセルトランジスタの制御ゲート電極として金属シリサイド電極を用いても選択トランジスタメモリの特性劣化を抑制できる半導体装置およびその製造方法を提供することにある。

本発明の一態様による半導体装置は、複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタを選択するための選択トランジスタとを含む半導体装置であって、前記メモリセルトランジスタは、半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた絶縁膜と、前記絶縁膜上に設けられ、シリコンと金属との金属シリサイドで形成された制御ゲート電極とを備え、前記選択トランジスタは、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ポリシリコンで形成された第１のゲート電極と、前記第１のゲート電極上に設けられ、前記金属の拡散に対してバリアとなる導電性バリア層と、前記導電性バリア層上に設けられ、前記金属シリサイドで形成された第２のゲート電極とを備えていることを特徴とする。

本発明の一態様による半導体装置の製造方法は、第１の領域に形成される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタを選択するために第２の領域に形成される選択トランジスタとを含む半導体装置の製造方法であって、前記第２の領域の前記半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、第１のポリシリコン膜で形成された第１のゲート電極を形成する工程と、前記第１のゲート電極上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、金属シリサイドで形成された第２のゲート電極を形成する工程と、少なくとも前記第２のゲート電極および前記第２の絶縁膜をエッチングし、前記第２のゲート電極および前記第２の絶縁膜を貫通する溝を形成する工程と、前記溝内に導電性バリア層を形成する工程と、前記導電性バリア層上に金属シリサイドを形成する工程とを含むことを特徴する。

本発明によれば、メモリセルトランジスタの制御ゲート電極として金属シリサイド電極を用いても選択トランジスタメモリの特性劣化を抑制できる半導体装置およびその製造方法を実現できるようになる。

以下、図面を参照しながら本発明の実施形態を説明する。

図１は、実施形態に係るＮＡＮＤ型フラッシュメモリを示す平面図である。図２は、実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図である。図２（ａ）は図１のＡ−Ａ’断面図、図２（ｂ）は図１のＢ−Ｂ’断面図、図２（ｃ）は図１のＣ−Ｃ’断面図である。

図１において、ＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・は行方向に配列される複数のワード線、ＢＬ２ｊ−１，ＢＬ２ｊ，ＢＬ２ｊ＋１，・・・・・はワード線ＷＬ１ｋ，ＷＬ２ｋ，・・・・・，ＷＬ３２ｋ，ＷＬ１ｋ−１，・・・・・と直交する列方向に配列された複数のビット線を示している。図１には、列方向に３２個のメモリセルトランジスタを配列してメモリセルカラムを構成した例が示されている。上記メモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤｋ，ＳＧＳｋが接続されている。また、ＢＣはビット線コンタクト、ＳＣはソースコンタクトを示している。

上記一群のメモリセルトランジスタはシリコン基板上の第１の領域に形成され、上記一つの選択トランジスタはシリコン基板上の第２の領域に形成されている。具体的には以下の通りである。

すなわち、メモリセルトランジスタは、図２に示すように、シリコン基板１１上に設けられたトンネル絶縁膜１２ａと、トンネル絶縁膜１２ａ上に設けられ、ポリシリコンで形成された第１および第２の浮遊ゲート電極１３ａ,１９ａと、第２の浮遊ゲート電極１９ａ上に設けられた電極間絶縁膜としての絶縁膜２０−２４と、絶縁膜２４上に設けられ、シリコンと金属との金属シリサイドで形成された制御ゲート電極（シリサイド制御ゲート電極）２５ａとを備えている。

選択トランジスタは、図２に示すように、シリコン基板１１上に設けられたゲート絶縁膜１２ｂと、ゲート絶縁膜１２ｂ上に設けられ、ポリシリコンで形成されたゲート電極（第１のポリシリコンゲート電極）１３ｂと、第１のポリシリコンゲート電極１３ｂ上に設けられ、ポリシリコンで形成されたゲート電極（第２のポリシリコンゲート電極）１９ｂ、第２のポリシリコンゲート電極１９ｂ上に設けられ、上記金属の拡散に対してバリアとなる導電性バリア層３０と、導電性バリア層３０上に設けられ、上記金属シリサイドで形成されたゲート電極（シリサイドゲート電極）２５ｂとを備えている。

選択トランジスタは、さらに、第２のポリシリコンゲート電極１９ｂとシリサイドゲート電極２５ｂとの間に設けられ、貫通口を有する絶縁膜２０−２４を備えている。導電性バリア層３０は上記貫通口を埋め込み、ポリシリコンゲート電極１３ｂ,１９ｂは、導電性バリア層３０を介して、シリサイドゲート電極２５ｂと電気的に接続されている。

以下、実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を説明しながら、実施形態に係るＮＡＮＤ型フラッシュメモリについてさらに説明する。

図３−図１９は、実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図である。図４−図１９において、各図の（ａ）は図１のＡ−Ａ’断面図、各図の（ｂ）は図１のＢ−Ｂ’断面図、各図の（ｃ）は図１のＣ−Ｃ’断面図に対応する。なお、図３も図１のＡ−Ａ’断面図、Ｂ−Ｂ’断面図およびＣ−Ｃ’断面図を表しているが、いずれの断面図も同じ構造を示すものとなるので、図３では、分図（ａ）−（ｃ）とはせずに、一つの図となっている。

［図３］
ｐ型シリコン基板１１（もしくはｎ型シリコン基板中にｐ型ウエルを形成したもの）上に、メモリセルトランジスタにおいてはトンネル絶縁膜、選択トランジスタにおいてはゲート絶縁膜となる絶縁膜１２を１−１５ｎｍ程度の厚さに形成する。絶縁膜１２上にＣＶＤ法により、メモリセルトランジスタにおいては浮遊ゲート電極の一部、選択トランジスタにおいてはゲート電極の一部となるポリシリコン膜１３を１０−２００ｎｍ程度の厚さに形成する。

ポリシリコン膜１３上にＣＶＤ法によってシリコン窒化膜１４を５０−２００ｎｍ程度の厚さに形成し、さらにＣＶＤ法によってシリコン窒化膜１４上にシリコン酸化膜１５を５０−４００ｎｍ程度の厚さに形成する。

［図４］
シリコン酸化膜１５上にフォトレジストを塗布し、パターニングしてレジストマスク１６を形成し、このレジストマスク１６を用いて、シリコン酸化膜１５を選択的にエッチングする。その結果、レジストマスク１６のパターンがシリコン酸化膜１５に転写される。その後、レジストマスク１６を除去する。

［図５］
シリコン酸化膜１５をマスクに用いてＲＩＥ（Reactive Ion Etching）法によりシリコン窒化膜１４をエッチングし、続いて、ＲＩＥ法によりポリシリコン膜１３、絶縁膜１２およびシリコン基板１１をエッチングして、素子分離溝１７を形成する。その後、素子分離溝１７を形成するためのエッチングによりシリコン基板１１の断面に生じたダメージを除去するために、高温の酸化処理を行う。

［図６］
素子分離溝１７が埋め込まれるように、素子分離絶縁膜１８となるシリコン酸化膜を全面に２００−１５００ｎｍの厚さに形成し、続いて、窒素雰囲気または酸素雰囲気で高温の熱処理により、上記シリコン酸化膜を高密度化し、その後、シリコン窒化膜１４をストッパーに用いてＣＭＰ法（Chemical Mechanical Polishing）により表面を平坦化することにより、素子分離絶縁膜１８を形成する。続いて、シリコン酸化膜と選択比をもってエッチングすることが可能な熱燐酸を用いて、シリコン窒化膜１４を除去する。

本実施形態では、素子分離溝１７を形成するのに際して、シリコン窒化膜１４およびシリコン酸化膜１５の積層膜をマスクとして用いているが、これらの膜厚およびＲＩＥ条件を適切に設定すれば、単層のシリコン窒化膜、単層のシリコン酸化膜、他の単層膜、他の多層膜のいずれであっても、シリコンとの選択比が取れる材料であればマスクとして使用可能である。

［図７］
シリコン窒化膜１４を除去して生じた溝および素子分離絶縁膜１８の上に、段差被覆性に優れた方法、例えば、ＬＰＣＶＤ法を用いて、メモリセルトランジスタにおいては浮遊ゲート電極の一部、選択トランジスタにおいてはゲート電極の一部となるポリシリコン膜１９を形成する。

［図８］
素子分離絶縁膜１８をストッパーに用いて、ＣＭＰ法によりポリシリコン膜１９の平坦化を行い、その後、ＤＨＦなどの薬液を用いて素子分離絶縁膜１８の上部を除去して、ポリシリコン膜１９の下部を除いた部分を露出させる。

［図９］
素子分離絶縁膜１８およびポリシリコン膜１９の上に電極間絶縁膜として絶縁膜２０−２４を順次形成する。

ここでは、絶縁膜２０,２４にはシリコン窒化膜、絶縁膜２１,２３はシリコン酸化膜、絶縁膜２２には高誘電率膜を用いる。絶縁膜２２に用いる高誘電率膜としては、その比誘電率がシリコン酸化膜（ＳｉＯ₂ 膜）の比誘電率３．８−４よりも大きく、特に従来のＯＮＯ膜で得られていた比誘電率５−５．５程度よりも大きい膜が望ましい。本実施形態では、絶縁膜２２としてＨｆＡｌＯ膜を用いる。

以下、これらの電極間絶縁膜の成膜方法について述べる。

まず、絶縁膜２０であるシリコン窒化膜は、Ｎ₂ を用いたプラズマによりポリシリコン膜１９の表面を窒化することにより形成する。ここでは、形成温度：３００℃、プラズマパワー：８００Ｗの条件で、厚さ２ｎｍのシリコン窒化膜２０を形成した。

絶縁膜２１であるシリコン酸化膜は、ＣＶＤ法により形成する。ここでは、原料はＳｉＨ₄ とＮ₂ Ｏであり、堆積温度：４５０Ｃ、圧力：５ｔｏｒｒ、プラズマパワー：１Ｋｗ、ＳｉＨ₄ 流量：３００ｓｃｃｍ、Ｎ₂ Ｏ流量：２ＳＬＭの条件で、厚さ３ｎｍのシリコン酸化膜２１を形成した。

絶縁膜２２であるＨｆＡｌＯ膜は、ＡＬＤ（Atomic Layer Deposition）法によりＨｆＯ層とＡｌＯ層とを積層して形成した。具体的には、以下の通りである。

まず、圧力が０．５ｔｏｒｒに保持された真空チャンバ中で、基板温度が３００℃に加熱されたウエハ上に、Ｈｆの原料であるＴＥＭＡＨ（tetrakis-ethyl-methyl-amino-hafnium）を流してＨｆの吸着層を形成し、その後、酸化剤（例えばＯ₃ ）を流すことでＨｆＯ層を形成する。上記プロセスを繰り返して、必要とされる層数のＨｆＯ層を形成する。

次に、Ａｌの原料ガスであるＴＭＡ（trimethyl aluminum）を流してＡｌの吸着層を形成し、その後、酸化剤（例えばＯ₃ ）を流すことでＡｌＯ層を形成する。上記プロセスを繰り返して、必要とされる層数のＡｌＯ層を形成する。

この後、必要に応じて再度ＨｆＯ層を形成する。ＨｆＯ層およびＡｌＯ層の積層数、ならびに、ＨｆＯ層およびＡｌＯ層の積層の順番を適宜変化させることで、ＨｆＡｌＯ膜の膜厚と組成を制御することが可能となる。

本実施形態では、ＨｆＯ層の積層数を９、ＡｌＯ層の積層数を１とし、この組み合わせを１０回繰り返すことで、Ｈｆ：Ａｌ＝８：１で、厚さ１０ｎｍのＨｆＡｌＯ層を形成した。ここで、原料ガスの流量は、ＴＭＡが２０ｓｃｃｍ、ＴＥＭＡＨが１００ｓｃｃｍとし、Ｏ₃ の流量が５ＳＬＭとし、Ｏ₃ の濃度が２５０ｇ／ｍ³ である。また、原料ガスの供給時間は、ＴＭＡおよびＴＥＭＡＨが１秒、Ｏ₃ が３秒である。さらに、ＴＭＡおよびＯ₃ の供給と、ＴＥＭＡＨおよびＯ₃ の供給との間に、パージのためにＮ₂ を流量５ｓｌｍで２秒流した。なお、絶縁膜２２の膜厚は、１−３０ｎｍの範囲で適宜選択する。

絶縁膜２２の堆積後、５００−１２００℃の温度で、アニール（ポストデポジションアニール：ＰＤＡ）を、酸素、オゾン、水のような酸化剤を含む雰囲気で行う。例えば、炉でのアニールにおいて１０分以上２時間以内、ランプアニールにおいて１秒−３０分以内行う。このＰＤＡにより、絶縁膜２２の密度が高まり、絶縁膜２２の膜質が改善される。

絶縁膜２３であるシリコン酸化膜は、絶縁膜２１であるシリコン酸化膜と同条件で形成する。ここでは、絶縁膜２３であるシリコン酸化膜を３ｎｍ堆積した。

絶縁膜２４であるシリコン窒化膜は、ＣＶＤ法により形成する。ここでは、原料はＢＴＢＡＳ（bis-tertialy-buthyl-amino-silan）とＮＨ₃ であり、圧力：１ｔｏｒｒ、堆積温度：４００Ｃ、ＢＴＢＡＳ流量：５００ｓｃｃｍ、ＮＨ₃ 流量：１．５ｓｌｍの条件で、厚さ２ｎｍのシリコン窒化膜を形成した。

ここでは、ＨｆＡｌＯ膜の形成方法として、ＨｆＯ層とＡｌＯ層とを積層する方法について説明したが、ＨｆＡｌの混合層を形成した後、この混合層を酸化する方法もある。

本実施形態では多層構造の電極間絶縁膜として５層の電極間絶縁膜を用いたが、必ずしも５層である必要なく、例えば、３層でも構わない。さらに、単層の電極間絶縁膜も使用可能である。

多層構造の電極間絶縁膜を用いる場合、本実施形態のようにシリコン窒化膜を最上層の絶縁膜として用いると、製造途中で行われる酸化処理において、メモリセルトランジスタの浮遊ゲート電極や選択トランジスタのゲート電極として使用される多結晶シリコン膜の酸化を防ぐことができる。

［図１０］
絶縁膜２４上に、メモリセルトランジスタにおいては制御ゲート電極、選択トランジスタにおいてはゲート電極の一部となるポリシリコン膜２５を１０−２００ｎｍの厚さに形成する。

ポリシリコン膜２５上にレジストパターン（不図示）を形成し、これをマスクに用いて通常の方法により絶縁膜１２までエッチングし、このエッチングでメモリセルトランジスタのゲート構造１２ａ,１３ａ,１９−２５と自己整合的に露出したシリコン基板１１の表面にｎ型不純物を導入し、さらに熱処理を行ってソース／ドレイン領域２６を形成する。ソース／ドレイン領域２６上部の溝を埋めるために、層間絶縁膜２７としてのシリコン酸化膜を堆積し、その後、ポリシリコン膜２５をストッパーに用いて、ＣＭＰ法により表面を平坦化する。

上記エッチングにより、絶縁膜１２はトンネル絶縁膜１２ａとゲート絶縁膜１２ｂとに分かれ、ポリシリコン膜１３は第１の浮遊ゲート電極１３ａと第１のポリシリコンゲート電極１３ｂとに分かれ、ポリシリコン膜１９は第２の浮遊ゲート電極１９ａと第２のポリシリコンゲート電極１９ｂとに分かれる。

［図１１］
ポリシリコン膜２５上にマスク２８を形成する。マスク２８は、導電性バリア層３０が形成される領域に対応する部分に開口部を有する。マスク２８の材料はシリコン酸化物である。このようなマスク２８は、全面にシリコン酸化膜を形成し、このシリコン酸化膜上にレジストパターンを形成し、このレジストパターンをマスクに用いてシリコン酸化膜をＲＩＥ法によりエッチングすることにより形成することができる。

［図１２］
エッチングガスを適宜選択して、選択トランジスタのポリシリコン膜２５、絶縁膜２４、絶縁膜２３、絶縁膜２２、絶縁膜２１、絶縁膜２０、ポリシリコン膜１９を順次エッチングすることにより、ポリシリコン膜２５、絶縁膜２４−２０を貫通して、ポリシリコン膜１９の途中に底がある溝２９を形成する。

ここでは、ポリシリコン膜２５、絶縁膜２４−２０を貫通して、ポリシリコン膜１９の途中に底がある溝２９を形成したが、絶縁膜２０の下面、つまり、電極間絶縁膜の最下面と同一面である底を有する溝を形成しても構わない。

導電性バリア層と浮遊ゲート電極との接触抵抗を小さくするためには、図１２に示したように、ポリシリコン膜１９の途中に底がある溝２９を形成した方が、導電性バリア層と浮遊ゲート電極との接触面積を大きくできるので有利である。

［図１３］
溝２９が埋め込まれるように、金属の拡散に対してバリアとなり、選択トランジスタのポリシリコンゲート電極１３ｂ,１９ｂのシリサイデーションを防止するための導電層（導電性バリア層）３０を全面に形成する。ここでは、導電性バリア層３０としてチタンナイトライド（ＴｉＮ）膜を用いる。ＴｉＮ膜は、例えば、ＴｉＣｌ₄ とＮＨ₃ を原料ガスに用いたＣＶＤ法により形成する。

ＴｉＮ膜の代わりに、タングステンシリサイド（ＷＳｉ）膜、タンタルシリコンナイトライド（ＴａＳｉＮ）膜、シリコンゲルマニウム（ＳｉＧｅ）膜、シリコンカーバイド（ＳｉＣ）膜、タンタルカーバイド（ＴａＣ）、チタンアルミニウムナイトライド（ＴｉＡｌＮ）膜、タンタルナイトライド（ＴａＮ）、チタンシリサイド（ＴｉＳｉ）膜を用いても構わない。これらの導電性を有する膜も、金属の拡散に対してバリアとなり、シリサイドのストップ膜としての効果がある。

ＳｉＧｅ膜の場合、Ｇｅ濃度は、例えば、３０％以下に設定する。その理由は、ＳｉＧｅ膜のシリサイド化の速度を、ポリシリコン膜のシリサイド化の速度よりも十分に遅くできるからである。これにより、メモリセルトランジスタの制御ゲート電極を十分にシリサイド化しても、選択トランジスタの制御ゲート電極は上部のみのシリサイド化にとどめておくことが可能となる。同様の効果はＳｉＣを用いた場合にも得られる。

［図１４］
ＲＩＥ法などを用いて導電性バリア層３０をエッチングバックして、マスク２８上の導電性バリア層３０を除去するとともに、溝２９内の導電性バリア層３０（選択トランジスタの導電性バリア層３０）の上部を除去する。この時、エッチング時間を適宜調整し、溝２９内に残る導電性バリア層３０の上面が、ポリシリコン膜２５の上面よりも低くなり、かつ、絶縁膜２４の上面より高くになるようにする。このようにして選択トランジスタにおいては、溝２９内に形成された導電性バリア層（導電性バリアプラグ）３０を介して、ポリシリコン膜１９とポリシリコン膜２５とが電気的に接続されたゲート電極が形成される。

ここでは、溝２９内に残る導電性バリア層３０の上面を、絶縁膜２４の上面、つまり、電極間絶縁膜の最上面よりも高くしたが、電極間絶縁膜の最上面よりも低くしても構わない。

導電性バリア層３０と制御ゲート電極２５との接触抵抗を小さくするためには、図１４に示したように、導電性バリア層３０の上面が絶縁膜２４の上面よりも上にある方が、導電性バリア層３０と制御ゲート電極２５との接触面積を大きくできるので有利である。

導電性バリア層３０のプロセスに起因する歩留まりの低下を避けるためには、図１４に示したように、導電性バリア層３０の上面が絶縁膜２４の上面よりも上にある方が、導電性バリア層３０の高さを下げるためのエッチバックを精密に行う必要がないので有利である。

［図１５］
溝２９が埋め込まれるように、選択トランジスタのゲート電極の一部となるポリシリコン膜（第３のポリシリコン膜）３１を全面に形成する。ポリシリコン膜３１は例えばＣＶＤ法により形成する。

［図１６］
ＲＩＥ法などを用いてポリシリコン膜３１をエッチングバックして、マスク２８上のポリシリコン膜３１を除去する。その結果、溝２９がポリシリコン膜３１で埋め込まれた構造が形成される。

［図１７］
マスク２８をＲＩＥなどを用いて除去する。この時、ポリシリコン膜３１はエッチングされて薄くなる。ここでは、図１７（ｃ）に示すように、表面が平坦になるようにマスク２８の除去は行われる。

［図１８］
全面に金属膜３２を形成する。ここでは、金属膜３２としてＣｏ膜を形成し、その膜厚は４０ｎｍである。Ｃｏ膜の以外に、Ｎｉ膜もしくはＮｉＰｔ膜などのＮｉ合金膜、または、Ｔｉ膜などの高融点金属膜を用いても構わない。

［図１９］
７８０℃、９０秒の熱処理をＮ₂ 雰囲気中で行う（シリサイデーション）。その結果、メモリセルトランジスタにおいては、ポリシリコン膜は完全にシリサイド化し（ＦＵＳＩ）、シリサイド制御ゲート電極２５ａが形成される。

このようにしてポリシリコンゲート電極１３ｂ,１９ｂ（第１のゲート電極）が、絶縁膜２０−２４の貫通口を埋め込む導電性バリアプラグ３０を介して、シリサイド制御ゲート電極２５ａ（第２のゲート電極）と電気的に接続された構造が得られる。

この時、選択トランジスタのポリシリコン膜の全体もシリサイド化され、シリサイドゲート電極２５ｂが形成されるが、その下のポリシリコンゲート電極１３ｂ,１９ｂのシリサイド化は、上面が絶縁膜２４の上面よりも高い導電性バリアプラグ３０によって防止される。これにより、メモリセルトランジスタの制御ゲート電極に金属シリサイド電極を用いても、選択トランジスタのゲート絶縁膜の耐圧の低下や、しきい値電圧の変動などの特性劣化を抑制できるようになる。以下、この点についてさらに説明する。

ＮＡＮＤ型不揮発性記憶装置はデータの記憶をつかさどる一連のメモリセルトランジスタの一端にこの一連のメモリセルトランジスタを選択するための選択トランジスタが配置されている。

メモリセルトランジスタは、半導体基板上にトンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極の積層により構成されている。選択トランジスタはセルトランジスタと同一の工程により形成されるが、選択トランジスタは浮遊ゲート電極を持つと選択トランジスタが不揮発動作をしてしまう。そのため、選択トランジスタにおいては、電極間絶縁膜の一部を開口して、浮遊ゲート電極と制御ゲート電極とが短絡する構造をとっている。

セルトランジスタの動作を高速化するために、電極間絶縁膜は浮遊ゲート電極上に三次元化して堆積を行っている。側面の電極間絶縁膜をキャパシタとして使用するためには、メモリセル間を制御ゲート電極で埋め込む必要がある。しかし、制御ゲート電極がポリシリコン膜の場合には、微細化につれて、電極間絶縁膜とポリシリコン膜の間に発生する空乏層がメモリセル間に広がり、メモリセル間のポリシリコン膜はもはや制御ゲート電極として機能しなくなる。

この現象への対策として、制御ゲート電極をシリサイド化する方法がとられている。しかし、メモリセル間の制御ゲート電極と選択トランジスタの制御ゲート電極は同一の工程により形成されている上、選択トランジスタにおいては上述の理由により制御ゲート電極と浮遊ゲート電極とを短絡しているので、メモリセルトランジスタの制御ゲート電極のシリサイド化の際には、選択トランジスタの制御ゲート電極もシリサイド化され、さらには浮遊ゲート電極（ポリシリコン膜）もシリサイド化されることになる。なお、シリサイド反応を制御し、選択トランジスタの浮遊ゲート電極（ポリシリコン膜）のシリサイド化を防止することは困難である。

選択トランジスタの浮遊ゲート電極（ポリシリコン膜）がシリサイド化されると、ゲート絶縁膜はポリシリコンではなく金属シリサイドに接し、ポリシリコンと金属シリサイドの仕事関数の違いにより、選択トランジスタのしきい値電圧は変動する。

また、選択トランジスタの浮遊ゲート電極（ポリシリコン膜）がシリサイド化される時には、シリサイドプロセスに使用される金属（ここではＣｏ）がゲート絶縁膜中に拡散するために、ゲート絶縁膜は劣化する。ゲート絶縁膜が劣化すると、ゲート絶縁膜の耐圧は低くなる。選択トランジスタには、メモリセルトランジスタに比べて、大きな電界がかかるため、ゲート絶縁膜の耐圧の低下は大きな問題となる。

しかしながら、本実施形態の場合、選択トランジスタのポリシリコンゲート電極１３ｂ,１９ｂのシリサイド化は導電性バリアプラグ３０によって防止されるので、上述したようなゲート絶縁膜の耐圧の低下やしきい値電圧の変動といった特性劣化は抑制される。

図１９の工程後は、硫酸と過酸化水素水の混合液を用いたエッチングにより、未反応の金属膜３２を除去し、さらに、配線工程等の周知の工程を経てＮＡＮＤ型フラッシュメモリが完成する。

なお、本発明は、上記実施形態に限定されるものではない。

例えば、上記実施形態では、高誘電率の絶縁膜２２としてＨｆＡｌＯ膜を用いた場合について述べたが、高誘電率の絶縁膜２２としては、アルミニウム酸化膜（Ａｌ₂ Ｏ₃ ）、比誘電率が１０程度のマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度のイットリウム酸化物（Ｙ₂ Ｏ₃ ）膜、比誘電率が２２程度のハフニウム酸化物（ＨｆＯ₂ ）膜およびジルコニウム酸化物（ＺｒＯ₂ ）膜、比誘電率が２５程度のタンタル酸化物（Ｔａ₂ Ｏ₅ ）膜、ビスマス酸化物（Ｂｉ₂ Ｏ₃ ）膜、ストロンチウム酸化物（ＳｒＯ）膜、ランタン酸化物（ＬａＯ）のいずれか１つの元素を含む単純酸化物もしくは複合酸化物の単層膜あるいは複数を積層した積層膜が使用可能である。

また、上記実施形態の不揮発性メモリは、浮遊ゲート電極を電荷蓄積層とするものであるが、本発明は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型不揮発性メモリなどの他の不揮発性メモリにも適用できる。

また、実施形態では、不揮発性メモリがＮＡＮＤ型フラッシュメモリである場合を例にあげて説明したが、本発明はＮＯＲ型フラッシュメモリにも適用できる。さらに、本発明は不揮発性メモリ自体だけではなく、不揮発性メモリを備えた音楽再生装置等の電子デバイスにも適用できる。

また、実施形態では、半導体基板がシリコン基板である場合を例にあげて説明したが、本発明はＳＯＩ基板や活性領域にＳｉＧｅが含まれる基板などを用いた場合にも適用できる。

また、本実施形態では、プラグ状の導電性バリア層を用いたが、層状の導電性バリア層を用いても構わない。この場合、選択トランジスタのゲート部は、ゲート絶縁膜、ゲート電極（ポリシリコン膜）、層状の導電性バリア層、ゲート電極（金属シリサイド膜）が順次積層された構造を有することになる。このような構造は、選択トランジスタの形成領域には、絶縁膜（電極間絶縁膜）２０−２４を形成せずに、ゲート電極（ポリシリコン膜）上に層状の導電性バリア層を直接形成し、この層状の導電性バリア層上にゲート電極（金属シリサイド膜）を形成する。選択トランジスタの形成領域に絶縁膜（電極間絶縁膜）２０−２４を形成しない方法としては、例えば、選択トランジスタの形成領域をレジスト等でマスクした状態で、絶縁膜（電極間絶縁膜）２０−２４を形成する方法がある。

また、電極間絶縁膜は上述したものには限定されず、種々の積層絶縁膜が使用可能である。例えば、ＯＮＯＮ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜）やＯＡＯＮ（シリコン酸化膜／アルミニウム酸化膜／シリコン酸化膜／シリコン窒化膜）が使用可能である。Ａ(アルミニウム酸化膜)の製造方法としてはＣＶＤ法やＡＬＤ法があり、酸化剤としてはＨ₂ Ｏやオゾンが使用可能である。さらに、高誘電体絶縁膜をシリコン酸化膜で挟んだ挟まれた積層絶縁膜が使用可能である。この積層絶縁膜が電極間絶縁膜として機能するのであれば、高誘電体絶縁膜は特に限定されないが、代表的には、アルミナ膜、ハフニウムシリケート膜、ハフニウムアルミネート膜、ハフニア膜、ランタンアルミネート膜などがあげられる。さらに、最下層がシリコン窒化膜の積層絶縁膜や、最下層および最上層がシリコン窒化膜の積層絶縁膜も使用可能である。

さらにまた、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

実施形態に係るＮＡＮＤ型フラッシュメモリを示す平面図。 実施形態に係るＮＡＮＤ型フラッシュメモリを示す断面図。 実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図３に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図４に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図５に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図６に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図７に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図８に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図９に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１０に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１１に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１２に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１３に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１４に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１５に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１６に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１７に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。 図１８に続く実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図。

符号の説明

１１…シリコン基板、１２…絶縁膜、１２ａ…トンネル絶縁膜、１２ｂ…ゲート絶縁膜（第１の絶縁膜）、１３…ポリシリコン膜（第１のポリシリコン膜）、１３ａ…第１の浮遊ゲート電極、１３ｂ…第１のポリシリコンゲート電極（第１のゲート電極）、１４…シリコン窒化膜、１５…シリコン酸化膜、１６…レジストマスク、１７…素子分離溝、１８…素子分離絶縁膜、１９…ポリシリコン膜（第１のポリシリコン膜）、１９ａ…第２の浮遊ゲート電極、１９ｂ…第２のポリシリコンゲート電極（第１のゲート電極）、２０−２４…絶縁膜（電極間絶縁膜、第２の絶縁膜）、２５…ポリシリコン膜（第２のポリシリコン膜）、２５ａ…シリサイド制御ゲート電極、２５ｂ…シリサイドゲート電極（第２のゲート電極）、２６…ソース／ドレイン領域、２７…層間絶縁膜、２８…マスク、２９…溝、３０…導電性バリア層、３１…ポリシリコン膜（第３のポリシリコン膜）、３２…金属膜。

Claims (5)

1. 複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタを選択するための選択トランジスタとを含む半導体装置であって、
   前記メモリセルトランジスタは、半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた絶縁膜と、前記絶縁膜上に設けられ、シリコンと金属との金属シリサイドで形成された制御ゲート電極とを備え、
   前記選択トランジスタは、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、ポリシリコンで形成された第１のゲート電極と、前記第１のゲート電極上に設けられ、前記金属の拡散に対してバリアとなる導電性バリア層と、前記導電性バリア層上に設けられ、前記金属シリサイドで形成された第２のゲート電極とを備えていることを特徴とする半導体装置。
2. 前記導電性バリア層は、チタンナイトライド膜、チタンアルミニウムナイトライド膜、チタンシリサイド膜、シリコンカーバイド膜、タンタルカーバイド膜、タンタルナイトライド膜、タンタルシリコンナイトライド膜、タングステンシリサイド膜またはシリコンゲルマニウム膜、前記金属は、コバルト、ニッケルまたは白金であることを特徴とする請求項１に記載の半導体装置。
3. 前記選択トランジスタは、前記第１のゲート電極と前記第２のゲート電極との間に設けられ、貫通口を有する絶縁膜をさらに備え、前記導電性バリア層は貫通口を埋め込み、前記第１のゲート電極は前記導電性バリア層を介して前記第２のゲート電極と電気的に接続されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記電荷蓄積層上に設けられた前記絶縁膜は、複数の絶縁膜を積層してなる多層絶縁膜であり、かつ、最上層の絶縁膜がシリコン窒化膜であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
5. 第１の領域に形成される複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタを選択するために第２の領域に形成される選択トランジスタとを含む半導体装置の製造方法であって、
   前記第２の領域の前記半導体基板上に、第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に、第１のポリシリコン膜で形成された第１のゲート電極を形成する工程と、
   前記第１のゲート電極上に、第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜上に、金属シリサイドで形成された第２のゲート電極を形成する工程と、
   少なくとも前記第２のゲート電極および前記第２の絶縁膜をエッチングし、前記第２のゲート電極および前記第２の絶縁膜を貫通する溝を形成する工程と、
   前記溝内に導電性バリア層を形成する工程と、
   前記導電性バリア層上に金属シリサイドを形成する工程と
   を含むことを特徴する半導体装置の製造方法。

Images