JP4861204B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4861204B2
JP4861204B2 JP2007011698A JP2007011698A JP4861204B2 JP 4861204 B2 JP4861204 B2 JP 4861204B2 JP 2007011698 A JP2007011698 A JP 2007011698A JP 2007011698 A JP2007011698 A JP 2007011698A JP 4861204 B2 JP4861204 B2 JP 4861204B2
Authority
JP
Japan
Prior art keywords
silicon
layer
film
insulating film
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007011698A
Other languages
English (en)
Other versions
JP2008177492A (ja
Inventor
究 佐久間
下 大 介 松
藤 弘 一 加
崎 靖 中
野 泉 平
岡 浩 一 村
谷 祐一郎 三
津 茂 人 深
藤 俊 秀 伊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007011698A priority Critical patent/JP4861204B2/ja
Priority to US11/896,860 priority patent/US7749919B2/en
Priority to KR1020080006117A priority patent/KR100976279B1/ko
Publication of JP2008177492A publication Critical patent/JP2008177492A/ja
Application granted granted Critical
Publication of JP4861204B2 publication Critical patent/JP4861204B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
半導体装置の高性能化は、素子の微細化によって達成されてきた。絶縁膜に注目すると、近年は、従来のシリコン酸化膜よりも比誘電率の高い材料（高誘電率(high-k)材料）を用いることによりさらなる薄膜化が進められている。
例えば、電気的な書き込み及び消去が可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）では、その微細化および、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させる目的で、その間に形成されるブロッキング層（電極間絶縁膜）の材料に高誘電率絶縁体を用いることが検討されている。その一つであるＬａＡｌＯｘは誘電率εが高く（２３程度）、その高い誘電率を有しつつも大きなバンドギャップを有し、また、Ｓｉ膜上に形成する際にも、低誘電率層を形成しがたいといった安定性を有することから有力な候補の一つとして考えられている。
しかし、最近、このＬａＡｌＯｘ層と、浮遊ゲート電極として用いられている多結晶Ｓｉ層との積層構造において、高温熱処理を施すことにより両者の間で相互拡散が起こってしまうとの問題が報告されている（例えば、非特許文献１の図１参照）。このため、ＬａＡｌＯ３を電極間絶縁膜に用いた場合は、結果として電極間絶縁膜の膜厚を増大させてしまう。例えば９５０℃、３０秒の熱処理を施した場合、Ａｌは１００ｎｍを拡散してしまう。このため、今後の世代の不揮発性半導体メモリ装置における浮遊ゲート電極の微細化において、その影響は大である。また、相互拡散は浮遊ゲート電極とブロッキング層（電極間絶縁膜）との界面が不明瞭となり、素子の耐圧を劣化させ、不揮発性半導体メモリ装置の書き込み、消去および電荷保持などの素子特性を劣化させることが懸念される。
さらに、近年では不揮発性半導体メモリ装置の微細化に伴い、制御ゲート電極として、寄生抵抗の低減および電極の空乏化抑制の観点からメタルゲートを用いることが検討され、さらに、現行のプロセスとの整合性の強さから、ＦＵＳＩ(Fully Silicided)ゲートを用いることが検討されている。しかし、ＦＵＳＩ電極はシリサイドであることから、電極中にＳｉを含有しているため、浮遊ゲート電極との間で相互拡散が起こることが懸念される。
一方、金属／絶縁体／半導体接合の電界効果トランジスタ（ＭＩＳＦＥＴ）では、絶縁膜の物理膜厚を薄くすることなくゲート容量を確保させる目的で、ゲート絶縁膜に高誘電率絶縁膜を用いることが検討されている。しかし、高誘電率絶縁膜の成膜時および成膜後の熱処理時に、高誘電率絶縁膜から脱離した酸素により界面が酸化され、同時に界面準位や固定電荷などを生じさせてしまうという問題がある。
そこで、一般的にシリコン基板と高誘電率のゲート絶縁膜との界面に、薄いシリコン酸化膜を挟むことによって、界面特性の改善がなされているが、誘電率の低いシリコン酸化膜を挟むことは、薄膜化が困難となる。
さらに、高誘電率材料は、高温の熱処理を行うことにより結晶化し、絶縁膜の特性を劣化させることが報告されている。そのため、高誘電率材料に窒素を導入し結晶化を抑制することが提案されている。しかし、窒素が高誘電率絶縁膜とシリコン基板との界面に存在すると、界面特性を大きく劣化させる要因となる。特に、ｐ−ＭＯＳＦＥＴをオン状態において、閾値が負方向にシフトしていき、駆動電流が低下する現象（ＮＢＴＩ(Negative Bias Temperature Instability)）が起こり、長期信頼性の観点で問題がある。
また、高誘電率材料であるＬａＡｌＯ３層をＳｉ基板上に積層させた場合、９５０℃、３０秒以上の熱処理を施すことによってＳｉ基板とＬａＡｌＯ３層との間で相互拡散が起こってしまう（例えば、非特許文献２の図２参照）。この相互拡散により、ＬａＡｌＯ３層とＳｉ基板との間で、誘電率の低いシリケートが形成されてしまう。
なお、Ｓｉ基板上にＬａＡｌＯ３層、多結晶Ｓｉ層を積層させた構造において、１０００℃、６０秒の熱処理を施したところ、Ｓｉ基板とＬａＡｌＯ３層との界面よりも多結晶Ｓｉ層とＬａＡｌＯ３層との界面での反応が優先して起こることが知られている（例えば、非特許文献１の図１参照）。
X.B.Lu et al.,「Field-effect transistors with LaAlO3 and LaAlOxNy gate dielectrics deposited by laser molecular-beam epitaxy」Applied Physics Letters vol.85, No.16 2004, p.3543 P.Sivasubramani et al.,「Outdiffusion of La and Al from amorphous LaAlO3 in direct contact with Si(001)」Applied Physics Letters 86, 201901 (2005)
上述したように、多結晶シリコン層またはシリコン基板と、高誘電率層との積層構造においては、多結晶シリコン層またはシリコン基板と、高誘電率層との間に相互拡散が生じるという問題がある。
本発明は、上記事情を考慮してなされたものであり、シリコン層またはシリコン基板と高誘電率層との積層構造を備えていてもシリコン層またはシリコン基板と、高誘電率層との間の相互拡散を抑制することのできる半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された高誘電率材料で形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極と、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層と、を備え、前記電荷蓄積膜と前記制御ゲート電極との少なくとも一方がシリコンを含み、前記シリコン窒化層は、前記第２絶縁膜と、前記電荷蓄積膜および前記制御ゲート電極のうちのシリコンを含む方との界面に設けられていることを特徴とする。
また、本発明の第２の態様による半導体装置は、基板と、前記基板上に形成された板状の半導体素子領域と、前記板状の半導体素子領域に、前記板状の半導体素子領域の長手方向に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体素子領域上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された高誘電率材料で形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極と、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層と、を備え、前記電荷蓄積膜と前記制御ゲート電極との少なくとも一方がシリコンを含み、前記シリコン窒化層は、前記第２絶縁膜と、前記電荷蓄積膜および前記制御ゲート電極のうちのシリコンを含む方との界面に設けられていることを特徴とする。
また、本発明の第３の態様による半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜上に高誘電率材料で形成された第２絶縁膜を形成する工程と、前記第２絶縁膜上に制御ゲート電極を形成する工程と、前記第２絶縁膜と、前記電荷蓄積膜および前記制御ゲート電極のうちの少なくとも一方との界面に、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層を形成する工程と、を備えていることを特徴とする。
また、本発明の第４の態様による半導体装置の製造方法は、基板上に板状の半導体素子領域を形成する工程と、前記半導体素子領域の一部の領域の側面および上面を覆うように、前記半導体素子領域が延在する方向と直交する方向に第１絶縁膜を形成する工程と、前記第１絶縁膜上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜上に高誘電率材料で形成された第２絶縁膜を形成する工程と、前記第２絶縁膜上に制御ゲート電極を形成する工程と、前記第２絶縁膜と、前記電荷蓄積膜および前記制御ゲート電極のうちの少なくとも一方との界面に、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層を形成する工程と、を備えていることを特徴とする。
また、本発明の第５の態様による半導体装置の製造方法は、シリコン基板上に、前記シリコン基板と反応しない希釈ガスで希釈した窒化ガスを用いて前記シリコン基板を窒化することにより、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層を形成する工程と、前記シリコン窒化層上に高誘電率絶縁膜を形成する工程と、前記高誘電率絶縁膜上にゲート電極を形成する工程と、を備えていることを特徴とする。
本発明によれば、シリコン層またはシリコン基板と高誘電率層との積層構造を備えていてもシリコン層またはシリコン基板と、高誘電率層との間の相互拡散を抑制することの可能な半導体装置およびその製造方法を提供することができる。
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
（第１実施形態）
本発明の第１実施形態による半導体装置を、図１を参照して説明する。本実施形態の半導体装置は、浮遊ゲート型不揮発性半導体メモリ装置であって、図１に示す少なくとも１つのメモリセルを備えている。このメモリセルは、ｐ型シリコン基板１の主面上に離間してソース領域８ａおよびドレイン領域８ｂが形成されている。そして、このソース領域８ａと、ドレイン領域８ｂ間のシリコン基板１上に、トンネル絶縁膜３、浮遊ゲート電極４、電極間絶縁膜５、および制御ゲート電極６の積層膜からなるゲート電極部が形成されている。また、このゲート電極部の側面および上面は例えば酸化シリコンからなる絶縁膜７が形成されている。トンネル絶縁膜３は、例えばシリコン酸窒化膜で形成され、浮遊ゲート電極４および制御ゲート電極６は、多結晶シリコン膜で形成されている。なお、ソース領域８ａおよびドレイン領域８ｂは、ゲート電極部をマスクとして例えばリンをイオン注入することによって形成される。なお、浮遊ゲート型不揮発性半導体メモリ装置においては、浮遊ゲート電極４は電荷が蓄積される電荷蓄積膜としての機能を有している。
本実施形態の不揮発性半導体メモリ装置は、電極間絶縁膜５の構成に特徴がある。本実施形態の電極間絶縁膜５は、図２に示すように、ＬａＡｌＯｘ層５ｂを、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層５ａ、５ｃで挟んだ３層構造となっている。
ここで、シリコン窒化層５ａおよびシリコン窒化層５ｃは、浮遊ゲート電極４上およびＬａＡｌＯｘ膜５ｂ上にそれぞれ、例えばアモルファスシリコン層を堆積し、このアモルファスシリコン層を窒化することにより得られる。
しかし、このとき、アモルファスシリコン層を従来の方法（例えば、一般的な条件で熱窒化またはプラズマ窒化）で窒化してシリコン窒化層を形成するか、あるいは浮遊ゲート電極４上にＣＶＤ(Chemical Vapor Deposition)法でシリコン窒化層を形成した場合は、例えば二配位の窒素結合のような不完全な窒素結合状態となってしまい、本実施形態と異なり、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層５ａ、５ｃは得られない。上記二配位の窒素結合は、例えば窒素の一つの結合手がシリコンと二重結合することで見かけ上、未結合手などを生じさせていない。しかし、この結合は不安定であり、結合が切断されやすい。
ここで、上述したように、ＬａＡｌＯｘとＳｉを含む電極、絶縁膜、あるいは半導体基板、との界面で起こる相互拡散は、Ｓｉの結合状態によって反応の起こり易さが決まることから（例えば、非特許文献２の図１参照）、強い結合状態になればなるほど反応を抑制できると考えられる。したがって、Ｓｉ−Ｎ結合が不完全なシリコン窒化膜を形成した場合では、相互拡散を抑制する効果が得られない。
上記二配位の窒素結合を抑制し、上述したような特徴をもつシリコン窒化膜５ａ、５ｃを形成させる方法については、実質的に反応しない希釈ガスにより窒化ガスを希釈しかつ、そのガスの全圧を下げた状態で窒化を行うことが有効であることを本発明者らは見出しており、すでに特許出願（特願２００６−１７６８６３号）している。
図３に、窒化ガスＮＨ３を用いてシリコン基板を窒化する場合、実質的に反応しないＮ２ガスで希釈することによるシリコン窒化膜中の窒素（Ｎ）の結合状態の変化を光電子分光法（ＸＰＳ(X-ray Photoelectron Spectroscopy)）で測定した結果を示す。図３の横軸はシリコン窒化膜中の窒素（Ｎ）が１ｓ状態の場合の結合エネルギーを表し、縦軸はその結合エネルギーを有する窒素の単位体積当たりの個数を表している。なお、図３においては、窒素原子の個数が最大となる結合エネルギー３９７．７５ｅＶにおける、窒素原子の個数は希釈ガスＮ２の希釈比、すなわち窒化ガスＮＨ３の分圧と希釈ガスＮ２の分圧との和と、窒化ガスＮＨ３の分圧との比（＝（ＮＨ３＋Ｎ２）／ＮＨ３）によらず同一の値となるように正規化されている。図３からわかるように、窒素原子の個数が最大となる結合エネルギー３９７．７５ｅＶより低い結合エネルギーを有する窒素の個数は、希釈ガスＮ２の希釈比を１、５、１０と変化させてもほとんど変化しない。しかし、希釈ガスＮ２の希釈比を１、５、１０と大きくするにつれて、３９８ｅＶから３９９ｅＶの範囲の結合エネルギーを有する窒素の個数は少なくなっていることがわかる。すなわち、Ｎ２の希釈比を１、５、１０と大きくするにつれて、窒化シリコン膜中の窒素の１ｓ状態のエネルギーは、３９７．７５ｅＶに収斂していることになる。３９８ｅＶから３９９ｅＶの範囲の結合エネルギーを有する窒素は結合が二配位結合状態もしくは準安定な擬似三配位状態にあり、３９７．７５ｅＶの結合エネルギーを有する窒素は結合がより安定な三配位結合状態にある。
したがって、図３に示す実験結果から、Ｎ２の希釈比を大きくするにつれて、結合がより安定な三配位結合状態となる窒素が多くなり、結合状態が安定なシリコン窒化膜が形成されることがわかる。なお、本発明者らによって既にされた特許出願（特願２００６−１７６８６３号）に記載しているように、希釈比は５以上とし、より高いことが望ましいが、その上限は現状の生産装置の制御性から、希釈比の上限は１００００倍以下であり、好ましい上限は１００倍以下、より好ましくは１０倍以下である。また、その全圧は４０Ｔｏｒｒ以下において、高品質な窒化膜を形成することが可能であり、より低いことが望ましいが、その下限は熱工程における装置の圧力限界以上であり、３Ｔｏｒｒ以上であることが好ましい。
図４は、窒素の結合状態とその安定性について計算した第一原理計算の結果を示している。横軸が単位体積当たりの密度であり，右側ほど窒素原子の第２近接の窒素数が多く，Ｓｉ３Ｎ４構造に近づいていることを示している。縦軸は窒素（あるいは酸素）１原子当たりに換算した吸着エネルギーであり，結合の強さに相当する。下にあるほど結合が強く安定であることを示している。図中の（ａ）、（ｂ）、（ｃ）はシリコンと窒素の結合である三配位の状態とその密度の関係について示している。（ａ）は格子間に三配位の窒素数が１個、（ｂ）は格子間の三配位の窒素は２個であるが、互いの第２近接には窒素がない状態、（ｃ）は格子間の三配位の窒素が２個で，互いの第２近接に窒素がある状態である。同図から窒素の三配位の結合状態（Ｎ≡Ｓｉ３）は、第２近接に窒素がある状態、すなわち高密度化することによってシリコン酸化膜のシリコン−酸素結合に匹敵する強い結合を作り得ることを示している。
図５は、アモルファスシリコン層を窒化した場合のシリコン窒化層の膜質と平坦度に関して、窒化温度と成膜圧力で整理した結果を示す図である。図５に示すように、窒化温度と成膜圧力により、シリコン窒化層の膜質と平坦度を制御することが可能である。図５からわかるように、６００℃以下の温度では、平坦なシリコン窒化層が得られるが、三配位窒素結合の密度は低く、二配位窒素などの不完全な結合も含むため、界面での相互拡散を抑制することができない。一方、圧力が１００Ｔｏｒｒ以上で８００℃以上の高温で窒化を行うと、高密度な三配位窒素結合からなるシリコン窒化層が形成できるが、シリコン窒化層の成長過程で凝集が起こり、粒状の層となり平坦度が悪化する。このような、凝集により平坦度が悪化したシリコン窒化層では図６中に矢印で示すように、シリコン窒化層５ａの隙間にＬａやＡｌが侵入してしまい、所望の効果が得られない。
さらに、窒化温度はアモルファスシリコンが結晶化する温度よりも低温で行うことが望ましく、７００℃以下が望ましい。これは、結晶化してしまっても窒化は可能だが、結晶化によりラフネスが増大するためである。特に、高真空中ではシリコン層が窒化前に凝集し粒状になってしまうなどが起こるため、アモルファスの平坦性と窒化効率を維持し、高品質・高信頼性の電極間絶縁膜にするためには、シリコン層が結晶化する温度以下で窒化を行うことが望ましい。
したがって、窒化圧力は０．１Ｔｏｒｒ以上４０Ｔｏｒｒ以下、かつ窒化温度は６００℃以上１０００℃以下、より望ましくは６００℃以上７００℃以下の条件でアモルファスシリコン層を窒化することが望ましい。
以上に述べたように、本実施形態におけるシリコン窒化層５ａ、５ｃの窒素結合は安定化しているため、高温熱処理を施した際でも容易に切断されるようなことはない。つまり、本実施形態により、高温熱処理を施した際にも電極間絶縁膜と浮遊ゲート電極との界面および電極間絶縁膜と制御ゲート電極との界面での界面反応が抑制できることを示している。
このように本実施形態の不揮発性半導体メモリ装置では、ＬａＡｌＯｘ層５ｂを、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素である特徴を有するシリコン窒化層５ａ、５ｃで挟んだ３層構造にすることで、高温熱処理を施した際の、電極間絶縁膜５と浮遊ゲート電極４としての多結晶Ｓｉ膜との界面および電極間絶縁膜５と制御ゲート電極６としての多結晶Ｓｉ膜との界面で起こる相互拡散を抑制することができる。これにより、電極間絶縁膜の耐熱性を高めることができる。
また、本実施形態によれば、浮遊ゲート電極４と制御ゲート電極６との間の電極間絶縁膜として高誘電体であるＬａＡｌＯｘを用いることが可能となるため、浮遊ゲート電極４と制御ゲート電極６とのカップリング比を増加させることが可能となり、メモリセルの微細化の実現と同時に界面特性の改善からメモリセル（素子）の書き込み、消去、電荷保持特性などの素子特性およびその信頼性を改善することができる。
さらに、カップリング比を上げるために浮遊ゲート電極４と制御ゲート電極６との間の電極間絶縁膜５の面積を大きくする必要がないため、電極間絶縁膜５とトンネル絶縁膜３を同じ面積にすることができ、ゲート電極部を単純な平面の積層構造とすることが可能となる。これにより、素子の微細化に伴うセル間の干渉の問題も低減することが可能となる。
次に、本実施形態の浮遊ゲート型不揮発性半導体メモリ装置の製造方法を、図７（ａ）乃至図９（ｃ）を参照して説明する。図７（ａ）乃至図９（ｃ）は、本実施形態の浮遊ゲート型不揮発性半導体メモリ装置の製造工程を示す断面図である。
まず、図７（ａ）に示すように、例えば面方位（１００）、比抵抗１０Ωｃｍ〜２０Ωｃｍのｐ型シリコン基板１を用意し、このシリコン基板１の上にトンネル絶縁膜３としてシリコン酸窒化膜と、浮遊ゲート電極４として多結晶シリコン膜を順次堆積する。
次いで、図７（ｂ）に示すように、例えばジシランガスを用いて、浮遊ゲート電極４上に厚さ０．５ｎｍ程度の平坦なアモルファスシリコン層５ｄを成膜する。このとき、アモルファスシリコンを堆積する直前に表面ダングリングボンドを増加させる工程を追加してもよい。アモルファスシリコンを堆積する表面のダングリングボンドの数を増加させることにより、優れた平坦性、絶縁性を持った絶縁膜を形成することが可能である。ダングリングボンドを増加させる工程の一例としては、堆積される膜の表面を０．０８Ｔｏｒｒ、Ｎ２ガスで４０％に希釈したＨｅ雰囲気中において、１００Ｗのパワーで５秒間のプラズマ窒化することが挙げられる。
次いで、図７（ｃ）に示すように、例えば温度７００℃、圧力４０Ｔｏｒｒ（５３２０Ｐａ）でＡｒにより５倍に希釈した窒化ガスを用いたプラズマ窒化によって、アモルファスシリコン層５ｄを直接に窒化する。これにより、厚さ１ｎｍ程度のシリコン窒化層５ａが形成される。
次いで、図８（ａ）に示すように、シリコン窒化層５ａ上に例えば厚さ１５ｎｍのＬａＡｌＯｘ層５ｂをＣＶＤ法で堆積する。
次いで、図８（ｂ）に示すように、例えばジシランガスを用いて、ＬａＡｌＯｘ層５ｂ上に厚さ０．５ｎｍ程度の平坦なアモルファスシリコン層５ｅを成膜する。このとき、アモルファスシリコン層５ｄの堆積時と同様に、アモルファスシリコンを堆積する直前に表面ダングリングボンドを増加させる工程を追加してもよい。
次いで図８（ｃ）に示すように、例えば温度７００℃、圧力４０Ｔｏｒｒ（５３２０Ｐａ）でＡｒにより５倍に希釈した窒化ガスを用いたプラズマ窒化によって、アモルファスシリコン層５ｅを直接に窒化する。これにより、厚さ１ｎｍ程度のシリコン窒化膜５ｃが形成される。
次いで、図９（ａ）に示すように、シリコン窒化層５ｃ上に制御ゲート電極６として、厚さ２００ｎｍのリンを添加されたｎ型多結晶シリコン膜を堆積する。
次いで、図９（ｂ）に示すように、リソグラフィー技術を用いて制御ゲート電極６上にフォトレジストからなるレジストマスク９を形成した後、このレジストマスク９を用いて制御ゲート電極６としての多結晶シリコン膜、シリコン窒化層５ｃ、ＬａＡｌＯｘ層５ｂ、シリコン窒化層５ａ、浮遊ゲート電極４としての多結晶シリコン膜、およびトンネル絶縁膜３を反応性イオンエッチング法によりエッチングして、ゲート電極部を形成する。さらに、レジストマスク９を除去した後に、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約３ｎｍの酸化膜７を形成する（図９（ｃ）参照）。
次いで、ゲート電極部をマスクとして例えばリンを全面に３×１０１５ｃｍ−２イオン注入する。その後、例えば１０００℃、２０秒間の熱処理を行い、リンをシリコン基板１中に拡散し活性化させ、ソース領域８ａおよびドレイン領域８ｂを形成し、図９（ｃ）に示す構造を得る。
この後は、特に図示しないが、ＣＶＤ法による層間絶縁膜の堆積し、コンタクトホールの開口、アルミニウム膜からなる電極の形成を行い、さらに窒素雰囲気での熱処理を行う。
以上では、三配位の窒素結合からなるシリコン窒化層を形成する方法として、窒素プラズマを用いた直接窒化を例として取り上げて説明したが、これに限定されるものではなく、アンモニア（ＮＨ３）ガスや窒素ラジカルを用いた窒化でも同様の効果が得られる。アンモニアガスを用いるとシリコン窒化層中に水素が導入されるため、シリコン窒化層の形成後にシリコン窒化層の形成温度よりも高い温度で真空中若しくは窒素や不活性ガス中での熱処理を行い、膜中に取り込まれた水素を取り除いても良い。以下の実施形態でも同様である。
本実施形態では、アモルファスシリコン層を窒化することによりシリコン窒化層を形成しているが、それに限らず、アモルファスシリコン層の代わりに、例えば多結晶シリコン層を用いても良い。また、シリコン窒化層５ａを形成する別の方法として、浮遊ゲート電極４としての多結晶シリコン膜を直接窒化等で形成することも可能である。ただし、電極間絶縁膜を平坦化するためには、アモルファス状のシリコン薄膜を用いるのが望ましい。また、窒化時に窒素原子や窒素化合物が膜中で拡散しやすく、かつ、結合をして窒化層構造を形成する際、窒化効率を向上させ高品質な窒化層を実現するためには、結晶質のシリコン層よりアモルファスシリコン薄膜が望ましい。
三配位窒素結合を有するシリコン窒化層を形成するには、図７（ｂ）および図８（ｂ）に示す工程で形成するアモルファスシリコン層５ｄ、５ｅが連続膜でありかつ平坦に形成されている必要がある。アモルファスシリコン層５ｄ、５ｅが連続膜になっておらず、シリコンの島（核）が乱立している状態で窒化すると、局所的に薄い領域、さらには窒化されていないシリコン原子を窒化層中に残すことになり、本実施形態に係るシリコン窒化層５ａ、５ｃの形成は難しくなる。
なお、シリコン窒化層５ａおよびシリコン窒化層５ｃの膜厚は、０．４ｎｍ以上１ｎｍ以下であることが好ましい。０．４ｎｍ以上であると、膜としての性質が安定して具現化しやすく、１ｎｍ以下であることにより、高品質な窒化層をより高速に形成できる。ばらつき防止の観点から、シリコン窒化層５ａの膜厚は、０．７ｎｍ以上であることがより好ましい。
図１０は、シリコン基板上に堆積時間を変えてシリコン膜を堆積した後に、７００℃，１０００秒で窒化した場合の、形成される窒化膜の膜厚の変化を示している。堆積時間が０．５秒を超えるあたりから膜厚が増え始め、５秒を超えるあたりから膜厚が急激に厚くなっていることが分かる。これは、０．５秒以下ではシリコンが堆積していないか、もしくは連続膜になっていないと考えられ、そして０．５秒以上５秒以下ではシリコンが連続膜かつ多結晶状態ではなく単結晶状態（ベアシリコンと同じ状態）になっていないと考えられる。このために、窒化レートの遅い単結晶シリコンの窒化となっていると考えられる。堆積時間が５秒以上となり、単結晶シリコンの上に多結晶シリコンが堆積するようになると、多結晶シリコンの窒化レートは速いため、膜厚は急激に厚くなるのである。
この傾向は、下地がシリコン酸化膜の場合やシリコン窒化膜の場合にあっても、同様である。従って、このような傾向を観察することによって、シリコンが連続膜として形成されているかどうか、多結晶シリコンが堆積されているかどうかを確認することができる。つまり、この場合、０．５秒以上５秒以下の時間でシリコンを堆積すればよい。
なお、シリコンの堆積時間は極力単結晶状態になる範囲であれば長くても構わない。ただし、その分だけ窒化しきるために必要な時間を長くする必要がある。窒化時間が不十分な場合、シリコンを窒化しきれていないために、膜中に欠陥が多数存在してしまい、所望の効果は得られない。窒化しきることでシリコンと窒素のネットワークが形成され、前述した三配位窒素結合の高密度化ができ、本実施形態のシリコン窒化層５ａ、５ｃの形成が可能となるのである。
図１１に、シリコン（単結晶シリコン+多結晶シリコン）の堆積膜厚と窒化しきるための時間との関係を示す。堆積膜厚が厚くなると共に、窒化しきるための時間が飛躍的に大きくなってしまうことが分かる。これは、シリコンが多結晶状態であろうとも、厚くなると窒化しきるためにはそれだけ厚い窒化膜を窒素が拡散しなければならないからである。また、多結晶シリコン膜ができてしまったとしても、それを完全に窒化しきることが重要である。
また逆に、シリコンの堆積時間は、短すぎてはいけない。シリコンの堆積に関しては、インキュベーションタイムが重要となる。即ち、堆積時間がインキュベーションタイムより短いと、シリコンが堆積していないか、若しくは連続膜となっていないのである。ここでの「連続膜になっていること」とは、「膜を堆積した下地が露出していない状態」のことである。
図１２にＳｉ膜上、ＳｉＯ２からなるシリコン酸化膜上、Ｓｉ３Ｎ４からなるシリコン窒化膜上の多結晶シリコンのインキュベーションタイムを示す。シリコン酸化膜上→Ｓｉ膜上→シリコン窒化膜上の順でインキュベーションタイムが短くなっていることが分かる。このように表面によってインキュベーションタイムが異なるのは、表面に存在するダングリングボンドの数が異なるからである。
シリコンが連続膜になる膜厚は、シリコンを堆積する表面のダングリングボンドの数によって異なる。Ｓｉ膜よりもシリコン窒化膜上にシリコン膜を形成する場合の方が、連続膜となるまでの時間が短くなる。これは、窒化膜の表面のダングリングボンドがＳｉ膜の表面よりも多いことに起因する。Ｓｉ膜よりもシリコン酸化膜に形成する場合の方が、連続膜となるまでの時間が長くなる。これは、シリコン酸化膜の表面のダングリングボンドがＳｉ膜の表面よりも少ないことに起因する。
表面にダングリングボンドが少ない場合には、Volmer-Weber型と呼ばれる成長様式を経る。Volmer-Weber型では、基板上で複数個の原子が凝縮して核ができ、飛来原子が次々に集まって核が３次元的に成長する。蒸着と共に核（島）が成長して合体し、やがて連続な膜になる。蒸着原子−基板原子間より蒸着原子同士の相互作用が強い場合にこの成長様式となる。
一方、ダングリングボンドが多い場合、Stranski-Krastanov型と呼ばれる成長様式を経て、膜は成長するようになる。Stranski-Krastanov型は、基板上に単層（或いは数層）層状に成長した後、この上に３次元的核が生成して成長する。つまり、表面にダングリングボンドが多いと最初から連続膜成長しやすいのである。したがって、表面によって多結晶シリコンを連続膜として堆積するために必要な時間は異なることになる。
図１２に示す関係から、図７（ｂ）に示す工程でアモルファスシリコン層５ｄを堆積する場合と、図８（ｂ）に示す工程でアモルファスシリコン層５ｅを堆積する場合とで、必要な時間が異なってくる。本実施形態では、多結晶シリコン上にシリコン膜を堆積する際には約０．５秒〜５秒、シリコン窒化膜上にシリコン膜を堆積する際には約０．５秒〜２秒、また、ＬａＡｌＯ３などの高誘電率膜は、窒化膜と比べて原子密度が小さく、さらに表面には酸化層が出来ていることが予想されることから。シリコン酸化膜上を仮定して３〜７秒とした。
また、前記したようにシリコンが堆積される表面のダングリングボンドの数を増加させることによって、シリコンをより平坦に堆積できることができる。図１３にシリコン酸化膜上にシリコンを堆積する場合（（ａ）の場合）と、シリコン酸化膜の表面を、０．０８Ｔｏｒｒ、Ｎ２ガスで４０％に希釈したＨｅ雰囲気中において１００Ｗのパワーで５秒プラズマ窒化した後、すなわち表面にダングリングボンドを作った後にシリコンを堆積した場合（（ｂ）の場合）の表面ラフネスの変化を示す。シリコン酸化膜の表面を窒化することによって、堆積したシリコンの表面ラフネスが小さくなっていることがわかる。これは窒化することによってシリコン酸化膜の表面のダングリングボンドが増え、シリコンの成長様式がVolmer-Weber型からStranski-Krastanov型に移行したことに起因する。したがって、シリコンを堆積する過程において、シリコンを堆積する直前に表面ダングリングボンドを増加させる工程を追加すると、より優れた平坦性、絶縁性を持った絶縁膜を形成することが可能である。一例として、先述したプラズマ窒化が挙げられる。
また、本実施形態においては、浮遊ゲート電極４と制御ゲート電極６の間に位置する高誘電体層５ｂとして、ＬａＡｌＯｘ（ランタンアルミネート）層を例として取り上げたが、これに限定されるものではなく、金属を含みかつシリコン酸化物よりも誘電率の高い絶縁層であればよい。この絶縁層としては、Ａｌ２Ｏ３（酸化アルミニウム）やＨｆＯ２（酸化ハフニウム）などの高誘電率を有する金属酸化物、アルミネート（ＭＡｌＯｘ、ここで、Ｍは金属元素、ｘは酸素含有率を示す）、シリケート（ＭＳｉＯｘ、Ｍは金属元素、ｘは酸素含有率を示す）、ＨｆＯ２、ＺｒＯ２、ＣｅＯ２などの遷移金属の酸化物やＬａ２Ｏ３、ＬａＳｉＯｘなどを用いることができ、同様の効果が得られる。
また、図１４に示す本実施形態の第１変形例のように、高誘電体層５ｂをＡｌ２Ｏ３層５ｂ３／ＬａＡｌＯｘ層５ｂ２／Ａｌ２Ｏ３層５ｂ１の３層構造とすることで浮遊ゲート電極４および制御ゲート電極６からのＳｉの拡散抑制の効果が強まり、より耐熱性に優れた構造を実現することができる。なお、このように３層構造の高誘電体層の層５ｂ２にＬａを含む高誘電体層を用いた場合は、高誘電体層５ｂ１、５ｂ３として、アルミニウムまたはハフニウムを含む高誘電体層を用いることができる。
また、シリコン窒化層５ａ、５ｃは、先に示した面内方向に連続で、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるという特徴を有していれば、シリコン窒化層（ＳｉＮｘ）に限定されるものではなく、例えばシリコン酸窒化層（ＳｉＯＮ）などでもよい、また、図１５に示す本実施形態の第２変形例のように、シリコン窒化層５ａの両側に薄いシリコン酸化層５ｆ１、５ｆ２（ＳｉＯ２）が形成され、シリコン窒化層５ｃの両側に薄いシリコン酸化層５ｆ３、５ｆ４が形成されていても良い。なお、シリコン酸化層５ｆ１、５ｆ２、５ｆ３、５ｆ４は電極間絶縁膜５のバリア機能（浮遊ゲート電極４に注入されたキャリアが制御ゲート電極６に抜けることを防止する機能）を強める効果を有する。
以上説明したように、本実施形態によれば、高誘電率材料からなる電極間絶縁膜の界面に高品質のシリコン窒化層を設けたことにより、シリコンを含む電極（浮遊ゲート電極または制御ゲート電極）と電極間絶縁膜との間の相互拡散を防止することが可能となり、書き込み、消去、および電荷保持特性などの素子特性の劣化を防止することができる。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を、図１６を参照して説明する。本実施形態の半導体装置は、浮遊ゲート型不揮発性半導体メモリ装置であって、図１６に示す少なくとも一つのメモリセルを備えている。このメモリセルは、図１に示す第１実施形態に係るメモリセルにおいて、多結晶シリコンからなる浮遊ゲート電極４および制御ゲート電極６をニッケルシリサイド（ＮｉＳｉ）膜４ａおよびニッケルシリサイド（ＮｉＳｉ）膜６ａにそれぞれ置き換えた構成となっている。したがって、本実施形態においては、第１実施形態と同様に、電極間絶縁膜５は、ＬａＡｌＯｘ層５ｂを、面内方向に連続で、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層５ａ、５ｃで挟んだ３層構造を有している。
本実施形態の不揮発性半導体メモリ装置は、第１実施形態に比べ、電圧印加による浮遊ゲート電極および制御ゲート電極中に伸びる空乏層幅を抑制することが可能となるので、トンネル絶縁膜３および電極間絶縁膜５へ有効に電界が印加され、書き込み電圧を低くすることが可能となる。
また、浮遊ゲート電極４および制御ゲート電極６の材料はニッケルシリサイドに限定されるものではなく、タングステンシリサイド等の他のシリサイドでも良い。上述した、ＦＵＳＩ(Fully Silicided)ゲートは現行のプロセスとの整合性が強く、今後の世代の不揮発性半導体メモリ装置において導入が検討されている。本実施形態では、ＦＵＳＩからなるゲート電極中のＳｉと電極間絶縁膜５との相互拡散の抑制にも効果的である。
なお、浮遊ゲート電極４および制御ゲート電極６の材料はタンタルナイトライド（ＴａＮ）やタンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）のような金属化合物でも同様の効果が得られる。さらに、ルテニウム（Ｒｕ）やタングステン（Ｗ）等の金属材料でも良い。
なお、例えば、図１７に示す本実施形態の第１変形例のように、Ｓｉを含まないメタル電極材料を制御ゲート電極６ａに用いた場合には、電極間絶縁膜５は、制御ゲート電極との界面側のシリコン窒化層５ｃを省略し、シリコン窒化層５ａと、ＬａＡｌＯｘ層５ｂとの２層構造とすることができる。このように、シリコン窒化層５ｃを省略することで工程を簡略化でき、ブロッキング層の実効的な膜厚を薄膜化することができる。また、本変形例においては、浮遊ゲート電極がシリコンを含む電極でかつ制御ゲート電極がシリコンを含まないメタル電極であったが、浮遊ゲート電極がシリコンを含まないメタル電極で制御ゲート電極がシリコンを含む電極の場合は、図１８に示す第２変形例のように、電極間絶縁膜５は浮遊ゲート電極側のシリコン窒化層５ａを省略し、ＬａＡｌＯｘ層５ｂと、シリコン窒化層５ｃとの２層構造とすることができる。なお、いずれの場合もシリコンを含む電極としては、シリサイドの代わりに多結晶シリコンを用いても良い。
以上説明したように、本実施形態によれば、高誘電率材料からなる電極間絶縁膜の界面に高品質のシリコン窒化層を設けたことにより、シリコンを含む電極（浮遊ゲート電極または制御ゲート電極）と電極間絶縁膜との間の相互拡散を防止することが可能となり、書き込み、消去、および電荷保持特性などの素子特性の劣化を防止することができる。
（第３実施形態）
次に、本発明の第３実施形態によるフィン型不揮発性半導体メモリ装置を、図１９を参照して説明する。本実施形態のフィン型不揮発性半導体メモリ装置は、図１９に示す少なくとも１つのメモリセルを備えている。
フィン型不揮発性半導体メモリ装置は、図１９に示すような、フィンと呼ばれる板状の半導体素子領域１０にトランジスタが形成されたメモリセルを有する不揮発性メモリ装置であり、微細化、高集積化、短チャネル効果抑制などの効果がある。
本実施形態のフィン型不揮発性半導体メモリ装置は、シリコン基板１上に板状の半導体素子領域１０が設けられており、この板状の半導体素子領域１０に、半導体素子領域１０の延在する方向に離間して、半導体素子領域１０とは導電型が異なるソース領域８ａおよびドレイン領域８ｂが設けられている。ソース領域８ａとドレイン領域８ｂとの間の半導体素子領域１０の側面および上面を覆うように、トンネル絶縁膜３、浮遊ゲート電極４、電極間絶縁膜５、および制御ゲート電極６の積層構造からなるゲート電極部が設けられている。
本実施形態においては、第１実施形態と同様に、電極間絶縁膜５は、シリコン窒化層と高誘電率絶縁層との積層構造を有し、更にシリコン窒化層は三配位窒素結合が高密度に凝集したシリコン窒化層とした構成となっている。これにより、第１実施形態と同様の効果を得ることができる。
次に、本実施形態のフィン型不揮発性半導体メモリ装置の製造方法を図２０（ａ）乃至図２１（ｄ）を参照して説明する。図２０（ａ）乃至図２１（ｄ）は製造工程を示す断面図であって、図１９に示す切断面Ａ−Ａ’で切断した断面図である。
まず、図２０（ａ）に示すように、シリコン基板１上に板状の半導体からなる素子領域１０を形成する。続いて、図２０（ｂ）に示すように、素子領域１０の上にトンネル絶縁膜３としてのシリコン酸窒化膜と、浮遊ゲート電極４としての多結晶シリコン膜を順次堆積する。その後、図２０（ｃ）に示すように、例えばジシランガスを用いて、浮遊ゲート電極４上に厚さ０．５ｎｍ程度の平坦なアモルファスシリコン層５ｄを成膜する。このとき、第１乃至第２実施形態で説明したように、アモルファスシリコンを堆積する直前に表面ダングリングボンドを増加させる工程を追加してもよい。次いで、図２０（ｄ）に示すように、例えば温度７００℃、圧力４０Ｔｏｒｒ（５３２０Ｐａ）でＡｒにより５倍に希釈した窒化ガスを用いたプラズマ窒化によって、アモルファスシリコン層５ｄを直接窒化する。これにより、厚さ１ｎｍ程度のシリコン窒化層５ａが形成される。
次に、図２１（ａ）に示すように、シリコン窒化層５ａ上に例えば厚さ１５ｎｍのＬａＡｌＯｘ層５ｂをＣＶＤ法で堆積する。続いて、図２１（ｂ）に示すように、例えばジシランガスを用いて、ＬａＡｌＯｘ層５ｂ上に厚さ０．５ｎｍ程度の平坦なアモルファスシリコン層５ｅを成膜する。このとき、アモルファスシリコン層５ｄの堆積時と同様に、アモルファスシリコンを堆積する直前に表面ダングリングボンドを増加させる工程を追加してもよい。次いで図２１（ｃ）に示すように、例えば温度７００℃、圧力４０Ｔｏｒｒ（５３２０Ｐａ）でＡｒにより５倍に希釈した窒化ガスを用いたプラズマ窒化によって、アモルファスシリコン層５ｅを直接窒化する。これにより、厚さ１ｎｍ程度のシリコン窒化層５ｃが形成される。次いで、図２１（ｄ）に示すように、シリコン窒化層５ｃ上に制御ゲート電極６として、リンが添加された厚さ２００ｎｍのｎ型多結晶シリコン膜を堆積する。
これ以降の工程は図示しないが、第１乃至第２実施形態と同様に、レジストマスクでパターニングした後、上記の制御ゲート電極６としての多結晶シリコン膜、シリコン窒化層５ｃ、ＬａＡｌＯｘ層５ｂ、シリコン窒化層５ａ、浮遊ゲート電極４としての多結晶シリコン膜、およびトンネル絶縁膜３を反応性イオンエッチング法によりエッチングして、ゲート電極部を形成する。さらに、レジストマスクを除去した後に、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約３ｎｍの後酸化膜を形成する。次いで、例えばリンを全面に３×１０１５ｃｍ−２イオン注入した後、例えば１０００℃、２０秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース領域８ａおよびドレイン領域８ｂを形成する。
次いで、例えば全面に厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積し、続いて異方性ドライエッチングによりシリコン酸化膜にコンタクトホールを開口する。この後に、シリコン，銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎｍのアルミニウム膜を、上記コンタクトホールを埋め込むように形成した後、アルミニウム膜をパターニングして電極を形成する。この後、４５０℃で１５分間水素を１０％含む窒素雰囲気で熱処理した。
以上説明したように本実施形態によれば、高品質かつ高信頼なトンネル絶縁膜を有し、かつ微細化・高集積化、短チャネル化抑制するフィン型不揮発性メモリを形成することができる。
第１乃至第３実施形態においては、浮遊ゲート型不揮発性半導体メモリ装置を例にとって説明したが、これに限らず他の半導体装置についても、同様に適用できる。
（第４実施形態）
次に、本発明の第４実施形態によるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Si）型不揮発性半導体メモリ装置を、図２２を参照して説明する。本実施形態のＭＯＮＯＳ型不揮発性半導体メモリ装置は、図２２に示すメモリセルを少なくとも１つ備えている。
本実施形態に係るメモリセルは、ｐ型シリコン基板１の主面上に離間して形成されたソース領域８ａおよびドレイン領域８ｂが形成されている。そして、このソース領域８ａと、ドレイン領域８ｂ間のシリコン基板１上に、トンネル絶縁膜３、電荷蓄積膜４Ａ、ブロッキング膜５Ａ、および制御ゲート電極６の積層膜からなるゲート電極部が形成されている。また、このゲート電極部の側面および上面は例えば酸化シリコンからなる絶縁膜７が形成されている。トンネル絶縁膜３は、例えばシリコン酸窒化膜で形成され、電荷蓄積膜４Ａはシリコン窒化膜で形成され、制御ゲート電極６ａは、ニッケルシリサイド膜で形成されている。なお、ソース領域８ａおよびドレイン領域８ｂは、ゲート電極部をマスクとして例えばリンをイオン注入することによって形成される。
本実施形態のブロッキング膜５Ａは、従来のＭＯＮＯＳ型不揮発性半導体メモリ装置のブロッキング膜とは構成が異なっている。即ち、本実施形態のブロッキング膜５Ａは、図２に示す第１実施形態の電極間絶縁膜５と同じ構成を有している。図２３に示すように、ＬａＡｌＯｘ層５ｂを、面内方向に連続で、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層５ａ、５ｃで挟んだ３層構造となっている。ここで、シリコン窒化層５ａおよびシリコン窒化層５ｃは、三配位の窒素結合を有しているため、第１実施形態で説明したように、この窒素結合は安定化し、高温熱処理を施した際でも容易に切断されるようなことはない。
つまり、本実施形態により、高温熱処理を施した際にもブロッキング膜５Ａと電荷蓄積膜４Ａとの界面およびブロッキング膜５Ａと制御ゲート電極６ａとの界面での界面反応が抑制できることを示している。
なお、シリコン窒化膜５ａおよびシリコン窒化層５ｃの膜厚は、０．４ｎｍ以上１ｎｍ以下であることが好ましい。０．４ｎｍ以上であると、膜としての性質が安定して具現化しやすく、１ｎｍ以下であることにより、高品質な窒化層をより高速に形成できる。ばらつき防止の観点から、シリコン窒化層５ａの膜厚は、０．７ｎｍ以上であることがより好ましい。
このように本実施形態の不揮発性半導体メモリ装置では、ＬａＡｌＯｘ層５ｂを、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層５ａ、５ｃで挟んだ３層構造にすることで、高温熱処理を施した際の、ブロッキング膜５Ａと電荷蓄積膜４Ａとしてのシリコン窒化膜との界面およびブロッキング膜５Ａと制御ゲート電極６ａとしてのニッケルシリサイド膜との界面でそれぞれ起こる相互拡散を抑制することができる。これにより、ブロッキング膜５Ａの耐熱性を高めることができ、素子（メモリセル）の微細化の実現と同時に界面特性の改善から、書き込み、消去および電荷保持などの素子特性およびその信頼性を改善することができる。
また、本実施形態によれば、電荷蓄積膜４Ａと制御ゲート電極６ａとの間のブロッキング膜５Ａに高誘電体であるＬａＡｌＯｘ層５ｂを用いることが可能となるため、電荷蓄積膜４Ａと制御ゲート電極６ａとのカップリング比を増加させることが可能となり、素子の微細化の実現と同時に界面特性の改善から素子特性およびその信頼性を改善することができる。
また、制御ゲート電極６ａの材料にニッケルシリサイドを用いることが可能となるため、多結晶シリコンからなるゲート電極に比べ、電圧印加による電極中に伸びる空乏層幅を抑制することが可能となり、書き込み電圧を低下することが可能となる。
次に、本実施形態によるＭＯＮＯＳ型不揮発性半導体メモリ装置の製造方法を、図２４（ａ）乃至図２６（ｃ）を参照して説明する。
まず、図２４（ａ）に示すように、例えば面方位（１００）、比抵抗１０Ωｃｍ〜２０Ωｃｍのｐ型シリコン基板１を用意し、このシリコン基板１の上にトンネル絶縁膜３としてシリコン酸窒化膜と、電荷蓄積膜４Ａとしてシリコン窒化膜を例えばＣＶＤで堆積する。次いで、図２４（ｂ）に示すように、例えばジシランガスを用いて、電荷蓄積膜４Ａ上に厚さ０．５ｎｍ程度の平坦なアモルファスシリコン層５ｄを成膜する。このとき、アモルファスシリコンを堆積する直前に表面ダングリングボンドを増加させる工程を追加してもよい。アモルファスシリコンを堆積する表面のダングリングボンドの数を増加させることにより、優れた平坦性、絶縁性を持った絶縁層を形成することが可能である。
次に、図２４（ｃ）に示すように、例えば温度７００℃、圧力４０Ｔｏｒｒ（５３２０Ｐａ）でＡｒにより５倍に希釈した窒化ガスを用いたプラズマ窒化によって、アモルファスシリコン層５ｄを直接窒化する。これにより、厚さ１ｎｍ程度のシリコン窒化層５ａが形成される。次いで、図２４（ｄ）に示すように、シリコン窒化層５ａ上に例えば厚さ１５ｎｍのＬａＡｌＯｘ層５ｂをＣＶＤ法で堆積する。
次に、図２５（ａ）に示すように、例えばジシランガスを用いて、ＬａＡｌＯｘ層５ｂ上に厚さ０．５ｎｍ程度の平坦なアモルファスシリコン層５ｅを成膜する。このとき、アモルファスシリコン層５ｄの堆積時と同様に、シリコンを堆積する直前に表面ダングリングボンドを増加させる工程を追加してもよい。次いで図２５（ｂ）に示すように、例えば温度７００℃、圧力４０Ｔｏｒｒ（５３２０Ｐａ）でＡｒにより５倍に希釈した窒化ガスを用いたプラズマ窒化によって、アモルファスシリコン層５ｅを直接窒化する。これにより、厚さ１ｎｍ程度のシリコン窒化層５ｃが形成される。
次に、図２５（ｃ）に示すように、制御ゲート電極６ａを形成するために、例えばジシランガスを用いて、シリコン窒化層５ｃ上に厚さ２０ｎｍ程度の平坦なアモルファスシリコン膜６ｂを成膜する。その後、ニッケル（Ｎｉ）をスパッタ蒸着し４００℃で熱処理を行い、未反応の金属を選択エッチングする。これにより、図２６（ａ）に示すように、自己整合的にニッケルシリサイドからなる制御ゲート電極６ａが形成される。
次いで、図２６（ｂ）に示すように、フォトリソグラフィー技術を用いてフォトレジストからなるレジストマスク９を制御ゲート電極６ａ上に形成し、レジストマスク９を用いて、制御ゲート電極６ａとしてのニッケルシリサイド膜、シリコン窒化層５ｃ、ＬａＡｌＯｘ層５ｂ、シリコン窒化層５ａ、電荷蓄積膜４Ａとしてのシリコン窒化膜、およびトンネル絶縁膜３からなる積層膜を反応性イオンエッチングによりエッチングして、ゲート電極部を形成する。さらに、レジストマスク９を除去した後に、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約３ｎｍの後酸化膜７を形成する。
次いで、例えばリンを全面に３×１０１５ｃｍ−２イオン注入する。その後、例えば１０００℃、２０秒間の熱処理を行い、リンをシリコン基板１中に拡散し活性化させ、ソース領域８ａおよびドレイン領域８ｂを形成し、図２６（ｃ）に示す構造を得る。
この後は特に図示しないが、ＣＶＤ法による層間絶縁膜を堆積し、コンタクトホールの開口し、このコンタクトホールを埋め込むようにアルミニウム膜を堆積し、パターニングすることにより電極を形成し、さらに窒素雰囲気での熱処理を行って、メモリ装置を完成する。
本実施形態ではアモルファスシリコン層の窒化をしているが、それに限らず、アモルファスシリコンの代わりに、例えば多結晶シリコンを用いても良い。ただし、ブロッキング膜を平坦化するためには、アモルファス状のシリコン薄膜が望ましい。また、窒化時に窒素原子や窒素化合物が膜中で拡散しやすく、かつ、結合をして窒化層を形成する際、窒化効率を向上させ高品質な窒化層を実現するためには、結晶質のシリコン層よりアモルファスシリコン薄膜が望ましい。前述したように三配位窒素結合を有するシリコン窒化膜を形成するには、図２４（ｂ）および図２５（ａ）に示す工程で形成するアモルファスシリコン層が連続膜であり、且つ平坦に形成されている必要がある。シリコン層が連続膜になっておらず、シリコンの島（核）が乱立している状態で窒化すると、局所的に薄い領域、さらには窒化されていないシリコン原子を窒化膜中に残すことになり、絶縁性の観点から好ましくない。
本実施形態で注意すべきもう一つの点は、図２４（ｃ）および図２５（ｂ）に示す工程において、シリコン層を完全に窒化しきることである。窒化しきることでシリコンと窒素のネットワークが形成され、前述した三配位窒素結合の高密度化ができ、欠陥が少なく信頼性の高い窒化膜を形成することが可能となるのである。
また、電荷蓄積膜４Ａとしてのシリコン窒化膜には、その膜中の欠陥が多くなるような結合状態の悪い窒化膜を用いても良い、上述したような二配位窒素結合などの膜中の欠陥を増やすことにより蓄積させる電荷量を増加させることができる。
以上説明したように、本実施形態によれば、高誘電率材料からなるブロッキング膜の界面に高品質のシリコン窒化層を設けたことにより、シリコンを含む電極（制御ゲート電極）とブロッキング膜との間の相互拡散を防止することが可能となり、書き込み、消去、および電荷保持特性などの素子特性の劣化を防止することができる。
また、第１乃至第３実施形態で説明した浮遊ゲート型不揮発性半導体メモリ装置の浮遊ゲート電極を本実施形態の電荷蓄積膜４Ａに置き換えればＭＯＮＯＳ型不揮発性半導体メモリ装置を得ることができる。この場合、電極間絶縁膜５がブロッキング膜５Ａとなる。
（第５実施形態）
次に、本発明の第５実施形態による半導体装置を、図２７を参照して説明する。本実施形態の半導体装置は、金属／絶縁体／半導体接合の電界効果トランジスタ（ＭＩＳＦＥＴ）であって、その断面を図２７に示す。
本実施形態のＭＩＳＦＥＴにおいては、例えば、ｐ型シリコン基板１１の主面の素子形成領域を囲むように、基板１１内に素子分離のためのシリコン熱酸化膜（素子分離絶縁膜）１２が埋め込み形成されている。シリコン基板１１の上記素子形成領域には、ｎ型ソース領域１８ａおよびｎ型ドレイン領域１８ｂが離間して形成されている。ソース領域８ａとドレイン領域との間の素子形成領域上にゲート絶縁膜１３が形成され、このゲート絶縁膜１３上にニッケルシリサイド（ＮｉＳｉ）からなるゲート電極１４が形成されている。さらに、ゲート絶縁膜１３、ゲート電極１４からなるゲート部の側部には、シリコン酸化膜１７が形成されている。
本実施形態では、ゲート絶縁膜１３の構成が従来のＭＩＳＦＥＴとは異なっている。即ち、本実施形態においては、ゲート絶縁膜１３は、図２８に示すように、シリコン基板１１側から、シリコン酸化層１３ａ、面内方向に連続で、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層１３ｂ、シリコン酸化層１３ｃ、ＨｆＳｉＯＮ層１３ｄの積層からなる４層構造となっている。
ここで、シリコン酸化層１３ａ、１３ｃは、後に述べるように、ＨｆＳｉＯＮ層１３ｄからの脱離酸素により形成されるものであり、薄く、高信頼性を有するものである。
図２９は、シリコン窒化層を酸化したときの、酸化前のシリコン窒化層の物理層厚Ｔｐｈｙｓと酸化によって増加した物理層厚ΔＴｐｈｙｓをエリプソメトリー(ellipsometry)法で評価した結果を示す図である。なお、酸化は、全圧が３０Ｔｏｒｒであって、希釈ガスＮ２により分圧３Ｔｏｒｒに希釈したＯ２ガスを用いて、９５０℃、３０秒の条件で行った。この条件によりベアＳｉ（シリコン基板）上には１．８ｎｍのシリコン酸化層が形成される。また、シリコン窒化層には、シリコン窒化層１３ｂに示したような、膜質の良い（三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素となるように作製した）ものと、従来方法で作製したものの２つを用いて評価している。図２９からわかるように、酸化前後の増加層厚をベアＳｉの酸化と比較した場合、そのシリコン窒化層の酸化前の層厚が厚いほど、また、その層の質が良いほど、増加層厚は小さくなることがわかる。すなわち、本実施形態により、ＨｆＳｉＯＮ層から脱離した酸素による基板界面の酸化を抑制することができることを示している。
さらに、本実施形態においては、ＨｆＳｉＯＮ層１３ｄと基板１１との界面にシリコン酸化層よりも誘電率の高いシリコン窒化層１３ｂを形成しておくことで、電気的に薄膜化を実現することができる。
一方、このシリコン窒化層１３ｂは窒素が高濃度に凝集することで強い結合を有しているため、それ以上の窒化は起こりにくい、この特性を利用すれば、シリコン窒化層１３ｂは、例えば、結晶化を抑制させるためにＨｆＳｉＯ層をプラズマ窒化およびアンモニア窒化した時における窒素が基板まで拡散するブロッキング膜としての効果も有している。
また、シリコン窒化層１３ｂのような、面内方向に連続で、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素である特徴を有するシリコン窒化層越しに酸化することにより、良好な界面特性（界面準位などの欠陥が少ない）および高い信頼性を有する界面が形成されることを本発明者達はすでに見出し、特許出願している（特願２００６−１７６８６３号）。
なお、シリコン窒化層１３ｂの層厚は、薄膜化の観点から１ｎｍ以下であることが好ましい。０．４ｎｍ以上であると、層としての性質が安定して具現化しやすく、１ｎｍ以下であることにより、高品質な窒化層をより高速に形成できる。ばらつき防止の観点から、シリコン窒化層１３ｂの膜厚は、０．７ｎｍ以上であることがより好ましい。
次に、本実施形態によるＭＩＳＦＩＴの製造方法を図３０（ａ）乃至図３１（ｄ）を参照して説明する。図３０（ａ）乃至図３１（ｄ）は、本実施形態によるＭＩＳＦＩＴの製造工程を示す断面図である。
まず、図３０（ａ）に示すように、ｐ型シリコン基板１１を用意し、このシリコン基板１１の表面に溝を形成し、そこにＣＶＤ酸化膜を埋め込むことにより厚さ０．６μｍ程度の素子分離絶縁膜１２を形成する。次いで、シリコン基板１１を例えば温度７００℃、圧力４０Ｔｏｒｒ（５３２０Ｐａ）でＡｒにより５倍に希釈した窒化ガスを用いたプラズマ窒化によって、直接窒化する。これにより、厚さ１ｎｍ程度のシリコン窒化層１３ｂを形成する。
次いで、図３０（ｂ）に示すように、スパッタ法、ＣＶＤ法、或いはＡＬＤ法により、シリコン窒化層１３ｂ上に２〜４ｎｍの厚さにＨｆＳｉＯ（ハフニウムシリケート）層１３ｅを堆積し、改質のための熱処理を行う。続いて、図３０（ｃ）に示すように、例えばプラズマ窒化やアンモニア窒化などにより、ＨｆＳｉＯ層１３ｅに窒素を導入し、導入後活性化のための熱処理を行う。ここで、導入する窒素の量はＨｆＳｉＯ層１３ｅが相分離や結晶化が起こらない必要最小の量である。これによりＨｆＳｉＯＮ層１３ｄが形成される。
次いで、図３０（ｄ）に示すように、ゲート電極１４を形成するために、例えばジシランガスを用いて、ＨｆＳｉＯＮ層１３ｄ上に厚さ２０ｎｍ程度の平坦なアモルファスシリコン層１４ａを成膜する。その後、ニッケル（Ｎｉ）をスパッタ蒸着し４００℃で熱処理を行い、未反応の金属を選択エッチングする。これにより、図３１（ａ）に示すように、自己整合的にニッケルシリサイドからなるゲート電極１４が形成される。
次いで、図３１（ｂ）に示すように、フォトリソグラフィー技術を用いて、ゲート電極１４上にフォトレジストからなるレジストマスク１９を形成し、このレジストマスク１９を用いて、ゲート電極１４としてのニッケルシリサイド膜、ＨｆＳｉＯＮ層１３ｄ、およびシリコン窒化層１３ｂを反応性イオンエッチング法によりエッチングして、ゲート電極部を形成する。さらに図３１（ｃ）に示すように、レジストマスク１９を除去した後に、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、約３ｎｍの後酸化膜１７を形成する。
次いで、不純物例えばリンなどを全面にドーズ量３×１０１５ｃｍ−２でイオン注入する。その後、例えば１０００℃、２０秒間の熱処理を行い、不純物をシリコン基板１１中に拡散し活性化させ、ソース領域１８ａおよびドレイン領域１８ｂを形成し、図３１（ｄ）に示す構造をえる。ここで、ＨｆＳＩＯＮ層１３ｄ中から脱離した酸素、あるいは図３０（ｃ）において、ＨｆＳｉＯ層１３ｅの堆積時にＨｆＳｉＯ層１３ｅ中から脱離した酸素によって、シリコン窒化層１３ｂの両界面にシリコン酸化層１３ａ、１３ｃが形成される。
このとき、形成されるシリコン酸化層１３ａ、１３ｃの層厚は、熱工程の雰囲気における酸素分圧、酸素流量および温度によって影響され、それぞれが高くなるほど増加する傾向にある。三配位結合を有するシリコン窒化層１３ｂを壊さずにシリコン酸化層１３ａ／シリコン窒化層１３ｂ／シリコン酸化層１３ｃのＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）積層構造を得るには、酸素脱離が少なくなる条件が望ましい。
一方で、本実施形態のように、シリコン基板１１との界面にシリコン窒化層１３ｂを予め形成した場合、ＭＩＳＦＥＴの駆動力の観点からは、界面を酸化し、窒化層１３ｂ中の固定電荷の影響がなくなる程度にシリコン基板１１との界面のシリコン酸化層１３ａの層厚を厚くする必要がある。なぜなら窒化層中の固定電荷によってチャネル中のキャリアが散乱され、移動度が低下するからである。
図３２はシリコン窒化層中の固定電荷密度と、固定電荷の影響を排除するための必要なシリコン酸化層の層厚との関係について示している。図３２からわかるように、窒化層中の固定電荷密度が２×１０１１ｃｍ−２程度存在する場合には１ｎｍ程度、５×１０１１ｃｍ−２程度存在する場合には０．５ｎｍ程度のシリコン酸化層がシリコン基板との界面に必要であるということになる。
この結果から、ｘをシリコン窒化層１３ｂ中の固定電荷密度、ｙを界面シリコン酸化層１３ａの膜厚とした場合、次の関係式を満たしていることがわかる。
ｙ＝α・Ｌｎ（ｘ）−β
ここで、Ｌｎは自然対数であり、定数α、βは、α≦０．３５、β≦８であることが好ましい。このような関係になるように脱離酸素による酸化条件を制御することによって、界面特性に優れたＯＮＯ積層構造を形成することができる。
この後は特に図示しないが、ＣＶＤ法による層間絶縁膜を堆積し、コンタクトホールを開口し、コンタクトホールを埋め込むようにアルミニウム膜を堆積し、パターニングすることにより電極を形成し、さらに窒素雰囲気での熱処理を行う。
先の実施形態の浮遊ゲート型不揮発性半導体メモリ装置およびＭＯＮＯＳ型不揮発性半導体メモリ装置で説明した技術は本実施形態と同様にＭＩＳＦＥＴに適用させることができる。
本実施形態においては、三配位結合状態のシリコン窒化膜を形成する際の雰囲気の温度は、７００℃であったが、三配位結合状態が形成される限りにおいてはこの温度でなくてもよく、５００℃以上８５０℃以下であればよい。
また、本実施形態においては、高誘電率ゲート絶縁層１３ｄとして、ＨｆＳｉＯＮ膜を例として取り上げたが、これに限定されるものではなく、ＬａＡｌＯｘ（ランタンアルミネート）層やＡｌ２Ｏ３（酸化アルミニウム）層を用いた場合の界面層にシリコン酸化層ａ／シリコン窒化層１３ｂ／シリコン酸化層１３ｃの積層構造あるいは、シリコン窒化層１３ｂを用いても良い。
上述したように、ＬａＡｌＯｘ層やＡｌ２Ｏ３層を用いた場合、本実施形態におけるシリコン窒化層は、活性化のための熱処理を施した際に起こるＳｉ基板との相互拡散を抑制することが可能となり、素子特性の劣化を防止することができる。
なお、上述した各実施形態では基板としてシリコンを用いたが、他の半導体基板を用いることも可能である。
また、面内方向に連続で、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層を形成する工程において、窒化の温度や圧力は適宜変更可能である。但し、面内方向に連続し三配位の窒素結合とするためには、７００℃以下の温度に設定するのが望ましい。さらに、７００℃以上の温度では１３３Ｐａ以下の圧力に設定するのが望ましい。また、多結晶シリコン層を窒化してシリコン窒化層を形成する際には、７００℃の温度、３０Ｔｏｒｒ以下の圧力に設定するのが望ましい。
また、上述した半導体素子および不揮発性半導体メモリ装置が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムＬＳＩ等にも本発明を適用することができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１実施形態による不揮発性半導体メモリ装置のメモリセルを示す断面図。 第１実施形態に係るメモリセルのゲート電極の構造を示す断面図。 素の結合状態が三配位の構造と従来構造のシリコン窒化膜の、光電子分光法により測定した窒素のスペクトルを示す図。 窒素の密度とシリコンと窒素の結合力との関係を示す特性図。 シリコン窒化層を形成する際の窒化温度と成膜圧力の関係を示す図。 シリコン窒化層５ａの面内方向連続性の必要性を説明する断面図。 第１実施形態による不揮発性半導体メモリ装置の製造工程を示す断面図。 第１実施形態による不揮発性半導体メモリ装置の製造工程を示す断面図。 第１実施形態による不揮発性半導体メモリ装置の製造工程を示す断面図。 多結晶シリコン膜の堆積時間と形成される窒化膜厚との関係を示す図。 多結晶シリコンの堆積時間と窒化しきるための時間との関係を示す図。 下地の違いによる多結晶シリコンのインキュベーションタイムを示す図。 シリコン酸化膜上にシリコンを堆積する場合と、シリコン酸化膜表面にダングリングボンドを作った後にシリコンを堆積した場合の表面ラフネスの変化を示す図。 第１実施形態の第１変形例に係るゲート電極の断面図。 第１実施形態の第２変形例に係るゲート電極の断面図。 第２実施形態による不揮発性半導体メモリ装置のメモリセルの断面図。 第２実施形態の第１変形例に係るゲート電極の断面図。 第２実施形態の第２変形例に係るゲート電極の断面図。 第３実施形態によるフィン型不揮発性半導体メモリ装置のメモリセルの斜視図。 第３実施形態の半導体メモリ装置の製造工程を示す断面図。 第３実施形態の半導体メモリ装置の製造工程を示す断面図。 第４実施形態によるＭＯＮＯＳ型不揮発性半導体メモリ装置のメモリセルの断面図。 第４実施形態のメモリ装置のメモリセルのゲート電極構造を示す断面図。 第４実施形態のＭＯＮＯＳ型不揮発性半導体メモリ装置の製造工程を示す断面図。 第４実施形態のＭＯＮＯＳ型不揮発性半導体メモリ装置の製造工程を示す断面図。 第４実施形態のＭＯＮＯＳ型不揮発性半導体メモリ装置の製造工程を示す断面図。 第５実施形態によるＭＩＳＦＩＴの断面図。 第５実施形態のＭＩＳＦＥＴのゲート構造を示す断面図。 シリコン窒化層の酸化時における、酸化前のシリコン窒化層の層厚と酸化による増加した層厚との関係を示す図。 第５実施形態によるＭＩＳＦＩＴの製造工程を示す断面図。 第５実施形態によるＭＩＳＦＩＴの製造工程を示す断面図。 シリコン窒化層中の固定電荷密度と、固定電荷の影響を排除するために必要な界面シリコン酸化層の層厚の関係を示す図。
符号の説明
１ ｐ型シリコン基板
３ トンネル絶縁膜
４ 多結晶シリコン膜（浮遊ゲート電極）
４ａ ニッケルシリサイド膜（浮遊ゲート電極）
４Ａ シリコン窒化膜（電荷蓄積膜）
５ 電極間絶縁膜
５ａ シリコン窒化層
５ｂ ＬａＡｌＯｘ層
５ｂ１ Ａｌ２Ｏ３層
５ｂ２ ＬａＡｌＯｘ層
５ｂ３ Ａｌ２Ｏ３層
５ｃ シリコン窒化層
５ｄ アモルファスシリコン層
５ｅ アモルファスシリコン層
５Ａ ブロッキング膜
６ 多結晶シリコン膜（制御ゲート電極）
６ａ ニッケルシリサイド膜（制御ゲート電極）
６ｂ…アモルファスシリコン膜
７…シリコン酸化膜
８ａ ソース領域
８ｂ ドレイン領域
９ レジストマスク
１０ フィン（板状の半導体素子領域）
１１ シリコン基板
１３ ゲート絶縁膜
１３ａ シリコン酸化層
１３ｂ シリコン窒化層
１３ｃ シリコン酸化層
１３ｄ ＨｆＳｉＯＮ層
１３ｅ ＨｆＳｉＯ層
１４ ニッケルシリサイド膜（ゲート電極）
１７ シリコン酸化膜
１８ａ ソース領域
１８ｂ ドレイン領域
１９ レジストマスク

Claims (12)

  1. 半導体層と、
    前記半導体層上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された電荷蓄積膜と、
    前記電荷蓄積膜上にランタンを含む高誘電率材料で形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極と、
    三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層と、
    を備え、前記電荷蓄積膜と前記制御ゲート電極との少なくとも一方がシリコンを含み、前記シリコン窒化層は、前記第２絶縁膜と、前記電荷蓄積膜および前記制御ゲート電極のうちのシリコンを含む方との界面に設けられていることを特徴とする半導体装置。
  2. 第１方向に延在する半導体素子領域と、
    前記半導体素子領域上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された電荷蓄積膜と、
    前記電荷蓄積膜上にランタンを含む高誘電率材料で形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極と、
    三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層と、
    を備え、前記電荷蓄積膜と前記制御ゲート電極との少なくとも一方がシリコンを含み、前記シリコン窒化層は、前記第２絶縁膜と、前記電荷蓄積膜および前記制御ゲート電極のうちのシリコンを含む方との界面に設けられていることを特徴とする半導体装置。
  3. 前記電荷蓄積膜はシリコンを含む浮遊ゲート電極であり、前記シリコン窒化層は前記第２絶縁膜と前記浮遊ゲート電極との界面に設けられていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記制御ゲート電極はシリコンを含み、前記制御ゲート電極と前記第２絶縁膜との間に前記シリコン窒化層が設けられていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記電荷蓄積膜は絶縁材料から形成され、前記制御ゲート電極はシリコンを含む膜から形成され、前記シリコン窒化層は少なくとも前記第２絶縁膜と前記制御ゲート電極との界面に設けられていることを特徴とする請求項１または２記載の半導体装置。
  6. 前記電荷蓄積膜はシリコンを含む絶縁材料から形成され、前記シリコン窒化層は前記電荷蓄積膜と前記第２絶縁膜との界面に設けられていることを特徴とする請求項１または２記載の半導体装置。
  7. 前記第２絶縁膜は、ランタンを含む第１高誘電率層と、前記第１高誘電率層を挟むように設けられアルミニウムまたはハフニウムを含む第２および第３高誘電率層とを備えていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記シリコン窒化層は０．４ｎｍ以上１．０ｎｍ以下の層厚を有していることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 半導体層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に電荷蓄積膜を形成する工程と、
    前記電荷蓄積膜上に高誘電率材料で形成された第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に制御ゲート電極を形成する工程と、
    前記第２絶縁膜と、前記電荷蓄積膜および前記制御ゲート電極のうちの少なくとも一方との界面にシリコン窒化層を形成する工程と、
    を備え、
    前記シリコン窒化層を形成する工程は、
    シリコン層を堆積する工程と、
    前記半導体層と反応しない希釈ガスで希釈した窒化ガスを用いて前記シリコン層を窒化する工程と、
    を備え、
    前記シリコン層を窒化する工程は、１０ −１ Ｔｏｒｒ以上４０Ｔｏｒｒ以下の圧力でかつ６００℃以上１０００℃以下の温度で行うことを特徴とする半導体装置の製造方法。
  10. 第１方向に延在する半導体素子領域を形成する工程と、
    前記半導体素子領域の一部の領域の側面を覆うように、前記第１方向と直交する方向に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に電荷蓄積膜を形成する工程と、
    前記電荷蓄積膜上に高誘電率材料で形成された第２絶縁膜を形成する工程と、
    前記第２絶縁膜上に制御ゲート電極を形成する工程と、
    前記第２絶縁膜と、前記電荷蓄積膜および前記制御ゲート電極のうちの少なくとも一方との界面にシリコン窒化層を形成する工程と、
    を備え、
    前記シリコン窒化層を形成する工程は、
    シリコン層を堆積する工程と、
    前記半導体素子領域と反応しない希釈ガスで希釈した窒化ガスを用いて前記シリコン層を窒化する工程と、
    を備え、
    前記シリコン層を窒化する工程は、１０ −１ Ｔｏｒｒ以上４０Ｔｏｒｒ以下の圧力でかつ６００℃以上１０００℃以下の温度で行うことを特徴とする半導体装置の製造方法。
  11. 前記シリコン層を堆積する工程は、前記シリコン層が連続膜となるインキュベーション時間よりも長い時間行うことを特徴とする請求項９または１０記載の半導体装置の製造方法。
  12. 前記希釈ガスの分圧と前記窒化ガスの分圧との和と、前記窒化ガスの分圧との比が５以上で、かつ全圧が４０Ｔｏｒｒ以下であることを特徴とする請求項９乃至１１のいずれかに記載の半導体装置の製造方法。
JP2007011698A 2007-01-22 2007-01-22 半導体装置およびその製造方法 Expired - Fee Related JP4861204B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007011698A JP4861204B2 (ja) 2007-01-22 2007-01-22 半導体装置およびその製造方法
US11/896,860 US7749919B2 (en) 2007-01-22 2007-09-06 Semiconductor device and method for manufacturing the same
KR1020080006117A KR100976279B1 (ko) 2007-01-22 2008-01-21 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007011698A JP4861204B2 (ja) 2007-01-22 2007-01-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2008177492A JP2008177492A (ja) 2008-07-31
JP4861204B2 true JP4861204B2 (ja) 2012-01-25

Family

ID=39640392

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007011698A Expired - Fee Related JP4861204B2 (ja) 2007-01-22 2007-01-22 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US7749919B2 (ja)
JP (1) JP4861204B2 (ja)
KR (1) KR100976279B1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157181A1 (en) * 2006-12-28 2008-07-03 Hynix Semiconductor Inc. Non-volatile memory device and fabrication method thereof
JP5489449B2 (ja) * 2008-12-10 2014-05-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101501741B1 (ko) * 2009-01-05 2015-03-11 삼성전자주식회사 비 휘발성 메모리 소자 및 그의 형성방법
JP2010177323A (ja) * 2009-01-28 2010-08-12 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP5336877B2 (ja) 2009-02-17 2013-11-06 株式会社東芝 半導体装置，及び半導体装置の製造方法
KR101624980B1 (ko) 2009-06-19 2016-05-27 삼성전자주식회사 비휘발성 메모리 소자
JP5398388B2 (ja) * 2009-06-30 2014-01-29 株式会社東芝 不揮発性半導体記憶装置
US11133226B2 (en) * 2018-10-22 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FUSI gated device formation
US12046658B2 (en) * 2019-07-11 2024-07-23 Micron Technology, Inc. Electrode formation
US11198606B2 (en) * 2019-09-23 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for microelectromechanical systems (MEMS) devices to control pressure at high temperature

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01304735A (ja) * 1988-06-01 1989-12-08 Nec Corp 半導体装置の保護膜形成方法
US6007789A (en) * 1992-11-03 1999-12-28 Eaton Corporation Method of nitriding silicon
US6060403A (en) * 1997-09-17 2000-05-09 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
JP4071372B2 (ja) * 1998-09-18 2008-04-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2001077112A (ja) * 1999-07-07 2001-03-23 Matsushita Electric Ind Co Ltd 積層体，積層体の製造方法及び半導体素子
EP1265276B1 (en) * 2000-03-13 2011-06-22 Tadahiro Ohmi Method for forming dielectric film
JP4151229B2 (ja) 2000-10-26 2008-09-17 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
US20030040171A1 (en) * 2001-08-22 2003-02-27 Weimer Ronald A. Method of composite gate formation
JP2003264190A (ja) * 2002-03-08 2003-09-19 Toshiba Corp 半導体装置及びその製造方法
US7358198B2 (en) * 2002-03-08 2008-04-15 Kabushiki Kaisha Toshiba Semiconductor device and method for fabricating same
JP4237561B2 (ja) * 2003-07-04 2009-03-11 株式会社東芝 半導体記憶装置及びその製造方法
JP2005089791A (ja) 2003-09-12 2005-04-07 Sekisui Chem Co Ltd シリコン窒化膜形成方法
JP3887364B2 (ja) 2003-09-19 2007-02-28 株式会社東芝 半導体装置の製造方法
JP2005243709A (ja) * 2004-02-24 2005-09-08 Toshiba Corp 半導体装置およびその製造方法
KR100604846B1 (ko) * 2004-04-23 2006-07-31 삼성전자주식회사 다층의 유전체층을 포함하는 메모리 소자 및 그 제조 방법
JP2006005313A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 半導体装置及びその製造方法
JP4296128B2 (ja) * 2004-06-23 2009-07-15 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
JP4177803B2 (ja) 2004-10-21 2008-11-05 株式会社東芝 半導体装置の製造方法
US20060105106A1 (en) * 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
US7436018B2 (en) * 2005-08-11 2008-10-14 Micron Technology, Inc. Discrete trap non-volatile multi-functional memory device
JP5283833B2 (ja) 2005-09-29 2013-09-04 株式会社東芝 半導体装置の製造方法
US20080157181A1 (en) * 2006-12-28 2008-07-03 Hynix Semiconductor Inc. Non-volatile memory device and fabrication method thereof

Also Published As

Publication number Publication date
US7749919B2 (en) 2010-07-06
KR20080069130A (ko) 2008-07-25
US20080173927A1 (en) 2008-07-24
KR100976279B1 (ko) 2010-08-16
JP2008177492A (ja) 2008-07-31

Similar Documents

Publication Publication Date Title
JP4861204B2 (ja) 半導体装置およびその製造方法
US8946021B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
JP5032056B2 (ja) 不揮発性半導体メモリ装置の製造方法
US8299507B2 (en) Semiconductor device
JP4594973B2 (ja) 不揮発性半導体記憶装置
US8319271B2 (en) NAND-type nonvolatile semiconductor memory device
KR100724566B1 (ko) 다층구조의 게이트 층간 유전막을 갖는 플래시 메모리 소자및 그 제조방법들
US20100006923A1 (en) Semiconductor device and method for manufacturing the same
KR100863366B1 (ko) 불휘발성 반도체 메모리 디바이스 및 그 제조 방법
US7902588B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same
US20100155825A1 (en) Transistor devices with nano-crystal gate structures
US20230327024A1 (en) Oxide Semiconductor Transistor Structure in 3-D Device and Methods for Forming the Same
US7928493B2 (en) Nonvolatile memory device with multiple blocking layers and method of fabricating the same
US7928500B2 (en) Semiconductor device
US20090256192A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP5348898B2 (ja) 半導体装置およびその製造方法
JP2009218421A (ja) 半導体装置およびその製造方法
US7972927B2 (en) Method of manufacturing a nonvolatile semiconductor memory device
JP2004193414A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100653702B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR101151153B1 (ko) 플래시 메모리 소자의 제조방법
JP2009010166A (ja) 半導体装置およびその製造方法
JP2010212618A (ja) 半導体装置
JP5372394B2 (ja) 半導体装置及びその製造方法
JP2010034234A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110722

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110915

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111007

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111104

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees